JP3104587B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【0001】
【発明の属する技術分野】本発明は、バイポーラ素子と
抵抗素子とを有する集積回路、またはバイポーラ素子と
MOS素子とが混在されたバイ−CMOS(相補型MO
S)集積回路からなる半導体装置の製造方法に関する。
抵抗素子とを有する集積回路、またはバイポーラ素子と
MOS素子とが混在されたバイ−CMOS(相補型MO
S)集積回路からなる半導体装置の製造方法に関する。
【0002】
【従来の技術】従来よりバイポーラ素子を有する回路で
は、精度のよい抵抗素子が必要であり、バイポーラ素子
のベース拡散層と同時に形成することが一般的である。
この技術は例えば、培風館発行 超高速ディジタルデバ
イスシリーズ1「超高速バイポーラ・デバイス」第4.
4.1項 90〜91頁に記載されている。
は、精度のよい抵抗素子が必要であり、バイポーラ素子
のベース拡散層と同時に形成することが一般的である。
この技術は例えば、培風館発行 超高速ディジタルデバ
イスシリーズ1「超高速バイポーラ・デバイス」第4.
4.1項 90〜91頁に記載されている。
【0003】従来のバイポーラ素子と抵抗素子とを有す
る集積回路からなる半導体装置の製造方法について図3
(a)〜(c)を用いて説明する。P型シリコン基板1
にN+型埋込層2およびP+埋込層3をそれぞれ形成
し、その上にN型エピタキシャル層4を1.0〜3.0
μm程度成長する。次に、素子分離のためにP型ウェル
5を形成し、選択酸化法によりP型チャネルストッパー
7およびフィールド酸化膜8を形成する。次に、900
〜1000℃程度の酸素雰囲気で酸化膜9を200オン
グストローム程度酸化し、リンを1〜2×116cm-2程
度注入しN+型コレクタ拡散層を10を形成する。[図
3(a)]次に、バイポーラ素子部および抵抗素子部の
N型エピタキシャル層4のシリコン表面を0.01〜
0.02μm程度選択的にCF4 等のガスでケミカルエ
ッチングする。ここで、ケミカルエッチングする理由と
しては、金属汚染層、イオン注入およびリアクティブエ
ッチングによるダメージ層、不純物析出層がベース表面
に存在すると、電子の再結合によりバイポーラ素子の電
流増幅率低下を招くためである。次に、900〜100
0℃程度で酸化膜18を200オングストローム程度成
長し、バイポーラ素子部および抵抗素子部にボロンを5
×1012〜5×1013cm-2程度イオン注入し、ベース
拡散層20および抵抗拡散層21を形成し、さらにボロ
ンを3〜5×1015cm-2程度注入し、グラフトベース
拡散層22およびP+拡散層23を形成する。[図3
(b)]次に、CVD法により絶縁膜25を2000〜
3000オングストローム程度成長し、エミッタ部を開
口し、CVD法によりエミッタ多結晶シリコンを200
〜3000オングストローム程度成長し、ヒ素を1〜2
×1016cm-2程度イオン注入し、900〜950℃程
度の窒素雰囲気で10〜20分程度の熱処理によりN型
エピタキシャル層4までヒ素を拡散し、エミッタ拡散層
26を形成し、リソグラフィ法によりエミッタ電極27
を形成する。次に、通常の工程にしたがい、層間膜28
およびアルミ電極29を形成して完成する。[図3
(c)]
る集積回路からなる半導体装置の製造方法について図3
(a)〜(c)を用いて説明する。P型シリコン基板1
にN+型埋込層2およびP+埋込層3をそれぞれ形成
し、その上にN型エピタキシャル層4を1.0〜3.0
μm程度成長する。次に、素子分離のためにP型ウェル
5を形成し、選択酸化法によりP型チャネルストッパー
7およびフィールド酸化膜8を形成する。次に、900
〜1000℃程度の酸素雰囲気で酸化膜9を200オン
グストローム程度酸化し、リンを1〜2×116cm-2程
度注入しN+型コレクタ拡散層を10を形成する。[図
3(a)]次に、バイポーラ素子部および抵抗素子部の
N型エピタキシャル層4のシリコン表面を0.01〜
0.02μm程度選択的にCF4 等のガスでケミカルエ
ッチングする。ここで、ケミカルエッチングする理由と
しては、金属汚染層、イオン注入およびリアクティブエ
ッチングによるダメージ層、不純物析出層がベース表面
に存在すると、電子の再結合によりバイポーラ素子の電
流増幅率低下を招くためである。次に、900〜100
0℃程度で酸化膜18を200オングストローム程度成
長し、バイポーラ素子部および抵抗素子部にボロンを5
×1012〜5×1013cm-2程度イオン注入し、ベース
拡散層20および抵抗拡散層21を形成し、さらにボロ
ンを3〜5×1015cm-2程度注入し、グラフトベース
拡散層22およびP+拡散層23を形成する。[図3
(b)]次に、CVD法により絶縁膜25を2000〜
3000オングストローム程度成長し、エミッタ部を開
口し、CVD法によりエミッタ多結晶シリコンを200
〜3000オングストローム程度成長し、ヒ素を1〜2
×1016cm-2程度イオン注入し、900〜950℃程
度の窒素雰囲気で10〜20分程度の熱処理によりN型
エピタキシャル層4までヒ素を拡散し、エミッタ拡散層
26を形成し、リソグラフィ法によりエミッタ電極27
を形成する。次に、通常の工程にしたがい、層間膜28
およびアルミ電極29を形成して完成する。[図3
(c)]
【0004】
【発明が解決しようとする課題】問題点として、従来の
方法ではバイポーラ素子のベース拡散層と抵抗素子の拡
散層とを同時に形成できなかった。その理由は以下の通
りである。
方法ではバイポーラ素子のベース拡散層と抵抗素子の拡
散層とを同時に形成できなかった。その理由は以下の通
りである。
【0005】抵抗素子の単位長および面積当りの抵抗値
は、ベース拡散層の濃度で一義的に設定されるが、バイ
ポーラ素子の電流増幅率は、ベース拡散層の濃度とエミ
ッタ拡散層の濃度ととの相互関係により設定される。と
ころで、従来より使われている減圧CVD法によるエミ
ッタ電極を構成する多結晶シリコンを成長する過程にお
いて減圧時の酸素巻き込みによりエミッタ開口部、すな
わちエミッタ、ベース接合界面に酸化膜が形成される
が、成長時の水素還元により除去される。ところが、近
年の半導体装置の高速化および高集積化に伴い、バイポ
ーラ素子のエミッタの設計サイズが0.8μm幅程度に
縮小されると、エミッタ開口部でのアスペクト比が大き
くなるため、水素還元の効果が低下し、従来に比べ酸化
膜が厚く残ってしまう。この酸化膜が存在すると正孔の
トラップによるベースの注入効率を上昇する働きによ
り、電流増幅率を増大させることが知られている。
は、ベース拡散層の濃度で一義的に設定されるが、バイ
ポーラ素子の電流増幅率は、ベース拡散層の濃度とエミ
ッタ拡散層の濃度ととの相互関係により設定される。と
ころで、従来より使われている減圧CVD法によるエミ
ッタ電極を構成する多結晶シリコンを成長する過程にお
いて減圧時の酸素巻き込みによりエミッタ開口部、すな
わちエミッタ、ベース接合界面に酸化膜が形成される
が、成長時の水素還元により除去される。ところが、近
年の半導体装置の高速化および高集積化に伴い、バイポ
ーラ素子のエミッタの設計サイズが0.8μm幅程度に
縮小されると、エミッタ開口部でのアスペクト比が大き
くなるため、水素還元の効果が低下し、従来に比べ酸化
膜が厚く残ってしまう。この酸化膜が存在すると正孔の
トラップによるベースの注入効率を上昇する働きによ
り、電流増幅率を増大させることが知られている。
【0006】よって、従来の技術では、エミッタ、ベー
ス接合界面に形成される酸化膜厚の制御が非常に困難で
あり、電流増幅率の増大を防止するためにはベース拡散
層の濃度を増加させて調整する方法がある。しかし、バ
イポーラ素子のベース拡散層と抵抗素子の拡散層とを同
時に形成しようとした場合、抵抗素子の拡散層の濃度も
増加させることにより、抵抗値が連動して低下する。ま
た、予め抵抗値の低下を予想し、抵抗素子の幅寸法を従
来より縮小化すると抵抗値の絶対精度を低下し、あるい
は、長さ寸法を拡大化すると素子の微細化および小型化
が図れない。
ス接合界面に形成される酸化膜厚の制御が非常に困難で
あり、電流増幅率の増大を防止するためにはベース拡散
層の濃度を増加させて調整する方法がある。しかし、バ
イポーラ素子のベース拡散層と抵抗素子の拡散層とを同
時に形成しようとした場合、抵抗素子の拡散層の濃度も
増加させることにより、抵抗値が連動して低下する。ま
た、予め抵抗値の低下を予想し、抵抗素子の幅寸法を従
来より縮小化すると抵抗値の絶対精度を低下し、あるい
は、長さ寸法を拡大化すると素子の微細化および小型化
が図れない。
【0007】したがって、本発明の目的は、前記の問題
点を解消することにより、バイポーラ素子の特性と抵抗
素子の特性を同時に最適化でき、高性能、高集積および
高信頼性を有する半導体装置を製造できることにある。
点を解消することにより、バイポーラ素子の特性と抵抗
素子の特性を同時に最適化でき、高性能、高集積および
高信頼性を有する半導体装置を製造できることにある。
【0008】
【課題を解決するための手段】本発明の手段は下記の通
りである。
りである。
【0009】(1)シリコン基板上にバイポーラ素子と
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のベース領域の前記第一の酸
化膜とシリコン基板の表面とを選択的に順次除去し、清
浄化する工程を有し、前記シリコン基板全面に第二の酸
化膜を形成する工程を有し、前記ベース領域の酸化膜厚
と前記抵抗領域の酸化膜厚とを変えて選択的に一度にイ
オン注入する工程を有することを特徴とする半導体装置
の製造方法。
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のベース領域の前記第一の酸
化膜とシリコン基板の表面とを選択的に順次除去し、清
浄化する工程を有し、前記シリコン基板全面に第二の酸
化膜を形成する工程を有し、前記ベース領域の酸化膜厚
と前記抵抗領域の酸化膜厚とを変えて選択的に一度にイ
オン注入する工程を有することを特徴とする半導体装置
の製造方法。
【0010】(2)シリコン基板上にバイポーラ素子と
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のコレクタ領域に前記第一の
酸化膜をマスクとしてイオン注入する工程を有し、前記
第一の酸化膜を全面除去する工程を有し、その後、特許
請求の範囲第一項に記載の製造方法を有することを特徴
とした半導体装置の製造方法。
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のコレクタ領域に前記第一の
酸化膜をマスクとしてイオン注入する工程を有し、前記
第一の酸化膜を全面除去する工程を有し、その後、特許
請求の範囲第一項に記載の製造方法を有することを特徴
とした半導体装置の製造方法。
【0011】
【発明の実施の形態】ベース領域となる酸化膜の膜厚と
抵抗領域となる酸化膜の膜厚とを変えて一度にイオン注
入するため、バイポーラ素子の電流増幅率の増大を防
ぎ、かつ高精度の抵抗値を実現できる。また、フォトレ
ジストマスクを増加させずに製造でき、コストも増加し
ないため、歩留まりよく製造できる。
抵抗領域となる酸化膜の膜厚とを変えて一度にイオン注
入するため、バイポーラ素子の電流増幅率の増大を防
ぎ、かつ高精度の抵抗値を実現できる。また、フォトレ
ジストマスクを増加させずに製造でき、コストも増加し
ないため、歩留まりよく製造できる。
【0012】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0013】図1(a)〜(c)は本発明の第一実施例
の主要工程順の断面図である。P型シリコン基板1にN
+型埋込層2およびP+埋込層3をそれぞれ形成し、そ
の上にN型エピタキシャル層4を1.0〜3.0μm程
度成長し、P型ウェル5およびP型チャネルストッパー
7およびフィールド酸化膜8を形成する。次に、900
〜1000℃程度の酸素雰囲気で酸化膜9を200オン
グストローム程度酸化し、リンを1〜2×1016cm-2
程度注入し、N+型コレクタ拡散層10を形成する。
の主要工程順の断面図である。P型シリコン基板1にN
+型埋込層2およびP+埋込層3をそれぞれ形成し、そ
の上にN型エピタキシャル層4を1.0〜3.0μm程
度成長し、P型ウェル5およびP型チャネルストッパー
7およびフィールド酸化膜8を形成する。次に、900
〜1000℃程度の酸素雰囲気で酸化膜9を200オン
グストローム程度酸化し、リンを1〜2×1016cm-2
程度注入し、N+型コレクタ拡散層10を形成する。
【0014】ここまでは、従来の製造方法と同じであ
る。
る。
【0015】次に、抵抗素子部を除きバイポーラ素子部
のみ酸化膜9とN型エピタキシャル層4のシリコン表面
とを0.01〜0.02μm程度選択的にCF4 等のガ
スでケミカルエッチングする。次に、900〜1000
℃程度の酸素雰囲気で酸化膜19を200オングストロ
ーム程度酸化することで、バイポーラ素子部に200オ
ングストローム程度、抵抗素子部には300オングスト
ローム程度の酸化膜(X,Y)が形成される。抵抗素子
部には予め200オングストローム程度の酸化膜がある
ため、酸化の進行が遅いためである。[図1(a)]次
いで、バイポーラ素子部および抵抗素子部にボロンを5
×1012〜5×1013cm-2程度イオン注入し、ベース
拡散層20および抵抗拡散層21を形成する。このと
き、注入マスクとなる酸化膜の膜厚がX<Yとなるた
め、ベース拡散層20よりも抵抗拡散層21の不純物濃
度が低くなるようにできる。次に、ボロンを3〜5×1
015cm-2程度注入し、グラフトベース拡散層22およ
びP+拡散層23を形成する。[図1(b)]次に、通
常の工程にしたがい、絶縁膜25を2000〜3000
オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを2000〜3000オン
グストローム程度成長した後、ヒ素を1〜2×1016c
m-2程度イオン注入し、熱処理によりヒ素を拡散したエ
ミッタ拡散層26を形成し、エミッタ電極27、層間膜
28およびアルミ電極29を形成して完成する。[図1
(c)]図2(a)〜(d)は本発明の第二実施例の主
要工程順の断面図であり、MOS素子を含むバイ−CM
OS回路からなる半導体装置の場合を示し、前述の第一
実施例とはMOS素子が同一半導体装置に設けられてい
る点で異なっている。
のみ酸化膜9とN型エピタキシャル層4のシリコン表面
とを0.01〜0.02μm程度選択的にCF4 等のガ
スでケミカルエッチングする。次に、900〜1000
℃程度の酸素雰囲気で酸化膜19を200オングストロ
ーム程度酸化することで、バイポーラ素子部に200オ
ングストローム程度、抵抗素子部には300オングスト
ローム程度の酸化膜(X,Y)が形成される。抵抗素子
部には予め200オングストローム程度の酸化膜がある
ため、酸化の進行が遅いためである。[図1(a)]次
いで、バイポーラ素子部および抵抗素子部にボロンを5
×1012〜5×1013cm-2程度イオン注入し、ベース
拡散層20および抵抗拡散層21を形成する。このと
き、注入マスクとなる酸化膜の膜厚がX<Yとなるた
め、ベース拡散層20よりも抵抗拡散層21の不純物濃
度が低くなるようにできる。次に、ボロンを3〜5×1
015cm-2程度注入し、グラフトベース拡散層22およ
びP+拡散層23を形成する。[図1(b)]次に、通
常の工程にしたがい、絶縁膜25を2000〜3000
オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを2000〜3000オン
グストローム程度成長した後、ヒ素を1〜2×1016c
m-2程度イオン注入し、熱処理によりヒ素を拡散したエ
ミッタ拡散層26を形成し、エミッタ電極27、層間膜
28およびアルミ電極29を形成して完成する。[図1
(c)]図2(a)〜(d)は本発明の第二実施例の主
要工程順の断面図であり、MOS素子を含むバイ−CM
OS回路からなる半導体装置の場合を示し、前述の第一
実施例とはMOS素子が同一半導体装置に設けられてい
る点で異なっている。
【0016】P型シリコン基板1にN+型埋込層2およ
びP+埋込層3をそれぞれ形成し、その上にN型エピタ
キシャル層4を1.0〜3.0μm程度成長する。次
に、バイポーラ素子分離部およびN型チャネルMOS素
子部にP型ウェル5、P型チャネルMOS素子部にN型
ウェル6をそれぞれ形成し、P型チャネルストッパー7
およびフィールド酸化膜8を形成する。次に、900〜
1000℃程度の酸素雰囲気で酸化膜9を300〜40
0オングストローム程度成長し、リンを1〜2×1016
cm-2程度注入し、N+型コレクタ拡散層10を形成し
た後、酸化膜9を全面除去する。[図2(a)] 次に、750〜850℃のH2 −O2 雰囲気で酸化を行
い、100〜150オングストローム程度のゲート酸化
膜11、POCl3 ガス等でリンを拡散した1500〜
2000オンングストローム程度のN+型多結晶シリコ
ン12を順次成長し、スパッタ法により1500〜20
00オングストローム程度のタングステンシリサイド
(WSi)13を被着させ、リソグラフィ法によりゲー
ト電極14を形成する。次に、ゲート電極14をマスク
にして、N型チャネルMOS素子部にリンを1〜10×
1013cm-2程度注入し、比較的濃度の低いN型拡散層
15と、P型チャネルMOS素子部にボロンを1〜10
×1013cm-2程度注入し、比較的濃度の低いP型拡散
層16とを形成する。次に、CVD法により酸化膜を2
000〜3000オングストローム程度成長し、異方エ
ッチングによりゲート電極14の側壁酸化膜17を形成
する。このエッチングによりバイポーラ素子のベースと
なるシリコン表面がエッチングダメージを受け、またゲ
ート電極14からWSiにより金属汚染されることにな
る。
びP+埋込層3をそれぞれ形成し、その上にN型エピタ
キシャル層4を1.0〜3.0μm程度成長する。次
に、バイポーラ素子分離部およびN型チャネルMOS素
子部にP型ウェル5、P型チャネルMOS素子部にN型
ウェル6をそれぞれ形成し、P型チャネルストッパー7
およびフィールド酸化膜8を形成する。次に、900〜
1000℃程度の酸素雰囲気で酸化膜9を300〜40
0オングストローム程度成長し、リンを1〜2×1016
cm-2程度注入し、N+型コレクタ拡散層10を形成し
た後、酸化膜9を全面除去する。[図2(a)] 次に、750〜850℃のH2 −O2 雰囲気で酸化を行
い、100〜150オングストローム程度のゲート酸化
膜11、POCl3 ガス等でリンを拡散した1500〜
2000オンングストローム程度のN+型多結晶シリコ
ン12を順次成長し、スパッタ法により1500〜20
00オングストローム程度のタングステンシリサイド
(WSi)13を被着させ、リソグラフィ法によりゲー
ト電極14を形成する。次に、ゲート電極14をマスク
にして、N型チャネルMOS素子部にリンを1〜10×
1013cm-2程度注入し、比較的濃度の低いN型拡散層
15と、P型チャネルMOS素子部にボロンを1〜10
×1013cm-2程度注入し、比較的濃度の低いP型拡散
層16とを形成する。次に、CVD法により酸化膜を2
000〜3000オングストローム程度成長し、異方エ
ッチングによりゲート電極14の側壁酸化膜17を形成
する。このエッチングによりバイポーラ素子のベースと
なるシリコン表面がエッチングダメージを受け、またゲ
ート電極14からWSiにより金属汚染されることにな
る。
【0017】次に、900〜1000℃程度の酸素雰囲
気で酸化膜18を200オングストローム程度成長し、
抵抗素子部を除きバイポーラ素子部のみ酸化膜18とN
型エピタキシャル層4のダメージおよび汚染されたシリ
コン表面とを0.01〜0.02μm程度選択的にCF
4 等のガスでケミカルエッチングする。次に、900〜
1000℃程度の酸素雰囲気で酸化膜19を200オン
グストローム程度成長することで、バイポーラ素子部に
は200オングストローム程度、抵抗素子部には300
オングストローム程度の酸化膜が形成される。[図2
(b)]次いで、バイポーラ素子部および抵抗素子部に
ボロンを10〜15KeVのエネルギーで5×1012〜
5×1013cm-2程度イオン注入し、ベース拡散層20
および抵抗拡散層21を形成し、さらにボロンを3〜5
×1015cm-2程度注入し、バイポーラ素子のグラフト
ベース拡散層22および抵抗素子部およびP型チャネル
MOS素子部のソース、ドレインとなるP+拡散層23
を形成し、ヒ素を5〜10×1015cm-2程度注入し、
N型チャネルMOS素子部のソース、ドレインとなるN
+拡散層24を形成する。このとき、N+型コレクタ拡
散層10にヒ素を注入しておく。[図2(c)]次に、
通常の工程にしたがい、絶縁膜25を2000〜300
0オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを2000〜3000オン
グストローム程度成長した後、ヒ素を1〜2×1016c
m-2程度イオン注入し、熱処理によりヒ素を拡散しエミ
ッタ拡散層26を形成し、エミッタ電極27、層間膜2
8およびアルミ電極29を形成して完成する。[図2
(d)]
気で酸化膜18を200オングストローム程度成長し、
抵抗素子部を除きバイポーラ素子部のみ酸化膜18とN
型エピタキシャル層4のダメージおよび汚染されたシリ
コン表面とを0.01〜0.02μm程度選択的にCF
4 等のガスでケミカルエッチングする。次に、900〜
1000℃程度の酸素雰囲気で酸化膜19を200オン
グストローム程度成長することで、バイポーラ素子部に
は200オングストローム程度、抵抗素子部には300
オングストローム程度の酸化膜が形成される。[図2
(b)]次いで、バイポーラ素子部および抵抗素子部に
ボロンを10〜15KeVのエネルギーで5×1012〜
5×1013cm-2程度イオン注入し、ベース拡散層20
および抵抗拡散層21を形成し、さらにボロンを3〜5
×1015cm-2程度注入し、バイポーラ素子のグラフト
ベース拡散層22および抵抗素子部およびP型チャネル
MOS素子部のソース、ドレインとなるP+拡散層23
を形成し、ヒ素を5〜10×1015cm-2程度注入し、
N型チャネルMOS素子部のソース、ドレインとなるN
+拡散層24を形成する。このとき、N+型コレクタ拡
散層10にヒ素を注入しておく。[図2(c)]次に、
通常の工程にしたがい、絶縁膜25を2000〜300
0オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを2000〜3000オン
グストローム程度成長した後、ヒ素を1〜2×1016c
m-2程度イオン注入し、熱処理によりヒ素を拡散しエミ
ッタ拡散層26を形成し、エミッタ電極27、層間膜2
8およびアルミ電極29を形成して完成する。[図2
(d)]
【0018】
【発明の効果】第一の実施例によれば、ベース領域の酸
化膜の膜厚と抵抗領域の酸化膜の膜厚とを変えて一度に
イオン注入するため、バイポーラ素子の電流増幅率の増
大を防ぎ、かつ抵抗値を精度よくできる。
化膜の膜厚と抵抗領域の酸化膜の膜厚とを変えて一度に
イオン注入するため、バイポーラ素子の電流増幅率の増
大を防ぎ、かつ抵抗値を精度よくできる。
【0019】従来では、抵抗値が所望の値となるように
ボロン注入量を設定すると電流増幅率が増大し、電流増
幅率が所望の値になるように設定すると抵抗値が低下す
るのに対して、第1の実施例では、抵抗値と電流増幅率
がともに所望の範囲内に収まるようにボロン注入量を設
定することができる。
ボロン注入量を設定すると電流増幅率が増大し、電流増
幅率が所望の値になるように設定すると抵抗値が低下す
るのに対して、第1の実施例では、抵抗値と電流増幅率
がともに所望の範囲内に収まるようにボロン注入量を設
定することができる。
【0020】第二の実施例によれば、コレクタ領域にリ
ンを注入するマスクとなる酸化膜9の膜厚を第一の実施
例より厚く、かつ自由に設定できるためイオン注入によ
る結晶欠陥を低減でき、歩留まりを5〜10%程度増加
できる。また、MOS素子の微細化に伴い、ゲート酸化
膜の薄膜化が必要となるが酸化膜9を全面除去するため
容易に形成でき、MOS素子のソースおよびドレイン領
域に注入するマスクは抵抗領域にボロンを注入するマス
クと同一のもので形成できる。
ンを注入するマスクとなる酸化膜9の膜厚を第一の実施
例より厚く、かつ自由に設定できるためイオン注入によ
る結晶欠陥を低減でき、歩留まりを5〜10%程度増加
できる。また、MOS素子の微細化に伴い、ゲート酸化
膜の薄膜化が必要となるが酸化膜9を全面除去するため
容易に形成でき、MOS素子のソースおよびドレイン領
域に注入するマスクは抵抗領域にボロンを注入するマス
クと同一のもので形成できる。
【0021】さらに、N型チャネルMOS素子部のN+
拡散層24を形成するためのヒ素注入をN+型コレクタ
拡散層10に対しても同時に行うことでrsc(コレク
タ抵抗)を約1/2倍に小さくでき、バイポーラ素子の
性能を向上できる。以上の点で第一の実施例よりさらに
大きな効果が得られる。
拡散層24を形成するためのヒ素注入をN+型コレクタ
拡散層10に対しても同時に行うことでrsc(コレク
タ抵抗)を約1/2倍に小さくでき、バイポーラ素子の
性能を向上できる。以上の点で第一の実施例よりさらに
大きな効果が得られる。
【0022】よって、本発明によれば、ベース領域に対
して、化学的表面処理を施して清浄化する工程を有する
半導体装置において、バイポーラ素子と抵抗素子を同時
に両方とも最適化でき、マスク数を増加させずにでき、
コストも増加しないため、歩留まりよく製造できる。ま
た、バイポーラ素子の特性と抵抗素子の特性が連動しな
いから、別々に性能を設定でき、設計の自由度および製
造上(プロセス上)の余裕度が向上する。
して、化学的表面処理を施して清浄化する工程を有する
半導体装置において、バイポーラ素子と抵抗素子を同時
に両方とも最適化でき、マスク数を増加させずにでき、
コストも増加しないため、歩留まりよく製造できる。ま
た、バイポーラ素子の特性と抵抗素子の特性が連動しな
いから、別々に性能を設定でき、設計の自由度および製
造上(プロセス上)の余裕度が向上する。
【0023】したがって、バイポーラ素子を縮小化した
場合でも特性を容易に制御でき、MOS素子を搭載した
場合でも容易に製造でき、かつ高性能、高集積化および
高信頼性を有するバイポーラおよびバイ−CMOS集積
回路からなる半導体装置を得ることができ、効果は大で
ある。
場合でも特性を容易に制御でき、MOS素子を搭載した
場合でも容易に製造でき、かつ高性能、高集積化および
高信頼性を有するバイポーラおよびバイ−CMOS集積
回路からなる半導体装置を得ることができ、効果は大で
ある。
【図1】本発明の半導体装置の第一の実施例についてそ
の製造工程に沿って説明するための工程順に示した断面
図である。
の製造工程に沿って説明するための工程順に示した断面
図である。
【図2】本発明の半導体装置の第二の実施例についてそ
の製造工程に沿って説明するための工程順に示した断面
図である。
の製造工程に沿って説明するための工程順に示した断面
図である。
【図3】従来の半導体装置についてその製造工程に沿っ
て説明するための工程順に示した断面図である。
て説明するための工程順に示した断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/73 (58)調査した分野(Int.Cl.7,DB名) H01L 27/06 H01L 21/8222 H01L 21/331 H01L 29/73
Claims (2)
- 【請求項1】 シリコン基板上にバイポーラ素子と、不
純物拡散層からなる抵抗素子とを備えた半導体装置の製
造方法において、 (イ)前記シリコン基板表面の、前記バイポーラ素子の
ベース領域およびコレクタ拡散領域と、前記抵抗素子領
域とに、第一の酸化膜を形成する工程、 (ロ)前記ベース領域の前記第一の酸化膜とシリコン基
板表面とを選択的に順次除去し、清浄化する工程、 (ハ)前記シリコン基板全面に第二の酸化膜を形成する
工程、 (ニ)前記ベース領域と前記抵抗素子領域とを含む領域
に選択的に一度にイオン注入する工程、 を有することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記(イ)の工程と前記(ハ)の工程の
間に前記バイポーラ素子の前記コレクタ拡散領域に前記
第一の酸化膜をマスクとしてイオン注入する工程を有す
る請求項1記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07258931A JP3104587B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
US08/725,760 US5691214A (en) | 1995-10-05 | 1996-10-04 | Method of manufacturing semiconductor devices |
CN96119944A CN1096709C (zh) | 1995-10-05 | 1996-10-07 | 半导体器件的生产方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07258931A JP3104587B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09102549A JPH09102549A (ja) | 1997-04-15 |
JP3104587B2 true JP3104587B2 (ja) | 2000-10-30 |
Family
ID=17327038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
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JP (1) | JP3104587B2 (ja) |
CN (1) | CN1096709C (ja) |
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JP3244057B2 (ja) * | 1998-07-16 | 2002-01-07 | 日本電気株式会社 | 基準電圧源回路 |
US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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---|---|---|---|---|
JPS5331978A (en) * | 1976-09-06 | 1978-03-25 | Nec Corp | Production of complementary field effect semiconductor device |
JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
ATE41265T1 (de) * | 1984-03-21 | 1989-03-15 | Siemens Ag | Verfahren zum herstellen einer hochintegrierten mos-feld-effekttransistorschaltung. |
US4898837A (en) * | 1987-11-19 | 1990-02-06 | Sanyo Electric Co., Ltd. | Method of fabricating a semiconductor integrated circuit |
US5284794A (en) * | 1990-02-21 | 1994-02-08 | Nippondenso Co., Ltd. | Method of making semiconductor device using a trimmable thin-film resistor |
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1995
- 1995-10-05 JP JP07258931A patent/JP3104587B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-04 US US08/725,760 patent/US5691214A/en not_active Expired - Fee Related
- 1996-10-07 CN CN96119944A patent/CN1096709C/zh not_active Expired - Fee Related
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---|---|
CN1152192A (zh) | 1997-06-18 |
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US5691214A (en) | 1997-11-25 |
CN1096709C (zh) | 2002-12-18 |
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