JP3104587B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 title description 17
- 238000009792 diffusion process Methods 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 54
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 230000003321 amplification Effects 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 239000012298 atmosphere Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
抵抗素子とを有する集積回路、またはバイポーラ素子と
ＭＯＳ素子とが混在されたバイ−ＣＭＯＳ（相補型ＭＯ
Ｓ）集積回路からなる半導体装置の製造方法に関する。
抵抗素子とを有する集積回路、またはバイポーラ素子と
ＭＯＳ素子とが混在されたバイ−ＣＭＯＳ（相補型ＭＯ
Ｓ）集積回路からなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来よりバイポーラ素子を有する回路で
は、精度のよい抵抗素子が必要であり、バイポーラ素子
のベース拡散層と同時に形成することが一般的である。
この技術は例えば、培風館発行 超高速ディジタルデバ
イスシリーズ１「超高速バイポーラ・デバイス」第４．
４．１項 ９０〜９１頁に記載されている。
は、精度のよい抵抗素子が必要であり、バイポーラ素子
のベース拡散層と同時に形成することが一般的である。
この技術は例えば、培風館発行 超高速ディジタルデバ
イスシリーズ１「超高速バイポーラ・デバイス」第４．
４．１項 ９０〜９１頁に記載されている。
【０００３】従来のバイポーラ素子と抵抗素子とを有す
る集積回路からなる半導体装置の製造方法について図３
（ａ）〜（ｃ）を用いて説明する。Ｐ型シリコン基板１
にＮ＋型埋込層２およびＰ＋埋込層３をそれぞれ形成
し、その上にＮ型エピタキシャル層４を１．０〜３．０
μｍ程度成長する。次に、素子分離のためにＰ型ウェル
５を形成し、選択酸化法によりＰ型チャネルストッパー
７およびフィールド酸化膜８を形成する。次に、９００
〜１０００℃程度の酸素雰囲気で酸化膜９を２００オン
グストローム程度酸化し、リンを１〜２×１16ｃｍ-2程
度注入しＮ＋型コレクタ拡散層を１０を形成する。［図
３（ａ）］次に、バイポーラ素子部および抵抗素子部の
Ｎ型エピタキシャル層４のシリコン表面を０．０１〜
０．０２μｍ程度選択的にＣＦ4 等のガスでケミカルエ
ッチングする。ここで、ケミカルエッチングする理由と
しては、金属汚染層、イオン注入およびリアクティブエ
ッチングによるダメージ層、不純物析出層がベース表面
に存在すると、電子の再結合によりバイポーラ素子の電
流増幅率低下を招くためである。次に、９００〜１００
０℃程度で酸化膜１８を２００オングストローム程度成
長し、バイポーラ素子部および抵抗素子部にボロンを５
×１０12〜５×１０13ｃｍ-2程度イオン注入し、ベース
拡散層２０および抵抗拡散層２１を形成し、さらにボロ
ンを３〜５×１０15ｃｍ-2程度注入し、グラフトベース
拡散層２２およびＰ＋拡散層２３を形成する。［図３
（ｂ）］次に、ＣＶＤ法により絶縁膜２５を２０００〜
３０００オングストローム程度成長し、エミッタ部を開
口し、ＣＶＤ法によりエミッタ多結晶シリコンを２００
〜３０００オングストローム程度成長し、ヒ素を１〜２
×１０16ｃｍ-2程度イオン注入し、９００〜９５０℃程
度の窒素雰囲気で１０〜２０分程度の熱処理によりＮ型
エピタキシャル層４までヒ素を拡散し、エミッタ拡散層
２６を形成し、リソグラフィ法によりエミッタ電極２７
を形成する。次に、通常の工程にしたがい、層間膜２８
およびアルミ電極２９を形成して完成する。［図３
（ｃ）］
る集積回路からなる半導体装置の製造方法について図３
（ａ）〜（ｃ）を用いて説明する。Ｐ型シリコン基板１
にＮ＋型埋込層２およびＰ＋埋込層３をそれぞれ形成
し、その上にＮ型エピタキシャル層４を１．０〜３．０
μｍ程度成長する。次に、素子分離のためにＰ型ウェル
５を形成し、選択酸化法によりＰ型チャネルストッパー
７およびフィールド酸化膜８を形成する。次に、９００
〜１０００℃程度の酸素雰囲気で酸化膜９を２００オン
グストローム程度酸化し、リンを１〜２×１16ｃｍ-2程
度注入しＮ＋型コレクタ拡散層を１０を形成する。［図
３（ａ）］次に、バイポーラ素子部および抵抗素子部の
Ｎ型エピタキシャル層４のシリコン表面を０．０１〜
０．０２μｍ程度選択的にＣＦ4 等のガスでケミカルエ
ッチングする。ここで、ケミカルエッチングする理由と
しては、金属汚染層、イオン注入およびリアクティブエ
ッチングによるダメージ層、不純物析出層がベース表面
に存在すると、電子の再結合によりバイポーラ素子の電
流増幅率低下を招くためである。次に、９００〜１００
０℃程度で酸化膜１８を２００オングストローム程度成
長し、バイポーラ素子部および抵抗素子部にボロンを５
×１０12〜５×１０13ｃｍ-2程度イオン注入し、ベース
拡散層２０および抵抗拡散層２１を形成し、さらにボロ
ンを３〜５×１０15ｃｍ-2程度注入し、グラフトベース
拡散層２２およびＰ＋拡散層２３を形成する。［図３
（ｂ）］次に、ＣＶＤ法により絶縁膜２５を２０００〜
３０００オングストローム程度成長し、エミッタ部を開
口し、ＣＶＤ法によりエミッタ多結晶シリコンを２００
〜３０００オングストローム程度成長し、ヒ素を１〜２
×１０16ｃｍ-2程度イオン注入し、９００〜９５０℃程
度の窒素雰囲気で１０〜２０分程度の熱処理によりＮ型
エピタキシャル層４までヒ素を拡散し、エミッタ拡散層
２６を形成し、リソグラフィ法によりエミッタ電極２７
を形成する。次に、通常の工程にしたがい、層間膜２８
およびアルミ電極２９を形成して完成する。［図３
（ｃ）］
【０００４】
【発明が解決しようとする課題】問題点として、従来の
方法ではバイポーラ素子のベース拡散層と抵抗素子の拡
散層とを同時に形成できなかった。その理由は以下の通
りである。
方法ではバイポーラ素子のベース拡散層と抵抗素子の拡
散層とを同時に形成できなかった。その理由は以下の通
りである。
【０００５】抵抗素子の単位長および面積当りの抵抗値
は、ベース拡散層の濃度で一義的に設定されるが、バイ
ポーラ素子の電流増幅率は、ベース拡散層の濃度とエミ
ッタ拡散層の濃度ととの相互関係により設定される。と
ころで、従来より使われている減圧ＣＶＤ法によるエミ
ッタ電極を構成する多結晶シリコンを成長する過程にお
いて減圧時の酸素巻き込みによりエミッタ開口部、すな
わちエミッタ、ベース接合界面に酸化膜が形成される
が、成長時の水素還元により除去される。ところが、近
年の半導体装置の高速化および高集積化に伴い、バイポ
ーラ素子のエミッタの設計サイズが０．８μｍ幅程度に
縮小されると、エミッタ開口部でのアスペクト比が大き
くなるため、水素還元の効果が低下し、従来に比べ酸化
膜が厚く残ってしまう。この酸化膜が存在すると正孔の
トラップによるベースの注入効率を上昇する働きによ
り、電流増幅率を増大させることが知られている。
は、ベース拡散層の濃度で一義的に設定されるが、バイ
ポーラ素子の電流増幅率は、ベース拡散層の濃度とエミ
ッタ拡散層の濃度ととの相互関係により設定される。と
ころで、従来より使われている減圧ＣＶＤ法によるエミ
ッタ電極を構成する多結晶シリコンを成長する過程にお
いて減圧時の酸素巻き込みによりエミッタ開口部、すな
わちエミッタ、ベース接合界面に酸化膜が形成される
が、成長時の水素還元により除去される。ところが、近
年の半導体装置の高速化および高集積化に伴い、バイポ
ーラ素子のエミッタの設計サイズが０．８μｍ幅程度に
縮小されると、エミッタ開口部でのアスペクト比が大き
くなるため、水素還元の効果が低下し、従来に比べ酸化
膜が厚く残ってしまう。この酸化膜が存在すると正孔の
トラップによるベースの注入効率を上昇する働きによ
り、電流増幅率を増大させることが知られている。
【０００６】よって、従来の技術では、エミッタ、ベー
ス接合界面に形成される酸化膜厚の制御が非常に困難で
あり、電流増幅率の増大を防止するためにはベース拡散
層の濃度を増加させて調整する方法がある。しかし、バ
イポーラ素子のベース拡散層と抵抗素子の拡散層とを同
時に形成しようとした場合、抵抗素子の拡散層の濃度も
増加させることにより、抵抗値が連動して低下する。ま
た、予め抵抗値の低下を予想し、抵抗素子の幅寸法を従
来より縮小化すると抵抗値の絶対精度を低下し、あるい
は、長さ寸法を拡大化すると素子の微細化および小型化
が図れない。
ス接合界面に形成される酸化膜厚の制御が非常に困難で
あり、電流増幅率の増大を防止するためにはベース拡散
層の濃度を増加させて調整する方法がある。しかし、バ
イポーラ素子のベース拡散層と抵抗素子の拡散層とを同
時に形成しようとした場合、抵抗素子の拡散層の濃度も
増加させることにより、抵抗値が連動して低下する。ま
た、予め抵抗値の低下を予想し、抵抗素子の幅寸法を従
来より縮小化すると抵抗値の絶対精度を低下し、あるい
は、長さ寸法を拡大化すると素子の微細化および小型化
が図れない。
【０００７】したがって、本発明の目的は、前記の問題
点を解消することにより、バイポーラ素子の特性と抵抗
素子の特性を同時に最適化でき、高性能、高集積および
高信頼性を有する半導体装置を製造できることにある。
点を解消することにより、バイポーラ素子の特性と抵抗
素子の特性を同時に最適化でき、高性能、高集積および
高信頼性を有する半導体装置を製造できることにある。
【０００８】
【課題を解決するための手段】本発明の手段は下記の通
りである。
りである。
【０００９】（１）シリコン基板上にバイポーラ素子と
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のベース領域の前記第一の酸
化膜とシリコン基板の表面とを選択的に順次除去し、清
浄化する工程を有し、前記シリコン基板全面に第二の酸
化膜を形成する工程を有し、前記ベース領域の酸化膜厚
と前記抵抗領域の酸化膜厚とを変えて選択的に一度にイ
オン注入する工程を有することを特徴とする半導体装置
の製造方法。
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のベース領域の前記第一の酸
化膜とシリコン基板の表面とを選択的に順次除去し、清
浄化する工程を有し、前記シリコン基板全面に第二の酸
化膜を形成する工程を有し、前記ベース領域の酸化膜厚
と前記抵抗領域の酸化膜厚とを変えて選択的に一度にイ
オン注入する工程を有することを特徴とする半導体装置
の製造方法。
【００１０】（２）シリコン基板上にバイポーラ素子と
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のコレクタ領域に前記第一の
酸化膜をマスクとしてイオン注入する工程を有し、前記
第一の酸化膜を全面除去する工程を有し、その後、特許
請求の範囲第一項に記載の製造方法を有することを特徴
とした半導体装置の製造方法。
不純物拡散層からなる抵抗素子とを備え、前記バイポー
ラ素子のベース領域に対して化学的に表面処理を施し清
浄化する工程を有する半導体装置の製造方法において、
前記シリコン基板全面に第一の酸化膜を形成する工程を
有し、前記バイポーラ素子のコレクタ領域に前記第一の
酸化膜をマスクとしてイオン注入する工程を有し、前記
第一の酸化膜を全面除去する工程を有し、その後、特許
請求の範囲第一項に記載の製造方法を有することを特徴
とした半導体装置の製造方法。
【００１１】
【発明の実施の形態】ベース領域となる酸化膜の膜厚と
抵抗領域となる酸化膜の膜厚とを変えて一度にイオン注
入するため、バイポーラ素子の電流増幅率の増大を防
ぎ、かつ高精度の抵抗値を実現できる。また、フォトレ
ジストマスクを増加させずに製造でき、コストも増加し
ないため、歩留まりよく製造できる。
抵抗領域となる酸化膜の膜厚とを変えて一度にイオン注
入するため、バイポーラ素子の電流増幅率の増大を防
ぎ、かつ高精度の抵抗値を実現できる。また、フォトレ
ジストマスクを増加させずに製造でき、コストも増加し
ないため、歩留まりよく製造できる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１（ａ）〜（ｃ）は本発明の第一実施例
の主要工程順の断面図である。Ｐ型シリコン基板１にＮ
＋型埋込層２およびＰ＋埋込層３をそれぞれ形成し、そ
の上にＮ型エピタキシャル層４を１．０〜３．０μｍ程
度成長し、Ｐ型ウェル５およびＰ型チャネルストッパー
７およびフィールド酸化膜８を形成する。次に、９００
〜１０００℃程度の酸素雰囲気で酸化膜９を２００オン
グストローム程度酸化し、リンを１〜２×１０16ｃｍ-2
程度注入し、Ｎ＋型コレクタ拡散層１０を形成する。
の主要工程順の断面図である。Ｐ型シリコン基板１にＮ
＋型埋込層２およびＰ＋埋込層３をそれぞれ形成し、そ
の上にＮ型エピタキシャル層４を１．０〜３．０μｍ程
度成長し、Ｐ型ウェル５およびＰ型チャネルストッパー
７およびフィールド酸化膜８を形成する。次に、９００
〜１０００℃程度の酸素雰囲気で酸化膜９を２００オン
グストローム程度酸化し、リンを１〜２×１０16ｃｍ-2
程度注入し、Ｎ＋型コレクタ拡散層１０を形成する。
【００１４】ここまでは、従来の製造方法と同じであ
る。
る。
【００１５】次に、抵抗素子部を除きバイポーラ素子部
のみ酸化膜９とＮ型エピタキシャル層４のシリコン表面
とを０．０１〜０．０２μｍ程度選択的にＣＦ4 等のガ
スでケミカルエッチングする。次に、９００〜１０００
℃程度の酸素雰囲気で酸化膜１９を２００オングストロ
ーム程度酸化することで、バイポーラ素子部に２００オ
ングストローム程度、抵抗素子部には３００オングスト
ローム程度の酸化膜（Ｘ，Ｙ）が形成される。抵抗素子
部には予め２００オングストローム程度の酸化膜がある
ため、酸化の進行が遅いためである。［図１（ａ）］次
いで、バイポーラ素子部および抵抗素子部にボロンを５
×１０12〜５×１０13ｃｍ-2程度イオン注入し、ベース
拡散層２０および抵抗拡散層２１を形成する。このと
き、注入マスクとなる酸化膜の膜厚がＸ＜Ｙとなるた
め、ベース拡散層２０よりも抵抗拡散層２１の不純物濃
度が低くなるようにできる。次に、ボロンを３〜５×１
０15ｃｍ-2程度注入し、グラフトベース拡散層２２およ
びＰ＋拡散層２３を形成する。［図１（ｂ）］次に、通
常の工程にしたがい、絶縁膜２５を２０００〜３０００
オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを２０００〜３０００オン
グストローム程度成長した後、ヒ素を１〜２×１０16ｃ
ｍ-2程度イオン注入し、熱処理によりヒ素を拡散したエ
ミッタ拡散層２６を形成し、エミッタ電極２７、層間膜
２８およびアルミ電極２９を形成して完成する。［図１
（ｃ）］図２（ａ）〜（ｄ）は本発明の第二実施例の主
要工程順の断面図であり、ＭＯＳ素子を含むバイ−ＣＭ
ＯＳ回路からなる半導体装置の場合を示し、前述の第一
実施例とはＭＯＳ素子が同一半導体装置に設けられてい
る点で異なっている。
のみ酸化膜９とＮ型エピタキシャル層４のシリコン表面
とを０．０１〜０．０２μｍ程度選択的にＣＦ4 等のガ
スでケミカルエッチングする。次に、９００〜１０００
℃程度の酸素雰囲気で酸化膜１９を２００オングストロ
ーム程度酸化することで、バイポーラ素子部に２００オ
ングストローム程度、抵抗素子部には３００オングスト
ローム程度の酸化膜（Ｘ，Ｙ）が形成される。抵抗素子
部には予め２００オングストローム程度の酸化膜がある
ため、酸化の進行が遅いためである。［図１（ａ）］次
いで、バイポーラ素子部および抵抗素子部にボロンを５
×１０12〜５×１０13ｃｍ-2程度イオン注入し、ベース
拡散層２０および抵抗拡散層２１を形成する。このと
き、注入マスクとなる酸化膜の膜厚がＸ＜Ｙとなるた
め、ベース拡散層２０よりも抵抗拡散層２１の不純物濃
度が低くなるようにできる。次に、ボロンを３〜５×１
０15ｃｍ-2程度注入し、グラフトベース拡散層２２およ
びＰ＋拡散層２３を形成する。［図１（ｂ）］次に、通
常の工程にしたがい、絶縁膜２５を２０００〜３０００
オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを２０００〜３０００オン
グストローム程度成長した後、ヒ素を１〜２×１０16ｃ
ｍ-2程度イオン注入し、熱処理によりヒ素を拡散したエ
ミッタ拡散層２６を形成し、エミッタ電極２７、層間膜
２８およびアルミ電極２９を形成して完成する。［図１
（ｃ）］図２（ａ）〜（ｄ）は本発明の第二実施例の主
要工程順の断面図であり、ＭＯＳ素子を含むバイ−ＣＭ
ＯＳ回路からなる半導体装置の場合を示し、前述の第一
実施例とはＭＯＳ素子が同一半導体装置に設けられてい
る点で異なっている。
【００１６】Ｐ型シリコン基板１にＮ＋型埋込層２およ
びＰ＋埋込層３をそれぞれ形成し、その上にＮ型エピタ
キシャル層４を１．０〜３．０μｍ程度成長する。次
に、バイポーラ素子分離部およびＮ型チャネルＭＯＳ素
子部にＰ型ウェル５、Ｐ型チャネルＭＯＳ素子部にＮ型
ウェル６をそれぞれ形成し、Ｐ型チャネルストッパー７
およびフィールド酸化膜８を形成する。次に、９００〜
１０００℃程度の酸素雰囲気で酸化膜９を３００〜４０
０オングストローム程度成長し、リンを１〜２×１０16
ｃｍ-2程度注入し、Ｎ＋型コレクタ拡散層１０を形成し
た後、酸化膜９を全面除去する。［図２（ａ）］ 次に、７５０〜８５０℃のＨ2 −Ｏ2 雰囲気で酸化を行
い、１００〜１５０オングストローム程度のゲート酸化
膜１１、ＰＯＣｌ3 ガス等でリンを拡散した１５００〜
２０００オンングストローム程度のＮ＋型多結晶シリコ
ン１２を順次成長し、スパッタ法により１５００〜２０
００オングストローム程度のタングステンシリサイド
（ＷＳｉ）１３を被着させ、リソグラフィ法によりゲー
ト電極１４を形成する。次に、ゲート電極１４をマスク
にして、Ｎ型チャネルＭＯＳ素子部にリンを１〜１０×
１０13ｃｍ-2程度注入し、比較的濃度の低いＮ型拡散層
１５と、Ｐ型チャネルＭＯＳ素子部にボロンを１〜１０
×１０13ｃｍ-2程度注入し、比較的濃度の低いＰ型拡散
層１６とを形成する。次に、ＣＶＤ法により酸化膜を２
０００〜３０００オングストローム程度成長し、異方エ
ッチングによりゲート電極１４の側壁酸化膜１７を形成
する。このエッチングによりバイポーラ素子のベースと
なるシリコン表面がエッチングダメージを受け、またゲ
ート電極１４からＷＳｉにより金属汚染されることにな
る。
びＰ＋埋込層３をそれぞれ形成し、その上にＮ型エピタ
キシャル層４を１．０〜３．０μｍ程度成長する。次
に、バイポーラ素子分離部およびＮ型チャネルＭＯＳ素
子部にＰ型ウェル５、Ｐ型チャネルＭＯＳ素子部にＮ型
ウェル６をそれぞれ形成し、Ｐ型チャネルストッパー７
およびフィールド酸化膜８を形成する。次に、９００〜
１０００℃程度の酸素雰囲気で酸化膜９を３００〜４０
０オングストローム程度成長し、リンを１〜２×１０16
ｃｍ-2程度注入し、Ｎ＋型コレクタ拡散層１０を形成し
た後、酸化膜９を全面除去する。［図２（ａ）］ 次に、７５０〜８５０℃のＨ2 −Ｏ2 雰囲気で酸化を行
い、１００〜１５０オングストローム程度のゲート酸化
膜１１、ＰＯＣｌ3 ガス等でリンを拡散した１５００〜
２０００オンングストローム程度のＮ＋型多結晶シリコ
ン１２を順次成長し、スパッタ法により１５００〜２０
００オングストローム程度のタングステンシリサイド
（ＷＳｉ）１３を被着させ、リソグラフィ法によりゲー
ト電極１４を形成する。次に、ゲート電極１４をマスク
にして、Ｎ型チャネルＭＯＳ素子部にリンを１〜１０×
１０13ｃｍ-2程度注入し、比較的濃度の低いＮ型拡散層
１５と、Ｐ型チャネルＭＯＳ素子部にボロンを１〜１０
×１０13ｃｍ-2程度注入し、比較的濃度の低いＰ型拡散
層１６とを形成する。次に、ＣＶＤ法により酸化膜を２
０００〜３０００オングストローム程度成長し、異方エ
ッチングによりゲート電極１４の側壁酸化膜１７を形成
する。このエッチングによりバイポーラ素子のベースと
なるシリコン表面がエッチングダメージを受け、またゲ
ート電極１４からＷＳｉにより金属汚染されることにな
る。
【００１７】次に、９００〜１０００℃程度の酸素雰囲
気で酸化膜１８を２００オングストローム程度成長し、
抵抗素子部を除きバイポーラ素子部のみ酸化膜１８とＮ
型エピタキシャル層４のダメージおよび汚染されたシリ
コン表面とを０．０１〜０．０２μｍ程度選択的にＣＦ
4 等のガスでケミカルエッチングする。次に、９００〜
１０００℃程度の酸素雰囲気で酸化膜１９を２００オン
グストローム程度成長することで、バイポーラ素子部に
は２００オングストローム程度、抵抗素子部には３００
オングストローム程度の酸化膜が形成される。［図２
（ｂ）］次いで、バイポーラ素子部および抵抗素子部に
ボロンを１０〜１５ＫｅＶのエネルギーで５×１０12〜
５×１０13ｃｍ-2程度イオン注入し、ベース拡散層２０
および抵抗拡散層２１を形成し、さらにボロンを３〜５
×１０15ｃｍ-2程度注入し、バイポーラ素子のグラフト
ベース拡散層２２および抵抗素子部およびＰ型チャネル
ＭＯＳ素子部のソース、ドレインとなるＰ＋拡散層２３
を形成し、ヒ素を５〜１０×１０15ｃｍ-2程度注入し、
Ｎ型チャネルＭＯＳ素子部のソース、ドレインとなるＮ
＋拡散層２４を形成する。このとき、Ｎ＋型コレクタ拡
散層１０にヒ素を注入しておく。［図２（ｃ）］次に、
通常の工程にしたがい、絶縁膜２５を２０００〜３００
０オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを２０００〜３０００オン
グストローム程度成長した後、ヒ素を１〜２×１０16ｃ
ｍ-2程度イオン注入し、熱処理によりヒ素を拡散しエミ
ッタ拡散層２６を形成し、エミッタ電極２７、層間膜２
８およびアルミ電極２９を形成して完成する。［図２
（ｄ）］
気で酸化膜１８を２００オングストローム程度成長し、
抵抗素子部を除きバイポーラ素子部のみ酸化膜１８とＮ
型エピタキシャル層４のダメージおよび汚染されたシリ
コン表面とを０．０１〜０．０２μｍ程度選択的にＣＦ
4 等のガスでケミカルエッチングする。次に、９００〜
１０００℃程度の酸素雰囲気で酸化膜１９を２００オン
グストローム程度成長することで、バイポーラ素子部に
は２００オングストローム程度、抵抗素子部には３００
オングストローム程度の酸化膜が形成される。［図２
（ｂ）］次いで、バイポーラ素子部および抵抗素子部に
ボロンを１０〜１５ＫｅＶのエネルギーで５×１０12〜
５×１０13ｃｍ-2程度イオン注入し、ベース拡散層２０
および抵抗拡散層２１を形成し、さらにボロンを３〜５
×１０15ｃｍ-2程度注入し、バイポーラ素子のグラフト
ベース拡散層２２および抵抗素子部およびＰ型チャネル
ＭＯＳ素子部のソース、ドレインとなるＰ＋拡散層２３
を形成し、ヒ素を５〜１０×１０15ｃｍ-2程度注入し、
Ｎ型チャネルＭＯＳ素子部のソース、ドレインとなるＮ
＋拡散層２４を形成する。このとき、Ｎ＋型コレクタ拡
散層１０にヒ素を注入しておく。［図２（ｃ）］次に、
通常の工程にしたがい、絶縁膜２５を２０００〜３００
０オングストローム程度成長した後、エミッタ部を開口
し、エミッタ多結晶シリコンを２０００〜３０００オン
グストローム程度成長した後、ヒ素を１〜２×１０16ｃ
ｍ-2程度イオン注入し、熱処理によりヒ素を拡散しエミ
ッタ拡散層２６を形成し、エミッタ電極２７、層間膜２
８およびアルミ電極２９を形成して完成する。［図２
（ｄ）］
【００１８】
【発明の効果】第一の実施例によれば、ベース領域の酸
化膜の膜厚と抵抗領域の酸化膜の膜厚とを変えて一度に
イオン注入するため、バイポーラ素子の電流増幅率の増
大を防ぎ、かつ抵抗値を精度よくできる。
化膜の膜厚と抵抗領域の酸化膜の膜厚とを変えて一度に
イオン注入するため、バイポーラ素子の電流増幅率の増
大を防ぎ、かつ抵抗値を精度よくできる。
【００１９】従来では、抵抗値が所望の値となるように
ボロン注入量を設定すると電流増幅率が増大し、電流増
幅率が所望の値になるように設定すると抵抗値が低下す
るのに対して、第１の実施例では、抵抗値と電流増幅率
がともに所望の範囲内に収まるようにボロン注入量を設
定することができる。
ボロン注入量を設定すると電流増幅率が増大し、電流増
幅率が所望の値になるように設定すると抵抗値が低下す
るのに対して、第１の実施例では、抵抗値と電流増幅率
がともに所望の範囲内に収まるようにボロン注入量を設
定することができる。
【００２０】第二の実施例によれば、コレクタ領域にリ
ンを注入するマスクとなる酸化膜９の膜厚を第一の実施
例より厚く、かつ自由に設定できるためイオン注入によ
る結晶欠陥を低減でき、歩留まりを５〜１０％程度増加
できる。また、ＭＯＳ素子の微細化に伴い、ゲート酸化
膜の薄膜化が必要となるが酸化膜９を全面除去するため
容易に形成でき、ＭＯＳ素子のソースおよびドレイン領
域に注入するマスクは抵抗領域にボロンを注入するマス
クと同一のもので形成できる。
ンを注入するマスクとなる酸化膜９の膜厚を第一の実施
例より厚く、かつ自由に設定できるためイオン注入によ
る結晶欠陥を低減でき、歩留まりを５〜１０％程度増加
できる。また、ＭＯＳ素子の微細化に伴い、ゲート酸化
膜の薄膜化が必要となるが酸化膜９を全面除去するため
容易に形成でき、ＭＯＳ素子のソースおよびドレイン領
域に注入するマスクは抵抗領域にボロンを注入するマス
クと同一のもので形成できる。
【００２１】さらに、Ｎ型チャネルＭＯＳ素子部のＮ＋
拡散層２４を形成するためのヒ素注入をＮ＋型コレクタ
拡散層１０に対しても同時に行うことでｒｓｃ（コレク
タ抵抗）を約１／２倍に小さくでき、バイポーラ素子の
性能を向上できる。以上の点で第一の実施例よりさらに
大きな効果が得られる。
拡散層２４を形成するためのヒ素注入をＮ＋型コレクタ
拡散層１０に対しても同時に行うことでｒｓｃ（コレク
タ抵抗）を約１／２倍に小さくでき、バイポーラ素子の
性能を向上できる。以上の点で第一の実施例よりさらに
大きな効果が得られる。
【００２２】よって、本発明によれば、ベース領域に対
して、化学的表面処理を施して清浄化する工程を有する
半導体装置において、バイポーラ素子と抵抗素子を同時
に両方とも最適化でき、マスク数を増加させずにでき、
コストも増加しないため、歩留まりよく製造できる。ま
た、バイポーラ素子の特性と抵抗素子の特性が連動しな
いから、別々に性能を設定でき、設計の自由度および製
造上（プロセス上）の余裕度が向上する。
して、化学的表面処理を施して清浄化する工程を有する
半導体装置において、バイポーラ素子と抵抗素子を同時
に両方とも最適化でき、マスク数を増加させずにでき、
コストも増加しないため、歩留まりよく製造できる。ま
た、バイポーラ素子の特性と抵抗素子の特性が連動しな
いから、別々に性能を設定でき、設計の自由度および製
造上（プロセス上）の余裕度が向上する。
【００２３】したがって、バイポーラ素子を縮小化した
場合でも特性を容易に制御でき、ＭＯＳ素子を搭載した
場合でも容易に製造でき、かつ高性能、高集積化および
高信頼性を有するバイポーラおよびバイ−ＣＭＯＳ集積
回路からなる半導体装置を得ることができ、効果は大で
ある。
場合でも特性を容易に制御でき、ＭＯＳ素子を搭載した
場合でも容易に製造でき、かつ高性能、高集積化および
高信頼性を有するバイポーラおよびバイ−ＣＭＯＳ集積
回路からなる半導体装置を得ることができ、効果は大で
ある。
【図１】本発明の半導体装置の第一の実施例についてそ
の製造工程に沿って説明するための工程順に示した断面
図である。
の製造工程に沿って説明するための工程順に示した断面
図である。
【図２】本発明の半導体装置の第二の実施例についてそ
の製造工程に沿って説明するための工程順に示した断面
図である。
の製造工程に沿って説明するための工程順に示した断面
図である。
【図３】従来の半導体装置についてその製造工程に沿っ
て説明するための工程順に示した断面図である。
て説明するための工程順に示した断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8222 H01L 21/331 H01L 29/73
Claims (2)
- 【請求項１】 シリコン基板上にバイポーラ素子と、不
純物拡散層からなる抵抗素子とを備えた半導体装置の製
造方法において、 （イ）前記シリコン基板表面の、前記バイポーラ素子の
ベース領域およびコレクタ拡散領域と、前記抵抗素子領
域とに、第一の酸化膜を形成する工程、 （ロ）前記ベース領域の前記第一の酸化膜とシリコン基
板表面とを選択的に順次除去し、清浄化する工程、 （ハ）前記シリコン基板全面に第二の酸化膜を形成する
工程、 （ニ）前記ベース領域と前記抵抗素子領域とを含む領域
に選択的に一度にイオン注入する工程、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記（イ）の工程と前記（ハ）の工程の
間に前記バイポーラ素子の前記コレクタ拡散領域に前記
第一の酸化膜をマスクとしてイオン注入する工程を有す
る請求項１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07258931A JP3104587B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
| US08/725,760 US5691214A (en) | 1995-10-05 | 1996-10-04 | Method of manufacturing semiconductor devices |
| CN96119944A CN1096709C (zh) | 1995-10-05 | 1996-10-07 | 半导体器件的生产方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07258931A JP3104587B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102549A JPH09102549A (ja) | 1997-04-15 |
| JP3104587B2 true JP3104587B2 (ja) | 2000-10-30 |
Family
ID=17327038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07258931A Expired - Fee Related JP3104587B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5691214A (ja) |
| JP (1) | JP3104587B2 (ja) |
| CN (1) | CN1096709C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3244057B2 (ja) * | 1998-07-16 | 2002-01-07 | 日本電気株式会社 | 基準電圧源回路 |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331978A (en) * | 1976-09-06 | 1978-03-25 | Nec Corp | Production of complementary field effect semiconductor device |
| JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| ATE41265T1 (de) * | 1984-03-21 | 1989-03-15 | Siemens Ag | Verfahren zum herstellen einer hochintegrierten mos-feld-effekttransistorschaltung. |
| US4898837A (en) * | 1987-11-19 | 1990-02-06 | Sanyo Electric Co., Ltd. | Method of fabricating a semiconductor integrated circuit |
| US5284794A (en) * | 1990-02-21 | 1994-02-08 | Nippondenso Co., Ltd. | Method of making semiconductor device using a trimmable thin-film resistor |
-
1995
- 1995-10-05 JP JP07258931A patent/JP3104587B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-04 US US08/725,760 patent/US5691214A/en not_active Expired - Fee Related
- 1996-10-07 CN CN96119944A patent/CN1096709C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1152192A (zh) | 1997-06-18 |
| JPH09102549A (ja) | 1997-04-15 |
| US5691214A (en) | 1997-11-25 |
| CN1096709C (zh) | 2002-12-18 |
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|---|---|---|---|
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