JPH10289583A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH10289583A JPH10289583A JP9093492A JP9349297A JPH10289583A JP H10289583 A JPH10289583 A JP H10289583A JP 9093492 A JP9093492 A JP 9093492A JP 9349297 A JP9349297 A JP 9349297A JP H10289583 A JPH10289583 A JP H10289583A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電圧の変動に
拘わらずデータを高速に読み出し可能な半導体記憶装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device capable of reading data at high speed irrespective of fluctuations in power supply voltage.
【０００２】[0002]
【従来の技術】スタティックRAMの低消費電力化の手法
として、ビット線のプリチャージ電位を低く抑え、プリ
チャージの際の電力を減らす方法がある。その一つの方
法として、プリチャージ電位を電源電圧Vddよりも低く
抑え、さらにカラムセレクタをNチャネルトランジスタ
にすることで、ビット線のプリチャージ電位をセンスア
ンプ側ビット線のプリチャージ電位よりもNチャネルト
ランジスタのしきい値電圧Vtだけ低く抑えることにより
低消費電力化を実現している。この際に、カラムセレク
トトランジスタのゲート電位は、その時点での電源電圧
に依存しビット線のプリチャージ電位には依存していな
い。2. Description of the Related Art As a technique for reducing the power consumption of a static RAM, there is a method of reducing the precharge potential of a bit line to reduce the power during precharge. One of the methods is to keep the precharge potential lower than the power supply voltage Vdd and make the column selector an N-channel transistor, so that the bit line precharge potential is N channel higher than the sense amplifier bit line precharge potential. Low power consumption is realized by suppressing the threshold voltage Vt of the transistor to be low. At this time, the gate potential of the column select transistor depends on the power supply voltage at that time and does not depend on the precharge potential of the bit line.
【０００３】[0003]
【発明が解決しようとする課題】前記のような従来の構
成では、電源電圧が変動しビット線のプリチャージ電位
が高くなった場合にデータの読み出し時間が増加する場
合がある。従来の技術の読み出し動作について図５を用
いて説明する。図５は電源電圧がVddからプリチャージ
時にVdd+V1に上がり、プリチャージ終了後にVddに戻っ
た場合の例である。また、ビット線のプリチャージはN
チャネルトランジスタでプリチャージし、センスアンプ
側ビット線のプリチャージはPチャネルトランジスタで
行なった時の例である。以下で“信号がハイになる”と
は信号がその時点の電源電圧になることであり、“信号
がロウになる”とは信号が接地電位になることを意味す
る。時間T１でプリチャージ制御信号がハイになり、ビ
ット線電位がVdd+V1-Vtにセンスアンプ側ビット線電位
がVdd+V1にプリチャージされる。時間T２でプリチャー
ジが終了した後に電源電圧はVddに戻るので、カラムセ
レクトトランジスタのゲート電位はVddになる。時間T３
でワード線がハイになった時、カラムセレクトトランジ
スタのゲートソース間電位はVt-V1となりVtよりも小さ
いため、メモリセルがビット線の電位を引き落としカラ
ムセレクトトランジスタのゲートソース間電位がVtにな
る時間T４までセンスアンプ側ビット線電位が引き落と
されない。したがって、T３からT４の時間分だけデータ
の読み出し時間が増加する。In the above-described conventional configuration, when the power supply voltage fluctuates and the precharge potential of the bit line increases, the data read time may increase. A conventional read operation will be described with reference to FIG. FIG. 5 shows an example in which the power supply voltage rises from Vdd to Vdd + V1 during precharge, and returns to Vdd after the end of precharge. The precharge of the bit line is N
This is an example when precharging is performed by a channel transistor and precharging of the sense amplifier side bit line is performed by a P channel transistor. Hereinafter, “signal goes high” means that the signal becomes the power supply voltage at that time, and “signal goes low” means that the signal becomes the ground potential. At time T1, the precharge control signal goes high, and the bit line potential is precharged to Vdd + V1-Vt and the sense amplifier side bit line potential is precharged to Vdd + V1. After the precharge is completed at time T2, the power supply voltage returns to Vdd, so that the gate potential of the column select transistor becomes Vdd. Time T3
When the word line goes high, the potential between the gate and the source of the column select transistor becomes Vt-V1 and is smaller than Vt. Until time T4, the bit line potential on the sense amplifier side is not pulled down. Therefore, the data read time increases by the time from T3 to T4.
【０００４】本発明では、このようにNチャネルトラン
ジスタのカラムセレクトトランジスタを用いた低消費電
力のメモリにおいて、電源電圧の変動によって起こるデ
ータの読み出し時間の増加を防止する半導体記憶装置を
提供することを目的とする。An object of the present invention is to provide a semiconductor memory device which prevents an increase in data reading time caused by a fluctuation in power supply voltage in a memory with low power consumption using an N-channel transistor column select transistor. Aim.
【０００５】[0005]
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１および２記載の発明の半導体記憶装置
は、読み出し時のカラムセレクトトランジスタのゲート
電位をプリチャージ終了時のビット線対電位に設定する
カラムセレクタ電位設定回路と、プリチャージ終了時に
ビット線対を所定の電位引き落とすビット線電位降下回
路を有しており、データの読み出し時は常にカラムセレ
クトトランジスタのゲートソース間電位がカラムセレク
トトランジスタのしきい値電圧以上になることを特徴と
する。According to a first aspect of the present invention, there is provided a semiconductor memory device in which a gate potential of a column select transistor at the time of reading is set to a bit line pair at the end of precharge. It has a column selector potential setting circuit for setting a potential, and a bit line potential dropping circuit for pulling down a pair of bit lines at a predetermined potential at the end of precharge. When reading data, the potential between the gate and source of the column select transistor is always set to the column. It is characterized by being higher than the threshold voltage of the select transistor.
【０００６】請求項３記載の発明の半導体記憶装置は、
カラムセレクトトランジスタのゲート電位とプリチャー
ジ終了後の電源電圧を比較し、カラムセレクトトランジ
スタのゲート電位を高いほうの電位に上げる電位比較回
路を有していることを特徴とする。According to a third aspect of the present invention, there is provided a semiconductor memory device comprising:
A potential comparison circuit is provided which compares the gate potential of the column select transistor with the power supply voltage after the end of precharge, and raises the gate potential of the column select transistor to a higher potential.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS.
【０００８】（実施の形態１）図１は本発明の実施の形
態１の半導体記憶装置の構成例である。(First Embodiment) FIG. 1 shows a configuration example of a semiconductor memory device according to a first embodiment of the present invention.
【０００９】図１において、１、２はビット線対であ
る。４はメモリセルでありビット線対１、２に接続され
ている。３はワード線であり、メモリセル４に接続され
ている。In FIG. 1, reference numerals 1 and 2 denote bit line pairs. Reference numeral 4 denotes a memory cell which is connected to the pair of bit lines 1 and 2. Reference numeral 3 denotes a word line, which is connected to the memory cell 4.
【００１０】５はビット線をVdd-Vtにプリチャージする
プリチャージ回路でありNチャネルトランジスタ、１０
１、１０２で構成されている。Nチャネルトランジスタ
１０１、１０２のソースはビット線に、ドレインは電源
ノードに接続され、ゲートにはプリチャージ制御信号PR
が入力されている。Reference numeral 5 denotes a precharge circuit for precharging the bit line to Vdd-Vt.
1 and 102. The sources of the N-channel transistors 101 and 102 are connected to a bit line, the drains are connected to a power supply node, and the gates are connected to a precharge control signal PR.
Is entered.
【００１１】７はカラムセレクトトランジスタであり、
Nチャネルトランジスタ１０５、１０６で構成されてお
り、ソースはそれぞれビット線１、２に、ドレインはそ
れぞれセンスアンプ側ビット線８、９に、ゲートはお互
いのゲート同士に接続されている。Reference numeral 7 denotes a column select transistor.
The source is connected to the bit lines 1 and 2, the drain is connected to the sense amplifier side bit lines 8 and 9, respectively, and the gate is connected to the gates.
【００１２】１１はセンスアンプ側ビット線対８、９の
電位差を増幅するセンスアンプである。Reference numeral 11 denotes a sense amplifier for amplifying the potential difference between the pair of bit lines 8 and 9 on the sense amplifier side.
【００１３】１０はセンスアンプ側ビット線対８、９を
プリチャージするセンスアンプ側プリチャージ回路であ
り、Pチャネルトランジスタ１０７、１０８で構成され
ている。、Pチャネルトランジスタ１０７、１０８のソ
ースは電源ノードに、ドレインはセンスアンプ側ビット
線８、９に接続されており、ゲートはそれぞれプリチャ
ージ制御信号ＰＲの反転信号が入力されている。Reference numeral 10 denotes a sense amplifier side precharge circuit for precharging the sense amplifier side bit line pairs 8 and 9, and is constituted by P channel transistors 107 and 108. , P-channel transistors 107 and 108 have their sources connected to the power supply node, their drains connected to the sense amplifier side bit lines 8 and 9, and their gates each receiving an inverted signal of the precharge control signal PR.
【００１４】６はカラムセレクタ電位設定回路であり、
Pチャネルトランジスタ１０３、１０４、１０９とNチャ
ネルトランジスタ１１０で構成されている。Pチャネル
トランジスタ１０３、１０４はドレイン同士が接続さ
れ、ソースはビット線１、２に接続され、ゲートにはプ
リチャージ制御信号PRの反転信号が入力されている。P
チャネルトランジスタ１０９のソースはPチャネルトラ
ンジスタ１０３、１０４のドレインに、ドレインはカラ
ムセレクトトランジスタ１０５、１０６のゲートに接続
されており、ゲートにはカラム選択信号COLの反転信号
が入力されている。Nチャネルトランジスタ１１０のソ
ースは接地ノードに、ドレインはカラムセレクトトラン
ジスタ１０５、１０６のゲートに接続されており、ゲー
トにはカラム選択信号COLの反転信号が入力されてい
る。Reference numeral 6 denotes a column selector potential setting circuit.
It comprises P-channel transistors 103, 104 and 109 and an N-channel transistor 110. The drains of the P-channel transistors 103 and 104 are connected to each other, the sources are connected to the bit lines 1 and 2, and the gates of the P-channel transistors 103 and 104 receive an inverted signal of the precharge control signal PR. P
The source of the channel transistor 109 is connected to the drains of the P-channel transistors 103 and 104, and the drain is connected to the gates of the column select transistors 105 and 106. The gate receives an inverted signal of the column select signal COL. The source of the N-channel transistor 110 is connected to the ground node, the drain is connected to the gates of the column select transistors 105 and 106, and the gate receives an inverted signal of the column select signal COL.
【００１５】１２はビット線電位降下回路であり、Nチ
ャネルトランジスタ１１９、１２０の各々のドレインが
各々のビット線対１、２に接続され、ソースは接地電位
に接続される。ゲートはプリチャージ制御信号PRと、プ
リチャージ制御信号PRに接続されNチャネルトランジス
タ１１９、１２０がビット線電位をVt以上引き落とす時
間分の遅延時間を持った奇数段のインバータの出力との
論理和を入力とする。これによりプリチャージ直後にビ
ット線対の電位を少なくともVt下げる。Reference numeral 12 denotes a bit line potential lowering circuit, in which the drains of the N-channel transistors 119 and 120 are connected to the respective bit line pairs 1 and 2, and the sources are connected to the ground potential. The gate performs the logical OR operation of the precharge control signal PR and the output of the odd-numbered inverter having a delay time corresponding to the time required for the N-channel transistors 119 and 120 to pull down the bit line potential by Vt or more, which is connected to the precharge control signal PR. Take as input. Thus, the potential of the bit line pair is reduced by at least Vt immediately after the precharge.
【００１６】なお、本実施の形態ではビット線電位降下
回路を遅延インバータで構成し、回路の簡単化を図った
が、ビット線の電位を検知しながらビット線の電位を降
下させる回路構成にすることで、さらに正確にビット線
の電位をVt降下させることができる。In this embodiment, the bit line potential lowering circuit is constituted by a delay inverter to simplify the circuit. However, a circuit configuration is provided in which the potential of the bit line is lowered while detecting the potential of the bit line. This makes it possible to more accurately lower the potential of the bit line by Vt.
【００１７】以上のように構成された半導体記憶装置に
おいて、以下図２を用いてその動作を説明する。図２は
図１の半導体記憶装置のタイミング図である。The operation of the semiconductor memory device configured as described above will be described below with reference to FIG. FIG. 2 is a timing chart of the semiconductor memory device of FIG.
【００１８】以下では、プリチャージ時に電源電圧が変
動しVdd+V1になり、プリチャージ終了直後に電源電圧が
元に戻りVddになった場合について述べる。Nチャネルト
ランジスタのしきい値電圧をVtとする。Hereinafter, a case where the power supply voltage fluctuates to Vdd + V1 at the time of precharge, and the power supply voltage returns to Vdd immediately after the end of the precharge and will be described. Let the threshold voltage of the N-channel transistor be Vt.
【００１９】読み出し時にはまず、時間T１でプリチャ
ージ制御信号PRがハイになり、プリチャージ回路５のN
チャネルトランジスタ１０１、１０２により、ビット線
対の電位がVdd+V1-Vtにプリチャージされる。また同時
に、センスアンプ側プリチャージ回路１０のPチャネル
トランジスタ１０７、１０８により、センスアンプ側ビ
ット線対がVdd+V1にプリチャージされる。選択されたカ
ラムではカラム選択信号COLもハイになるため、カラム
セレクタ電位設定回路６のPチャネルトランジスタ１０
３、１０４、１０９が全てオン状態になり、カラムセレ
クトトランジスタのゲート電位はビット線対電位と同様
のVdd+V1-Vtとなる。At the time of reading, first, at time T1, the precharge control signal PR goes high, and the N
The potential of the bit line pair is precharged to Vdd + V1-Vt by the channel transistors 101 and 102. At the same time, the sense amplifier side bit line pair is precharged to Vdd + V1 by the P channel transistors 107 and 108 of the sense amplifier side precharge circuit 10. Since the column selection signal COL also becomes high in the selected column, the P-channel transistor 10 of the column selector potential setting circuit 6
3, 104, and 109 are all turned on, and the gate potential of the column select transistor becomes Vdd + V1-Vt, which is the same as the bit line pair potential.
【００２０】時間T２でプリチャージ制御信号がロウに
なるとカラムセレクタ電位設定回路６のPチャネルトラ
ンジスタ１０３、１０４がオフ状態になり、カラムセレ
クトトランジスタ７のゲート電位はVdd+V1-Vtと一定に
なる。また、電位降下回路１２が動作しビット線対の電
位をVt下げ、ビット線対電位はVdd+V1-2Vtとなる。この
動作によりカラムセレクトトランジスタ７のゲートソー
ス間電位は常にVtとなるため、時間T３でワード線WL電
位がハイになりメモリセルがいずれかのビット線電位を
引き落とすとすぐに、センスアンプ側ビット線電位も下
がる。したがって、メモリセルがビット線電位だけを引
き落としている時間によって引き起こされるデータ読み
出し時間の増加を防ぐことができる。非選択カラムで
は、カラム選択信号COLがロウなのでカラムセレクタ電
位設定回路６のPチャネルトランジスタ１０９がオフ状
態になり、Nチャネルトランジスタ１１０がオン状態に
なるためカラムセレクトトランジスタ７がオフ状態にな
る。このため非選択カラムのデータは、センスアンプ側
ビット線対に伝わらない。When the precharge control signal goes low at time T2, the P-channel transistors 103 and 104 of the column selector potential setting circuit 6 are turned off, and the gate potential of the column select transistor 7 becomes constant at Vdd + V1-Vt. . Further, the potential drop circuit 12 operates to lower the potential of the bit line pair by Vt, and the potential of the bit line pair becomes Vdd + V1-2Vt. By this operation, the potential between the gate and the source of the column select transistor 7 always becomes Vt. Therefore, as soon as the word line WL potential goes high at time T3 and the memory cell pulls down any bit line potential, the bit line on the sense amplifier side The potential also drops. Therefore, it is possible to prevent an increase in data read time caused by the time when the memory cell pulls down only the bit line potential. In an unselected column, the column selection signal COL is low, so that the P-channel transistor 109 of the column selector potential setting circuit 6 is turned off, and the N-channel transistor 110 is turned on, so that the column select transistor 7 is turned off. Therefore, the data of the non-selected column is not transmitted to the bit line pair on the sense amplifier side.
【００２１】（実施の形態２）図３は本発明の実施の形
態２の半導体記憶装置の構成例である。これは、図１の
半導体記憶装置に電位比較回路１３を設けた装置であ
り、図３において図１と同様の回路部分は同様の符号を
付している。(Embodiment 2) FIG. 3 shows a configuration example of a semiconductor memory device according to Embodiment 2 of the present invention. This is a device in which a potential comparison circuit 13 is provided in the semiconductor memory device of FIG. 1. In FIG. 3, circuit portions similar to those in FIG. 1 are denoted by the same reference numerals.
【００２２】図３において、１３電位比較回路はカラム
セレクトトランジスタのゲート電位とプリチャージ終了
後の電源電圧を比較し、電源電圧の方が高い場合にはカ
ラムセレクトトランジスタのゲート電位を電源電圧に上
げる。Pチャネルトランジスタ１１３、１１４のソース
は電源ノードに接続され、それぞれのゲートはもう一方
のドレインに接続されている。Nチャネルトランジスタ
１１５、１１６はPチャネルトランジスタ１１３あるい
は１１４と直列接続されており、お互いのソース同士が
接続されている。１１６のゲートは電源ノードに、１１
５のゲートはカラムセレクトトランジスタのゲートに接
続されている。Nチャネルトランジスタ１１７はソース
が接地ノードに、ドレインがNチャネルトランジスタ１
１５、１１６のソースに接続されている。Pチャネルト
ランジスタ１１１、１１２はソースが電源ノードに、ド
レインがNチャネルトランジスタ１１５、１１６のドレ
インに接続されている。トランジスタ１１１、１１２、
１１７のゲートには、プリチャージ制御信号PRとカラム
選択信号COLの反転信号のNORをとった信号が入力されて
いる。Pチャネルトランジスタ１１８は、ソースが電源
ノードに、ドレインがカラムセレクトトランジスタのゲ
ートに、ゲートがNチャネルトランジスタ１１６のドレ
インに接続される。In FIG. 3, the 13-potential comparison circuit compares the gate potential of the column select transistor with the power supply voltage after the end of precharge. If the power supply voltage is higher, the gate potential of the column select transistor is raised to the power supply voltage. . Sources of the P-channel transistors 113 and 114 are connected to a power supply node, and respective gates are connected to the other drains. The N-channel transistors 115 and 116 are connected in series with the P-channel transistors 113 and 114, and their sources are connected to each other. The gate of 116 is connected to the power supply node, 11
The gate of No. 5 is connected to the gate of the column select transistor. The N-channel transistor 117 has a source at the ground node and a drain at the N-channel transistor 1
15 and 116. The sources of the P-channel transistors 111 and 112 are connected to the power supply node, and the drains are connected to the drains of the N-channel transistors 115 and 116. Transistors 111, 112,
A signal obtained by NORing the precharge control signal PR and the inverted signal of the column selection signal COL is input to the gate 117. The P-channel transistor 118 has a source connected to the power supply node, a drain connected to the gate of the column select transistor, and a gate connected to the drain of the N-channel transistor 116.
【００２３】以上のように構成された電位比較回路にお
いて、図４を用いてその動作を説明する。The operation of the above-structured potential comparison circuit will be described with reference to FIG.
【００２４】以下では、プリチャージ時に電源電圧が変
動しVdd-V2になり、プリチャージ終了直後に電源電圧が
元に戻りVddになった場合について述べる。The case where the power supply voltage fluctuates to Vdd-V2 at the time of precharging and returns to Vdd immediately after the end of precharging will be described.
【００２５】読み出し時のプリチャージ制御信号がロウ
になるまでの動作は、実施の形態１と同様である。プリ
チャージ制御信号がハイの期間または、カラム選択信号
がロウの期間はトランジスタ１１１、１１２、１１７の
ゲート電圧はロウになるので電位比較回路１３は動作し
ない。カラム選択信号がハイでプリチャージ制御信号が
ロウの期間、すなわち選択されたカラムのプリチャージ
終了後になると、トランジスタ１１１、１１２、１１７
のゲート電位はハイになり電位比較回路１３は動作状態
になる。カラムセレクトトランジスタ７のゲート電位が
電源電圧よりも低いので、Pチャネルトランジスタ１１
８のゲート電位がロウになり、カラムセレクトトランジ
スタ７のゲート電位は電源電圧に上げられる。この回路
により、プリチャージ時の電源電圧が高い場合には、実
施の形態１と同様の動作をしてデータの読み出し時間の
増加を防ぐことができ、なおかつプリチャージ時の電源
電圧が低い場合でも、カラムセレクトトランジスタのゲ
ート電位を電源電圧まで上げるので、従来の技術のカラ
ムセレクトトランジスタのゲート電位と同等になる。し
たがって、どのように電源電圧が変動した場合でもデー
タの読み出し時間の増加を防ぐことができる。The operation until the precharge control signal at the time of reading becomes low is the same as in the first embodiment. During the period when the precharge control signal is high or the period when the column selection signal is low, the gate voltages of the transistors 111, 112 and 117 are low, so that the potential comparison circuit 13 does not operate. During the period when the column selection signal is high and the precharge control signal is low, that is, after the precharge of the selected column is completed, the transistors 111, 112, 117
Becomes high, and the potential comparison circuit 13 enters an operating state. Since the gate potential of column select transistor 7 is lower than the power supply voltage, P-channel transistor 11
The gate potential of the column select transistor 8 becomes low, and the gate potential of the column select transistor 7 is raised to the power supply voltage. With this circuit, when the power supply voltage at the time of precharge is high, the same operation as in the first embodiment can be performed to prevent an increase in data read time, and even when the power supply voltage at the time of precharge is low. Since the gate potential of the column select transistor is raised to the power supply voltage, the gate potential of the column select transistor becomes equal to that of the conventional column select transistor. Therefore, no matter how the power supply voltage fluctuates, it is possible to prevent the data reading time from increasing.
【００２６】[0026]
【発明の効果】本発明により、カラムセレクトトランジ
スタがNチャネルトランジスタで構成されている低消費
電力方式のメモリにおいて、データ読み出し時のカラム
セレクトトランジスタのゲートソース間電位を常にVt以
上にすることができ、電源電圧が変動した場合のデータ
の読み出し時間の増大を防止することができる。According to the present invention, in a low power consumption type memory in which a column select transistor is constituted by an N-channel transistor, the potential between the gate and the source of the column select transistor at the time of data reading can be always kept at Vt or more. In addition, it is possible to prevent the data reading time from increasing when the power supply voltage fluctuates.
【図１】本発明の実施の形態１に係る半導体記憶装置の
構成図FIG. 1 is a configuration diagram of a semiconductor memory device according to a first embodiment of the present invention;
【図２】図１の読み出しのタイミングチャートFIG. 2 is a timing chart of reading in FIG. 1;
【図３】本発明の実施の形態２に係る半導体記憶装置の
構成図FIG. 3 is a configuration diagram of a semiconductor memory device according to a second embodiment of the present invention;
【図４】図２の読み出しのタイミングチャートFIG. 4 is a timing chart of reading in FIG. 2;
【図５】従来の読み出しのタイミングチャートFIG. 5 is a timing chart of a conventional readout.
１ ビット線BL ２ ビット線/BL ３ ワード線WL ４ メモリセル ５ プリチャージ回路 ６ カラムセレクタ電位設定回路 ７ カラムセレクトトランジスタ ８ センスアンプ側ビット線BL ９ センスアンプ側ビット線/BL １０ センスアンプ側プリチャージ回路 １１ センスアンプ １２ 電位降下回路 １３ 電位比較回路 Reference Signs List 1 bit line BL 2 bit line / BL 3 word line WL 4 memory cell 5 precharge circuit 6 column selector potential setting circuit 7 column select transistor 8 sense amplifier side bit line BL 9 sense amplifier side bit line / BL 10 sense amplifier side pre Charge circuit 11 Sense amplifier 12 Potential drop circuit 13 Potential comparison circuit
Claims (3)
れたビット線対と、前記メモリセルに接続されデータの
読み出し書き込みを制御するワード線と、前記ビット線
対を所定の電位にプリチャージするプリチャージ回路
と、センスアンプ側ビット線対と、前記ビット線対の電
位を制御信号により前記センスアンプ側ビット線対に伝
えるNチャネルトランジスタのカラムセレクトトランジ
スタと、前記センスアンプ側ビット線対に接続され前記
センスアンプ側ビット線対の電位変化を増幅するセンス
アンプと、前記ビット線対に接続されプリチャージ時に
前記ビット線対の電位をイコライズし、前記カラムセレ
クトトランジスタのゲート電位をイコライズした電位に
設定するカラムセレクタ電位設定回路と、前記ビット線
対に接続されプリチャージ終了直後に前記ビット線対の
電位を所定の電位引き落とすビット線電位降下回路と、
前記センスアンプ側ビット線対を所定の電位にプリチャ
ージするセンスアンプ側プリチャージ回路を備えたこと
を特徴とする半導体記憶装置。1. A memory cell, a bit line pair connected to the memory cell, a word line connected to the memory cell for controlling reading and writing of data, and precharging the bit line pair to a predetermined potential. A precharge circuit, a sense amplifier side bit line pair, a column select transistor of an N-channel transistor for transmitting a potential of the bit line pair to the sense amplifier side bit line pair by a control signal, and a connection to the sense amplifier side bit line pair A sense amplifier for amplifying a potential change of the sense amplifier side bit line pair, and a potential connected to the bit line pair for equalizing the potential of the bit line pair at the time of precharging to a potential obtained by equalizing the gate potential of the column select transistor. A column selector potential setting circuit to be set, and a precharger connected to the bit line pair. The bit line potential drop circuit to debit potential of a predetermined potential of the bit line pairs immediately after the di termination,
A semiconductor memory device comprising a sense amplifier side precharge circuit for precharging the sense amplifier side bit line pair to a predetermined potential.
線対の間に直列接続された２つのPチャネルトランジス
タと、前記Pチャネルトランジスタの共通接続点電位を
カラムセレクトトランジスタのゲートに伝達するトラン
スファーゲートと、前記トランスファーゲートがオフの
とき前記カラムセレクトトランジスタのゲート電位を接
地電位にするトランジスタを有する請求項１記載の半導
体記憶装置。2. A column selector potential setting circuit comprising: two P-channel transistors connected in series between a pair of bit lines; and a transfer gate transmitting a common connection point potential of the P-channel transistors to a gate of a column select transistor. 2. The semiconductor memory device according to claim 1, further comprising a transistor for setting a gate potential of said column select transistor to a ground potential when said transfer gate is off.
ランジスタのゲート電位と電源電圧を比較し電源電圧の
方が高い時にカラムセレクトトランジスタのゲート電位
を電源電圧に上げる電位比較回路を設けた請求項１記載
の半導体記憶装置。3. The potential comparison circuit according to claim 1, further comprising: comparing the gate potential of the column select transistor with the power supply voltage after the end of the precharge, and raising the gate potential of the column select transistor to the power supply voltage when the power supply voltage is higher. Semiconductor storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093492A JPH10289583A (en) | 1997-04-11 | 1997-04-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093492A JPH10289583A (en) | 1997-04-11 | 1997-04-11 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289583A true JPH10289583A (en) | 1998-10-27 |
Family
ID=14083850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093492A Pending JPH10289583A (en) | 1997-04-11 | 1997-04-11 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289583A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101430924A (en) * | 2007-11-07 | 2009-05-13 | 松下电器产业株式会社 | Semiconductor storage device |
-
1997
- 1997-04-11 JP JP9093492A patent/JPH10289583A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101430924A (en) * | 2007-11-07 | 2009-05-13 | 松下电器产业株式会社 | Semiconductor storage device |
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