JP3238685B2 - 集積マイクロ波アセンブリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波回路に
関し、より特定すると、集積マイクロ波アセンブリを製
造する方法に関する。
関し、より特定すると、集積マイクロ波アセンブリを製
造する方法に関する。
【０００２】
【従来の技術】集積マイクロ波アセンブリ（ＩＭＡ）
は、約２ＧＨｚより上のマイクロ波周波数において機能
する電子ユニットであり、典型的には、ＩＭＡの内部の
相互に接続された電気部品及びＩＭＡの外側の外部アセ
ンブリ又は構成部品へのＩＭＡの接続を可能にする入力
／出力ポートからなる。
は、約２ＧＨｚより上のマイクロ波周波数において機能
する電子ユニットであり、典型的には、ＩＭＡの内部の
相互に接続された電気部品及びＩＭＡの外側の外部アセ
ンブリ又は構成部品へのＩＭＡの接続を可能にする入力
／出力ポートからなる。
【０００３】ＩＭＡの内部電気部品は、典型的には、ト
ランジスタ、受動回路、キャパシタ、チップ等からな
る。これらの構成部品は、同じＩＭＡに配置されたとき
に相互作用する。この相互作用は、ほぼ１０ＧＨｚより
上の周波数において機能する構成部品にとって極めて望
ましくない。ＩＭＡ上の構成部品間の望ましくない相互
作用を防止するために、典型的には、金属製のアイソレ
ーション壁がＩＭＡ上の電気部品間に設けられる。
ランジスタ、受動回路、キャパシタ、チップ等からな
る。これらの構成部品は、同じＩＭＡに配置されたとき
に相互作用する。この相互作用は、ほぼ１０ＧＨｚより
上の周波数において機能する構成部品にとって極めて望
ましくない。ＩＭＡ上の構成部品間の望ましくない相互
作用を防止するために、典型的には、金属製のアイソレ
ーション壁がＩＭＡ上の電気部品間に設けられる。
【０００４】ＩＭＡに良好なアイソレーション壁を形成
するために使用される一つの方法は、電子チップを配置
するためにデュロイド（ｄｕｒｏｉｄ）のような材料の
非金属ブロック内に個々のキャビティを機械加工するこ
とである。各チップの近辺及びチップ間の相互接続の近
辺に複数のビア（ｖｉａ）を形成することによって、ブ
ロックにアイソレーション壁が付加される。これらのビ
アには、金属材料、典型的にはメッキされた銅及び／又
は銀を充填されたエポキシが充填されて、金属アイソレ
ーション壁が形成される。良好なアイソレーションを得
るためには、典型的には、電気部品の各々の周りに３つ
のアイソレーション壁を必要とし、これは、ＩＭＡ上に
大きな真の場所を必要として、各ＩＭＡ内に組み込むこ
とができるチップの数を制限する。
するために使用される一つの方法は、電子チップを配置
するためにデュロイド（ｄｕｒｏｉｄ）のような材料の
非金属ブロック内に個々のキャビティを機械加工するこ
とである。各チップの近辺及びチップ間の相互接続の近
辺に複数のビア（ｖｉａ）を形成することによって、ブ
ロックにアイソレーション壁が付加される。これらのビ
アには、金属材料、典型的にはメッキされた銅及び／又
は銀を充填されたエポキシが充填されて、金属アイソレ
ーション壁が形成される。良好なアイソレーションを得
るためには、典型的には、電気部品の各々の周りに３つ
のアイソレーション壁を必要とし、これは、ＩＭＡ上に
大きな真の場所を必要として、各ＩＭＡ内に組み込むこ
とができるチップの数を制限する。
【０００５】良好なアイソレーション壁を備えたＩＭＡ
を形成するために使用される別の方法は、アルミニウム
のような金属材料内に種々の深さまで個々のキャビティ
を加工することである。個々の構成部品及びチップが、
各々のキャビティ内に配置されて、各キャビティを包囲
する金属材料の部分がチップ間に電気的なアイソレーシ
ョンを提供するようになされている。
を形成するために使用される別の方法は、アルミニウム
のような金属材料内に種々の深さまで個々のキャビティ
を加工することである。個々の構成部品及びチップが、
各々のキャビティ内に配置されて、各キャビティを包囲
する金属材料の部分がチップ間に電気的なアイソレーシ
ョンを提供するようになされている。
【０００６】金属材料にキャビティを加工することは良
好なアイソレーション壁を提供するけれども、各キャビ
ティは個々に加工されなければならないので、バッチ処
理技術による多数のＩＭＡの形成を阻害し、高価で且つ
時間がかかる。更に、機械加工によるキャビティは、公
差に限界があり、このような公差の限界は、反復可能な
マイクロ波特性を有するＩＭＡを製造するのに必要な緊
密な公差でこのようなキャビティが製造されるのを妨害
する。結局、このような名目上同一の基板のマイクロ波
特性に基板毎の変動がある。
好なアイソレーション壁を提供するけれども、各キャビ
ティは個々に加工されなければならないので、バッチ処
理技術による多数のＩＭＡの形成を阻害し、高価で且つ
時間がかかる。更に、機械加工によるキャビティは、公
差に限界があり、このような公差の限界は、反復可能な
マイクロ波特性を有するＩＭＡを製造するのに必要な緊
密な公差でこのようなキャビティが製造されるのを妨害
する。結局、このような名目上同一の基板のマイクロ波
特性に基板毎の変動がある。
【０００７】加工公差に加えて、電気チップ自体が製造
公差を有していて、チップの位置及び接点パッドの高さ
に変動を生じる。電気部品及びチップの位置に不確かさ
が存在する場合には、チップ間の相互接続の長さが不確
かであり、知ることができず且つ基板間で変動する相互
接続によって付加されるインダクタンスを生じる。典型
的には、製造及び位置決めの公差によって生じる知るこ
とができないインダクタンスを補償するためには、手動
による調整が要求される。
公差を有していて、チップの位置及び接点パッドの高さ
に変動を生じる。電気部品及びチップの位置に不確かさ
が存在する場合には、チップ間の相互接続の長さが不確
かであり、知ることができず且つ基板間で変動する相互
接続によって付加されるインダクタンスを生じる。典型
的には、製造及び位置決めの公差によって生じる知るこ
とができないインダクタンスを補償するためには、手動
による調整が要求される。
【０００８】手動による調整は、典型的には、ＩＭＡに
付加的な調節回路を付加することを必要とし、これは、
貴重な空間を取り且つ回路を最適化された性能を得るよ
うに調節するためには時間及び専門技術を必要とする。
ＩＭＡが十分に正しい寸法に作られることができる場合
には、ＩＭＡに公知のインダクタンスが付加されず、手
動の調節が必要とされないであろう。
付加的な調節回路を付加することを必要とし、これは、
貴重な空間を取り且つ回路を最適化された性能を得るよ
うに調節するためには時間及び専門技術を必要とする。
ＩＭＡが十分に正しい寸法に作られることができる場合
には、ＩＭＡに公知のインダクタンスが付加されず、手
動の調節が必要とされないであろう。
【０００９】ＩＭＡに付与されるインダクタンスの量を
より緊密に制御するために使用される一つの方法は、ワ
イヤ又はリボンによる接続を使用する代わりに電子部品
を相互に接続するためにラミネート方法を使用すること
である。この方法のために、ポリイミド誘電性フィルム
が構成部品の頂部及び基板を横切ってラミネートされ
る。接触させることが望まれている電子部品上の接点パ
ッドを露出させるために、レーザによってフィルム内に
ビア（ｖｉａ：通路）が開けられる。ポリイミドフィル
ム層を覆って蒸着された金属被覆層がビアホール（ｖｉ
ａ ｈｏｌｅ）内に延び且つその下に配置された接点パ
ッドに電気的な接触をさせる。この金属被覆層は、集積
マイクロ波アセンブリ上の構成部品間に種々の接続を形
成するためにパターン化される。しかしながら、ポリイ
ミドの誘電性フィルムをあてがうことは、ＩＭＡ回路に
ダメージを生じ得る。なぜならば、ラミネートによる方
法は、ポリイミドの誘電性フィルムの下のチップ及び構
成部品の性能にダメージを与え、破壊し又は変化させ得
る実質的な圧力をポリイミドフィルムに与えることを含
むからである。
より緊密に制御するために使用される一つの方法は、ワ
イヤ又はリボンによる接続を使用する代わりに電子部品
を相互に接続するためにラミネート方法を使用すること
である。この方法のために、ポリイミド誘電性フィルム
が構成部品の頂部及び基板を横切ってラミネートされ
る。接触させることが望まれている電子部品上の接点パ
ッドを露出させるために、レーザによってフィルム内に
ビア（ｖｉａ：通路）が開けられる。ポリイミドフィル
ム層を覆って蒸着された金属被覆層がビアホール（ｖｉ
ａ ｈｏｌｅ）内に延び且つその下に配置された接点パ
ッドに電気的な接触をさせる。この金属被覆層は、集積
マイクロ波アセンブリ上の構成部品間に種々の接続を形
成するためにパターン化される。しかしながら、ポリイ
ミドの誘電性フィルムをあてがうことは、ＩＭＡ回路に
ダメージを生じ得る。なぜならば、ラミネートによる方
法は、ポリイミドの誘電性フィルムの下のチップ及び構
成部品の性能にダメージを与え、破壊し又は変化させ得
る実質的な圧力をポリイミドフィルムに与えることを含
むからである。
【００１０】従って、必要なのは、内部構成部品間に良
好なアイソレーションを特に約１０Ｇｈｚを超える周波
数において提供し、コンパクトなアイソレーション壁を
提供し、製造後に手動の調節を必要としないように正し
い寸法を提供するＩＭＡを製造するための方法である。
この方法は、ラミネート方法を必要としないでＩＭＡに
対するダメージから保護すべきである。更に、この方法
は、各集積マイクロ波アセンブリのコストを低減するバ
ッチ処理を提供すべきである。
好なアイソレーションを特に約１０Ｇｈｚを超える周波
数において提供し、コンパクトなアイソレーション壁を
提供し、製造後に手動の調節を必要としないように正し
い寸法を提供するＩＭＡを製造するための方法である。
この方法は、ラミネート方法を必要としないでＩＭＡに
対するダメージから保護すべきである。更に、この方法
は、各集積マイクロ波アセンブリのコストを低減するバ
ッチ処理を提供すべきである。
【００１１】
【発明が解決しようとする課題】従来技術の上記及びそ
の他の欠点は、本発明によって処理され且つ解消され
る。本発明は、ラミネート処理が不要な集積マイクロ波
アセンブリ（ＩＭＡ）上の電気部品を正確に相互接続し
且つ電気的に隔離したＩＭＡを提供することを目的とす
る。
の他の欠点は、本発明によって処理され且つ解消され
る。本発明は、ラミネート処理が不要な集積マイクロ波
アセンブリ（ＩＭＡ）上の電気部品を正確に相互接続し
且つ電気的に隔離したＩＭＡを提供することを目的とす
る。
【００１２】
【課題を解決するための手段】この方法は、基板にフォ
トレジスト層を適用すること、フォトレジストの第１の
予め選択された部分を選択的に除去して基板の第１の部
分を露出させること、基板の露出された部分を覆うよう
に第１の導電性材料を適用すること、好ましくは電気メ
ッキ技術を使用してアイソレーション壁を形成するこ
と、フォトレジストの第２の予め選択された部分を除去
してキャビティを形成すること、接点パッドを有する電
気部品を接点パッドが基板から遠位側に位置決めされる
ようにキャビティ内に配置すること、電気部品を第１の
誘電材料で覆うこと、第１の誘電性材料内にビアを形成
して接点パッドを露出させること、ビア内及び第１の誘
電性材料を覆うように第２の導電性材料を適用するこ
と、第２の導電層の予め選択されたパターンを除去する
ことによって第１の信号ラインを形成すること、を含
む。
トレジスト層を適用すること、フォトレジストの第１の
予め選択された部分を選択的に除去して基板の第１の部
分を露出させること、基板の露出された部分を覆うよう
に第１の導電性材料を適用すること、好ましくは電気メ
ッキ技術を使用してアイソレーション壁を形成するこ
と、フォトレジストの第２の予め選択された部分を除去
してキャビティを形成すること、接点パッドを有する電
気部品を接点パッドが基板から遠位側に位置決めされる
ようにキャビティ内に配置すること、電気部品を第１の
誘電材料で覆うこと、第１の誘電性材料内にビアを形成
して接点パッドを露出させること、ビア内及び第１の誘
電性材料を覆うように第２の導電性材料を適用するこ
と、第２の導電層の予め選択されたパターンを除去する
ことによって第１の信号ラインを形成すること、を含
む。
【００１３】本発明の代替え的な実施形態のためには、
ＩＭＡ上に付加的な誘電層が配置され、各誘電層を覆っ
て導電層が適用され、付加的な信号ラインが形成され得
るようにする。好ましい実施形態においては、外部アセ
ンブリ又は構成部品へのＩＭＡの接続を可能にするため
の接地面及び入力／出力ポートを提供するために、最後
の導電層にパターンが適用される。
ＩＭＡ上に付加的な誘電層が配置され、各誘電層を覆っ
て導電層が適用され、付加的な信号ラインが形成され得
るようにする。好ましい実施形態においては、外部アセ
ンブリ又は構成部品へのＩＭＡの接続を可能にするため
の接地面及び入力／出力ポートを提供するために、最後
の導電層にパターンが適用される。
【００１４】
【発明の実施の形態】本発明は、基板の加工又は誘電層
の形成のためのラミネート方法を使用する必要がないフ
ォトリソグラフィ技術を使用して集積マイクロ波アセン
ブリ（ＩＭＡ）を製造する方法を提供する。更に、フォ
トリソグラフィ技術を使用することによって、ＩＭＡか
ら許容可能な性能を得るのに、製造後の手動による調整
が典型的には必要とされない本質的に正確な寸法が実現
される。本発明は、構成部品間のアイソレーションが特
に関係する約１０ＧＨｚより上で作動するＩＭＡを製造
するために使用されるのが好ましい。本発明は、ＩＭＡ
を外部の構成部品への接続のために更に準備するために
使用される図１０〜１３に示されている付加的なステッ
プと共に、図１〜９に図示し且つ説明されている。
の形成のためのラミネート方法を使用する必要がないフ
ォトリソグラフィ技術を使用して集積マイクロ波アセン
ブリ（ＩＭＡ）を製造する方法を提供する。更に、フォ
トリソグラフィ技術を使用することによって、ＩＭＡか
ら許容可能な性能を得るのに、製造後の手動による調整
が典型的には必要とされない本質的に正確な寸法が実現
される。本発明は、構成部品間のアイソレーションが特
に関係する約１０ＧＨｚより上で作動するＩＭＡを製造
するために使用されるのが好ましい。本発明は、ＩＭＡ
を外部の構成部品への接続のために更に準備するために
使用される図１０〜１３に示されている付加的なステッ
プと共に、図１〜９に図示し且つ説明されている。
【００１５】第１に、図１に示されているように、破壊
又は損傷無しに処理することを可能にするのに十分な厚
みを有し且つ集積マイクロ波アセンブリ全体の重量及び
高さを最小化するように出来る限り薄くなされた基板２
０が設けられている。本発明の好ましい実施形態のため
には、基板２０は約０．５０８〜１．０１６ｍｍ（約２
０〜４０ミル）の厚みを有する。基板２０は、銅、ニッ
ケル、アルミニウム、金等のようなあらゆる導電性材料
によって構成することができる。代替え的には、基板２
０は、非導電性基板の両側に蒸着された導電性の層を備
えた非導電性基板によって構成することができる。好ま
しくは、導電性の層は、両側に蒸着されて、一つの層が
電気的グランドとして機能するようにしても良い。
又は損傷無しに処理することを可能にするのに十分な厚
みを有し且つ集積マイクロ波アセンブリ全体の重量及び
高さを最小化するように出来る限り薄くなされた基板２
０が設けられている。本発明の好ましい実施形態のため
には、基板２０は約０．５０８〜１．０１６ｍｍ（約２
０〜４０ミル）の厚みを有する。基板２０は、銅、ニッ
ケル、アルミニウム、金等のようなあらゆる導電性材料
によって構成することができる。代替え的には、基板２
０は、非導電性基板の両側に蒸着された導電性の層を備
えた非導電性基板によって構成することができる。好ま
しくは、導電性の層は、両側に蒸着されて、一つの層が
電気的グランドとして機能するようにしても良い。
【００１６】パッケージング方法の次のステップは、構
成部品が不所望な方法で電気的に相互作用するのを防止
するために、電気的アイソレーション壁を形成すること
に関する。図１に示されているように、アイソレーショ
ン壁を形成するためには、フォトレジスト層２２が、導
電性基板２０を覆うように塗布される。フォトレジスト
層の厚みは、電気的アイソレーション壁の高さを決め
る。アイソレーション壁は、集積マイクロ波アセンブリ
上に配置されるべき電気部品の最も高いものの高さと等
しいか又はより高い高さを有して、当該電気部品が導電
性基板２０上に配置されたときにアイソレーション壁に
よって他の電気部品から電気的に完全にシールドされる
ようにすべきである。０．１２７〜０．１５２４ｍｍ
（５〜６ミル）の厚みのフォトレジストは市販されてお
り且つ集積マイクロ波アセンブリのための構成部品を選
択する際に大きな自由度を許容するので、０．１２７〜
０．１５２４ｍｍ（５〜６ミル）の高さのアイソレーシ
ョン壁が好ましい。
成部品が不所望な方法で電気的に相互作用するのを防止
するために、電気的アイソレーション壁を形成すること
に関する。図１に示されているように、アイソレーショ
ン壁を形成するためには、フォトレジスト層２２が、導
電性基板２０を覆うように塗布される。フォトレジスト
層の厚みは、電気的アイソレーション壁の高さを決め
る。アイソレーション壁は、集積マイクロ波アセンブリ
上に配置されるべき電気部品の最も高いものの高さと等
しいか又はより高い高さを有して、当該電気部品が導電
性基板２０上に配置されたときにアイソレーション壁に
よって他の電気部品から電気的に完全にシールドされる
ようにすべきである。０．１２７〜０．１５２４ｍｍ
（５〜６ミル）の厚みのフォトレジストは市販されてお
り且つ集積マイクロ波アセンブリのための構成部品を選
択する際に大きな自由度を許容するので、０．１２７〜
０．１５２４ｍｍ（５〜６ミル）の高さのアイソレーシ
ョン壁が好ましい。
【００１７】図２に示されているように、導電性基板２
０の一部分を露出するために、フォトレジスト２２が選
択的に除去される。本発明の好ましい実施形態において
は、フォトレジスト２２の一部分を除去するために、紫
外線不透過性のマスクがフォトレジスト２２に取り付け
られる。マスクが付けられていないフォトレジスト２２
の部分は、アイソレーション壁の位置及び幅を決定する
であろう。この幅は、電気エネルギを適正に減衰させ且
つ壁を繰り返し形成する能力を維持するのに十分な幅で
なければならないが、アセンブリ上に過剰なスペースを
必要とするほど広くはない。導電性基板の少なくとも表
皮厚さの３倍（ｔｈｒｅｅ ｓｋｉｎｄｅｐｔｈ）の幅
が、電気エネルギの少なくとも９９％を減衰するのに典
型的に望ましい。
０の一部分を露出するために、フォトレジスト２２が選
択的に除去される。本発明の好ましい実施形態において
は、フォトレジスト２２の一部分を除去するために、紫
外線不透過性のマスクがフォトレジスト２２に取り付け
られる。マスクが付けられていないフォトレジスト２２
の部分は、アイソレーション壁の位置及び幅を決定する
であろう。この幅は、電気エネルギを適正に減衰させ且
つ壁を繰り返し形成する能力を維持するのに十分な幅で
なければならないが、アセンブリ上に過剰なスペースを
必要とするほど広くはない。導電性基板の少なくとも表
皮厚さの３倍（ｔｈｒｅｅ ｓｋｉｎｄｅｐｔｈ）の幅
が、電気エネルギの少なくとも９９％を減衰するのに典
型的に望ましい。
【００１８】マスクがかけられないフォトレジスト２２
の部分はまた、電気部品が配置されるキャビティの位置
及び大きさをも決定する。このマスクとフォトレジスト
２２とは、紫外線に晒される。フォトレジスト層２２の
マスクがかけられていない部分は、紫外線と反応して、
光に晒されたフォトレジスト２２の部分の化学的性質を
変化させるが、光に晒されなかったフォトレジスト２２
の部分は化学的性質が変化しないままである。次いで、
マスクが構造体から除去されて、フォトレジストは、薬
浴内に浸される。化学溶液は、フォトレジスト２２の露
光された部分と反応し、紫外線に晒されたフォトレジス
ト層の部分を分解する。残っているフォトレジスト２２
の部分は、図２に示すように、光に晒されなかった部分
である。本発明の好ましい実施形態においては、使用さ
れる化学溶液はアセトンである。
の部分はまた、電気部品が配置されるキャビティの位置
及び大きさをも決定する。このマスクとフォトレジスト
２２とは、紫外線に晒される。フォトレジスト層２２の
マスクがかけられていない部分は、紫外線と反応して、
光に晒されたフォトレジスト２２の部分の化学的性質を
変化させるが、光に晒されなかったフォトレジスト２２
の部分は化学的性質が変化しないままである。次いで、
マスクが構造体から除去されて、フォトレジストは、薬
浴内に浸される。化学溶液は、フォトレジスト２２の露
光された部分と反応し、紫外線に晒されたフォトレジス
ト層の部分を分解する。残っているフォトレジスト２２
の部分は、図２に示すように、光に晒されなかった部分
である。本発明の好ましい実施形態においては、使用さ
れる化学溶液はアセトンである。
【００１９】図３に示すように、次のステップは、導電
性基板２０の露光された部分を覆うように第１の導電層
２４を適用することである。この第１の導電層２４は、
アイソレーション壁となるであろう。本発明の好ましい
実施形態においては、導電性基板２０に第１の導電層２
４を適用するために電気メッキが使用される。電気メッ
キは、導電経路が存在する場所へ導電性部材が選択的に
適用されるのを可能にする。本発明においては、導電性
基板２０が露出されている場所のみに導電性経路が存在
する。フォトレジスト２２は、非導電性材料であり、従
って、フォトレジスト２２によって覆われた領域内への
導電性材料の蓄積を阻止するであろう。本発明の好まし
い実施形態においては、銅は良好な導電特性を有し且つ
電気メッキされるときに公知の接着性を有するので、電
気メッキ技術を使用する第１の導電層２４として銅が適
用される。電気メッキ工程は、銅が所望の厚みに達する
まで続けられる。本発明の好ましい実施形態において
は、銅の好ましい厚みは、フォトレジスト層２２の厚み
と同じである。
性基板２０の露光された部分を覆うように第１の導電層
２４を適用することである。この第１の導電層２４は、
アイソレーション壁となるであろう。本発明の好ましい
実施形態においては、導電性基板２０に第１の導電層２
４を適用するために電気メッキが使用される。電気メッ
キは、導電経路が存在する場所へ導電性部材が選択的に
適用されるのを可能にする。本発明においては、導電性
基板２０が露出されている場所のみに導電性経路が存在
する。フォトレジスト２２は、非導電性材料であり、従
って、フォトレジスト２２によって覆われた領域内への
導電性材料の蓄積を阻止するであろう。本発明の好まし
い実施形態においては、銅は良好な導電特性を有し且つ
電気メッキされるときに公知の接着性を有するので、電
気メッキ技術を使用する第１の導電層２４として銅が適
用される。電気メッキ工程は、銅が所望の厚みに達する
まで続けられる。本発明の好ましい実施形態において
は、銅の好ましい厚みは、フォトレジスト層２２の厚み
と同じである。
【００２０】図４に示されているように、次のステップ
は、フォトレジスト２２の第２の所定の部分を除去する
ことである。本発明の好ましい実施形態においては、フ
ォトレジスト２２の第２の部分を除去するために、フォ
トレジスト２２の残りの部分を分解する化学溶液内に配
置される。この時点で、ＩＭＡは、所定の幅とフォトレ
ジスト層２２の高さに等しい高さとを有するアイソレー
ション壁２４からなる。図４に示されているように、こ
れらの壁２４は、複数のキャビティ２６を画成してい
る。
は、フォトレジスト２２の第２の所定の部分を除去する
ことである。本発明の好ましい実施形態においては、フ
ォトレジスト２２の第２の部分を除去するために、フォ
トレジスト２２の残りの部分を分解する化学溶液内に配
置される。この時点で、ＩＭＡは、所定の幅とフォトレ
ジスト層２２の高さに等しい高さとを有するアイソレー
ション壁２４からなる。図４に示されているように、こ
れらの壁２４は、複数のキャビティ２６を画成してい
る。
【００２１】図５に示されているように、次のステップ
は、電気部品２８をキャビティ２６内に配置することで
ある。これらの電気部品２８は、キャパシタ、トランジ
スタ、増幅器等の種々の電気部品から構成することがで
きる。各電気部品２８は、頂面を有し、各頂面上には、
少なくとも一つの電気接点３４を有する。電気部品２８
は、各電気部品の電気接点３４が導電性基板２０から遠
位に位置するように導電性基板２０上に配置されてい
る。電気部品２８は、導電性基板２０上に接着剤で接着
されて、この方法の次のステップ中に位置がずれないよ
うにするのが好ましい。導電性基板２０と電気部品２８
との間の導電経路は、集積マイクロ波アセンブリの適正
な動作のためには望ましい。本発明の好ましい実施形態
においては、電気部品２８を導電性基板２０に取り付け
るために導電性エポキシ接着剤が使用されている。良好
な導電経路を提供するためには、エポキシ接着剤は、
銅、アルミニウム、金、銀等のような導電性物質を含ん
でいる。銀は極めて良好な導電体であり且つ銀を加えた
エポキシ接着剤は市場において入手が容易なので、本発
明の好ましい実施形態においては、エポキシ接着剤は銀
を含んでいる。
は、電気部品２８をキャビティ２６内に配置することで
ある。これらの電気部品２８は、キャパシタ、トランジ
スタ、増幅器等の種々の電気部品から構成することがで
きる。各電気部品２８は、頂面を有し、各頂面上には、
少なくとも一つの電気接点３４を有する。電気部品２８
は、各電気部品の電気接点３４が導電性基板２０から遠
位に位置するように導電性基板２０上に配置されてい
る。電気部品２８は、導電性基板２０上に接着剤で接着
されて、この方法の次のステップ中に位置がずれないよ
うにするのが好ましい。導電性基板２０と電気部品２８
との間の導電経路は、集積マイクロ波アセンブリの適正
な動作のためには望ましい。本発明の好ましい実施形態
においては、電気部品２８を導電性基板２０に取り付け
るために導電性エポキシ接着剤が使用されている。良好
な導電経路を提供するためには、エポキシ接着剤は、
銅、アルミニウム、金、銀等のような導電性物質を含ん
でいる。銀は極めて良好な導電体であり且つ銀を加えた
エポキシ接着剤は市場において入手が容易なので、本発
明の好ましい実施形態においては、エポキシ接着剤は銀
を含んでいる。
【００２２】図６に示されているように、次のステップ
は、電気部品２８及び導電性基板２０の残りの露出され
た部分を第１の誘電層３０によって覆うことである。誘
電体は、この被覆工程中は液体状であり、硬化されると
固体化する。本発明の好ましい実施形態においては、第
１の誘電層３０のためにポリイミド材料が使用されてい
る。本発明の好ましい実施形態においては、硬化温度
は、摂氏２５０度であり、硬化時間は１時間である。
は、電気部品２８及び導電性基板２０の残りの露出され
た部分を第１の誘電層３０によって覆うことである。誘
電体は、この被覆工程中は液体状であり、硬化されると
固体化する。本発明の好ましい実施形態においては、第
１の誘電層３０のためにポリイミド材料が使用されてい
る。本発明の好ましい実施形態においては、硬化温度
は、摂氏２５０度であり、硬化時間は１時間である。
【００２３】図７に示されているように、次のステップ
は、第１の誘電層３０の一部分を選択的に除去して、電
気接点３４を露出させるビア３６を第１の誘電層３０内
に形成することである。本発明の好ましい実施形態にお
いては、ビア３６は、エッチング方法を使用して形成さ
れている。
は、第１の誘電層３０の一部分を選択的に除去して、電
気接点３４を露出させるビア３６を第１の誘電層３０内
に形成することである。本発明の好ましい実施形態にお
いては、ビア３６は、エッチング方法を使用して形成さ
れている。
【００２４】図８に示されているように、次の工程は、
電気接点３４及び第１の誘電層３０を覆って第２の導電
層３８を適用することである。第２の導電層３８は、第
１の誘電層３０全体に亘って延びており且つビア３６内
へと延びていて、第２の導電層３８がビア３８を満たし
且つ電気接点３４と接触するようになされている。好ま
しくは、第２の導電層３８は、同第２の導電層３８がビ
ア３６を満たすのを可能にする蒸着又はスパッタリング
によって適用される。本発明の好ましい実施形態におい
ては、第２の導電層３８は、第１の誘電層３０及び電気
接点３４を覆うように金の薄い層（約３０００オングス
トローム）をスパッタリングによって適用し、次いで、
金の頂部に所望の厚さまで銅又は金を電気メッキするこ
とによって適用される。集積マイクロ波アセンブリ内の
予想される電流を処理するために十分な厚みの銅又は金
が適用される。スパッタリングと電気メッキとを組み合
わせることは、典型的にはスパッタリング単独よりも集
積マイクロ波アセンブリのコストを下げる。
電気接点３４及び第１の誘電層３０を覆って第２の導電
層３８を適用することである。第２の導電層３８は、第
１の誘電層３０全体に亘って延びており且つビア３６内
へと延びていて、第２の導電層３８がビア３８を満たし
且つ電気接点３４と接触するようになされている。好ま
しくは、第２の導電層３８は、同第２の導電層３８がビ
ア３６を満たすのを可能にする蒸着又はスパッタリング
によって適用される。本発明の好ましい実施形態におい
ては、第２の導電層３８は、第１の誘電層３０及び電気
接点３４を覆うように金の薄い層（約３０００オングス
トローム）をスパッタリングによって適用し、次いで、
金の頂部に所望の厚さまで銅又は金を電気メッキするこ
とによって適用される。集積マイクロ波アセンブリ内の
予想される電流を処理するために十分な厚みの銅又は金
が適用される。スパッタリングと電気メッキとを組み合
わせることは、典型的にはスパッタリング単独よりも集
積マイクロ波アセンブリのコストを下げる。
【００２５】図９に示すように、次の工程は、第２の導
電層の予め選択された部分を除去することによって、第
２の導電層３８をパターン化して、第２の導電層３８内
に第１の信号ラインのパターン４０を形成することであ
る。本発明の好ましい実施形態においては、第１の信号
ラインのパターン４０は、エッチング方法を使用して形
成されている。
電層の予め選択された部分を除去することによって、第
２の導電層３８をパターン化して、第２の導電層３８内
に第１の信号ラインのパターン４０を形成することであ
る。本発明の好ましい実施形態においては、第１の信号
ラインのパターン４０は、エッチング方法を使用して形
成されている。
【００２６】第１の信号ライン間の接続が望ましい場合
には、第１の信号ラインを覆って第２の誘電性材料を適
用し、第１の信号ラインの所望の部分を露出させる第２
のビアを第２の誘電性材料内に形成し、ビアと第２の誘
電性材料とを第３の導電性材料によって満たし、第３の
導電性材料をパターン化して第２の信号ラインを形成す
ることによって形成される。全ての所望の電気的接続が
形成されるまで、付加的な信号ラインが上記の方法で形
成される。
には、第１の信号ラインを覆って第２の誘電性材料を適
用し、第１の信号ラインの所望の部分を露出させる第２
のビアを第２の誘電性材料内に形成し、ビアと第２の誘
電性材料とを第３の導電性材料によって満たし、第３の
導電性材料をパターン化して第２の信号ラインを形成す
ることによって形成される。全ての所望の電気的接続が
形成されるまで、付加的な信号ラインが上記の方法で形
成される。
【００２７】本発明の好ましい実施形態においては、全
ての所望の接続が形成された後に、ＩＭＡは、他のＩＭ
Ａ又は電気部品への接続のための準備がされる。図１０
に示されているように、このようにするためには、ＩＭ
Ａは、最後の誘電層４２によって覆われるが、この誘電
層４２は、集積マイクロ波アセンブリと外部の構成部品
との間の容量性の結合が受け入れ可能なレベルに維持さ
れるように十分な厚みまで適用される。極めて薄い最後
の誘電層４２は望ましくない。なぜならば、この薄い層
は、集積マイクロ波アセンブリ上の構成部品２８と集積
マイクロ波アセンブリへの外部構成部品との間に過剰な
容量性の結合を許容し、これは、集積マイクロ波アセン
ブリの性能を望ましくない形態で変化させるからであ
る。全ての容量性の結合を排除することは必要ではな
く、容量性の結合を許容可能なレベルに維持することの
みが必要である。本発明の好ましい実施形態において
は、０．０７６２ｍｍ（３ミル）の厚みを有する最後の
誘電層４２が、容量性結合を許容可能なレベルに維持す
るのには十分である。
ての所望の接続が形成された後に、ＩＭＡは、他のＩＭ
Ａ又は電気部品への接続のための準備がされる。図１０
に示されているように、このようにするためには、ＩＭ
Ａは、最後の誘電層４２によって覆われるが、この誘電
層４２は、集積マイクロ波アセンブリと外部の構成部品
との間の容量性の結合が受け入れ可能なレベルに維持さ
れるように十分な厚みまで適用される。極めて薄い最後
の誘電層４２は望ましくない。なぜならば、この薄い層
は、集積マイクロ波アセンブリ上の構成部品２８と集積
マイクロ波アセンブリへの外部構成部品との間に過剰な
容量性の結合を許容し、これは、集積マイクロ波アセン
ブリの性能を望ましくない形態で変化させるからであ
る。全ての容量性の結合を排除することは必要ではな
く、容量性の結合を許容可能なレベルに維持することの
みが必要である。本発明の好ましい実施形態において
は、０．０７６２ｍｍ（３ミル）の厚みを有する最後の
誘電層４２が、容量性結合を許容可能なレベルに維持す
るのには十分である。
【００２８】図１１に示すように、最後のビアが最後の
誘電性材料４２内に形成される。最後のビアは、レーザ
加工又はエッチング技術を使用して形成することが出来
る。本発明の好ましい実施形態においては、最後のビア
４４を形成するためにエッチングが使用されている。
誘電性材料４２内に形成される。最後のビアは、レーザ
加工又はエッチング技術を使用して形成することが出来
る。本発明の好ましい実施形態においては、最後のビア
４４を形成するためにエッチングが使用されている。
【００２９】図１２に示されているように、最後の導電
層４６が、ビア４４内に及び最後の誘電層４２を覆って
適用される。最後の導電層４６は、最後の導電層４６が
ビア４４内に延びるのを可能にする蒸着又はスパッタリ
ングによって適用される。本発明の好ましい実施形態に
おいては、最後の導電層４６は、金の薄い層（約３００
０オングストローム）をスパッタリングし、次いで、金
の頂面に所望の厚さまで銅又は金を電気メッキすること
によって適用されている。ＩＭＡの接地面を提供するた
めに十分な厚みの銅又は金が適用される。
層４６が、ビア４４内に及び最後の誘電層４２を覆って
適用される。最後の導電層４６は、最後の導電層４６が
ビア４４内に延びるのを可能にする蒸着又はスパッタリ
ングによって適用される。本発明の好ましい実施形態に
おいては、最後の導電層４６は、金の薄い層（約３００
０オングストローム）をスパッタリングし、次いで、金
の頂面に所望の厚さまで銅又は金を電気メッキすること
によって適用されている。ＩＭＡの接地面を提供するた
めに十分な厚みの銅又は金が適用される。
【００３０】図１３に示すように、最後のビア４４を包
囲する最後の導電層４６の一部分が除去されて、最後の
導電層４６の一部分が集積マイクロ波アセンブリのため
の接地面を提供する。そして、ビア４４を満たす３つの
導電層４６の一部分が、ＩＭＡを外部の構成部品に接続
するための入力／出力ポートを提供する。
囲する最後の導電層４６の一部分が除去されて、最後の
導電層４６の一部分が集積マイクロ波アセンブリのため
の接地面を提供する。そして、ビア４４を満たす３つの
導電層４６の一部分が、ＩＭＡを外部の構成部品に接続
するための入力／出力ポートを提供する。
【００３１】
【発明の効果】本発明は、構成部品間の良好な電気的ア
イソレーションを形成し且つ従来技術と比較してＩＭＡ
上に少ないスペースを必要とする集積マイクロ波アセン
ブリを製造するための方法を提供する。この方法はま
た、ＩＭＡ上の電気部品の本質的に正しい位置決めを提
供し、電気部品の実際の位置が所望の位置に極めて近
く、その結果、典型的には、良好な性能を得るために手
動による調整を必要としない。更に、この方法はフォト
リソグラフィ技術を使用しているので、単一の基板上に
多くのＩＭＡを製造することができ、このことは、本発
明が、各ＩＭＡのコストを下げるバッチ処理において使
用されることを可能にする。
イソレーションを形成し且つ従来技術と比較してＩＭＡ
上に少ないスペースを必要とする集積マイクロ波アセン
ブリを製造するための方法を提供する。この方法はま
た、ＩＭＡ上の電気部品の本質的に正しい位置決めを提
供し、電気部品の実際の位置が所望の位置に極めて近
く、その結果、典型的には、良好な性能を得るために手
動による調整を必要としない。更に、この方法はフォト
リソグラフィ技術を使用しているので、単一の基板上に
多くのＩＭＡを製造することができ、このことは、本発
明が、各ＩＭＡのコストを下げるバッチ処理において使
用されることを可能にする。
【００３２】明らかに、上記の教示を参考にして、本発
明に多くの変形及び変更を施すことが可能である。従っ
て、特許請求の範囲内で、特に上記した以外の方法で本
発明を実施してもよいことが理解されるべきである。
明に多くの変形及び変更を施すことが可能である。従っ
て、特許請求の範囲内で、特に上記した以外の方法で本
発明を実施してもよいことが理解されるべきである。
【図１】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図２】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図３】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図４】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図５】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図６】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図７】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図８】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図９】本発明による低コストの集積マイクロ波アセン
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
ブリを製造するために使用される集積マイクロ波アセン
ブリの製造工程の斜視図である。
【図１０】外部構成部品への接続のためのＩＭＡを製造
するための付加的な製造工程を示す斜視図である。
するための付加的な製造工程を示す斜視図である。
【図１１】外部構成部品への接続のためのＩＭＡを製造
するための付加的な製造工程を示す斜視図である。
するための付加的な製造工程を示す斜視図である。
【図１２】外部構成部品への接続のためのＩＭＡを製造
するための付加的な製造工程を示す斜視図である。
するための付加的な製造工程を示す斜視図である。
【図１３】外部構成部品への接続のためのＩＭＡを製造
するための付加的な製造工程を示す斜視図である。
するための付加的な製造工程を示す斜視図である。
【符号の説明】 ２０ 基板、 ２２ フォトレジスト ２４ 第１の導電性の層（アイソレーション壁） ２６ キャビティ、 ２８ 電気部品、３０ 第１の
誘電性の層、 ３４ 電気接点、３６ ビア、 ３８
第２の導電性の層 ４０ 第１の信号ラインのパターン ４２ 最後の誘電性の層、 ４４ 最後のビア、４６
最後の導電性の層
誘電性の層、 ３４ 電気接点、３６ ビア、 ３８
第２の導電性の層 ４０ 第１の信号ラインのパターン ４２ 最後の誘電性の層、 ４４ 最後のビア、４６
最後の導電性の層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロジャー・エイ・デイヴィッドハイザー アメリカ合衆国カリフォルニア州90266, マンハッタン・ビーチ，サーティフォー ス・ストリート 120 (72)発明者 ジェイムズ・シー・ラウ アメリカ合衆国カリフォルニア州90503, トーランス，レッドビーム・アベニュー 19515 (56)参考文献 特開 平７−176453（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18
Claims (5)
- 【請求項１】 集積マイクロ波アセンブリを製造するた
めの方法であって、 基板を準備するステップと、 前記基板の一方の側にフォトレジスト層を塗布するステ
ップと、 前記フォトレジスト層の第１の予め選択された部分を選
択的に除去して、前記基板の第１の部分を露出させるス
テップと、 前記基板の前記第１の部分を覆うように第１の導電性の
層を適用するステップと、 前記フォトレジスト層の第２の予め選択された部分を除
去して、キャビティを形成するステップと、各々が電気接点を有する電気部品を、前記キャビティ内
に配置するステップと、 前記電気部品を第１の誘電性の層によって覆うステップ
と、 前記第１の誘電性材料内に前記電気接点を露出させる第
１のビアを形成するステップと、 前記ビア内及び前記第１の誘電性材料を覆って、第２の
導電性の層を適用するステップと、 前記第２の導電性の層の予め選択された部分を除去し
て、前記第２の導電性の層内に第１の信号ラインのパタ
ーンを形成するステップと、 を含む方法。 - 【請求項２】 請求項１に記載の方法であって、 基板を準備する前記ステップが、一方の側に導電性材料
を有する非導電性の基板を準備するステップを更に含
む、方法。 - 【請求項３】 請求項１に記載の方法であって、 前記第１の誘電性材料と前記第１の信号ラインのパター
ンとを、第２の誘電性の層で覆うステップと、 前記第２の誘電性材料の層内に、前記第２の導電性の層
の予め選択された部分を露出させる第２のビアを形成す
るステップと、 前記第２の誘電性の層の前記予め選択された部分を覆っ
て、第３の導電性の層を適用するステップと、を更に含
む方法。 - 【請求項４】 請求項３に記載の方法であって、 前記第２のビアを包囲している前記第３の導電性の層の
一部分を除去して、前記ＩＭＡ上に、接地面と入力／出
力ポートとを提供するステップを更に含む、方法。 - 【請求項５】 請求項１に記載の方法であって、 前記電気部品を第１の誘電性の層によって覆う前記ステ
ップが、前記電気部品を第１のポリイミド材料によって
覆うステップを更に含む、方法。
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-
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