JP3238035B2 - 容量性負荷の駆動回路 - Google Patents
容量性負荷の駆動回路Info
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Description
【0001】
【産業上の利用分野】本発明は、特にガス放電表示パネ
ル(プラズマディスプレーパネル)、あるいはエレクト
ロルミネッセンス表示パネル(ELディスプレーパネ
ル)等のフラットディスプレーパネルの表示駆動に用い
られる高電圧の容量性負荷の駆動回路に関するものであ
る。
ル(プラズマディスプレーパネル)、あるいはエレクト
ロルミネッセンス表示パネル(ELディスプレーパネ
ル)等のフラットディスプレーパネルの表示駆動に用い
られる高電圧の容量性負荷の駆動回路に関するものであ
る。
【0002】
【従来の技術】従来、前記のようなフラットディスプレ
ーパネルの表示を行うために、特開昭59−15327 号公報
に記載のような駆動回路が用いられてきた。同回路にお
いて、下側のバイポーラトランジスタがオンすることに
より負荷電流が流れ込み、上側に配置したバイポーラト
ランジスタのベース端子と該バイポーラトランジスタの
エミッタ端子間に順方向に配置したダイオードに電流が
流れ、該バイポーラトランジスタのベースエミッタ間は
逆バイアスされるため、上側バイポーラトランジスタは
オフする。一方、下側バイポーラトランジスタがオフの
ときは、上側バイポーラトランジスタのベース端子に、
抵抗を介して電源が接続されているため、上側バイポー
ラトランジスタがオンする。同回路は、単純な回路構成
でパネルの表示駆動を可能にしている。
ーパネルの表示を行うために、特開昭59−15327 号公報
に記載のような駆動回路が用いられてきた。同回路にお
いて、下側のバイポーラトランジスタがオンすることに
より負荷電流が流れ込み、上側に配置したバイポーラト
ランジスタのベース端子と該バイポーラトランジスタの
エミッタ端子間に順方向に配置したダイオードに電流が
流れ、該バイポーラトランジスタのベースエミッタ間は
逆バイアスされるため、上側バイポーラトランジスタは
オフする。一方、下側バイポーラトランジスタがオフの
ときは、上側バイポーラトランジスタのベース端子に、
抵抗を介して電源が接続されているため、上側バイポー
ラトランジスタがオンする。同回路は、単純な回路構成
でパネルの表示駆動を可能にしている。
【0003】一方、上記公報あるいは、特開昭59−1532
8 号公報に記載のような駆動回路は、出力波形のなまり
の改善と消費電力の低減を目的としている。ただし、使
用素子が多くなる回路構成となっている。
8 号公報に記載のような駆動回路は、出力波形のなまり
の改善と消費電力の低減を目的としている。ただし、使
用素子が多くなる回路構成となっている。
【0004】
【発明が解決しようとする課題】上記従来技術によれ
ば、第1に出力波形になまりが生じること、第2に下側
のバイポーラトランジスタがオンした際に生じる上側バ
イポーラトランジスタのベース駆動用抵抗で消費する電
力が大きくなること、の2点に問題がある。
ば、第1に出力波形になまりが生じること、第2に下側
のバイポーラトランジスタがオンした際に生じる上側バ
イポーラトランジスタのベース駆動用抵抗で消費する電
力が大きくなること、の2点に問題がある。
【0005】一方、従来技術では、使用素子が多い回路
構成となっている。これは、フラットパネル表示の駆動
回路としては480程度のチャンネル数を必要とするた
め、駆動回路の集積化を図るためにはチップ面積の増大
を招く恐れがある。
構成となっている。これは、フラットパネル表示の駆動
回路としては480程度のチャンネル数を必要とするた
め、駆動回路の集積化を図るためにはチップ面積の増大
を招く恐れがある。
【0006】以上の点に鑑み、単純な回路構成にてシャ
ープな出力波形を得るために、スイッチング素子として
高速動作が可能な制縁ゲートバイポーラトランジスタ
(以下IGBTと記す)を用いた回路構成が考えられる
が、やはり波形のなまりという問題を生じる。これにつ
いて図1及び図2により説明する。
ープな出力波形を得るために、スイッチング素子として
高速動作が可能な制縁ゲートバイポーラトランジスタ
(以下IGBTと記す)を用いた回路構成が考えられる
が、やはり波形のなまりという問題を生じる。これにつ
いて図1及び図2により説明する。
【0007】図1に、プラズマディスプレーパネル(以
下PDPと称す)を駆動する場合の回路構成を示す。P
DPすなわち負荷1は、ガス放電管であり等価的に容量
性のツェナーダイオードとみなすことが出来る。従っ
て、下側IGBT2がオンした期間t1において、そこ
に流れる電流(io)は容量成分と直流電流成分の和で
表される。このときの波形を図2に示す。次に下側IG
BT2がオフしたとき、期間t2では上側IGBT3が
オンする前に、負荷の特性とIGBT2のテール特性に
より出力電圧が立ち上がる。期間t3では、以前として
上側IGBT3がオンせず負荷のツェナー電圧が見え
る。これはダイオード4の逆回復特性を示しており、逆
回復が終了すると同時に上側IGBT3のゲート電圧が
抵抗5を介して与えられ、上側IGBT3がオンする様
になる。これが期間t4である。
下PDPと称す)を駆動する場合の回路構成を示す。P
DPすなわち負荷1は、ガス放電管であり等価的に容量
性のツェナーダイオードとみなすことが出来る。従っ
て、下側IGBT2がオンした期間t1において、そこ
に流れる電流(io)は容量成分と直流電流成分の和で
表される。このときの波形を図2に示す。次に下側IG
BT2がオフしたとき、期間t2では上側IGBT3が
オンする前に、負荷の特性とIGBT2のテール特性に
より出力電圧が立ち上がる。期間t3では、以前として
上側IGBT3がオンせず負荷のツェナー電圧が見え
る。これはダイオード4の逆回復特性を示しており、逆
回復が終了すると同時に上側IGBT3のゲート電圧が
抵抗5を介して与えられ、上側IGBT3がオンする様
になる。これが期間t4である。
【0008】以上の現象が示す通り、ioの直流電流成
分が大きいほどダイオード逆回復時間が延びるため電圧
波形の立ち上がりが遅くなり、シャープな出力波形が得
られなくなる。
分が大きいほどダイオード逆回復時間が延びるため電圧
波形の立ち上がりが遅くなり、シャープな出力波形が得
られなくなる。
【0009】本発明の目的は、前述の問題に鑑み、単純
な回路構成にてシャープな出力波形が得られる、容量性
負荷の駆動回路を実現することにある。
な回路構成にてシャープな出力波形が得られる、容量性
負荷の駆動回路を実現することにある。
【0010】
【課題を解決するための手段】図3を参照して課題を解
決するための手段を説明する。
決するための手段を説明する。
【0011】従来の回路構成である図1において、下側
IGBT2とゲート及びエミッタ端子が共通なもう一つ
のIGBT9を備え、かつこのIGBT9のコレクタ端
子が上側IGBT3のエミッタ端子に接続した構成とす
る。これにより、負荷電流ioの一部がIGBT9によ
り分担されるので、ダイオード4に流れる電流を低減す
る働きがある。従って、ダイオードの逆回復特性の影響
を低減する効果がある。
IGBT2とゲート及びエミッタ端子が共通なもう一つ
のIGBT9を備え、かつこのIGBT9のコレクタ端
子が上側IGBT3のエミッタ端子に接続した構成とす
る。これにより、負荷電流ioの一部がIGBT9によ
り分担されるので、ダイオード4に流れる電流を低減す
る働きがある。従って、ダイオードの逆回復特性の影響
を低減する効果がある。
【0012】
【作用】前記の手段によれば、下側IGBT2がオンか
らオフに移行する際に生じるダイオード4における逆回
復時の遅延を最小限に抑制する作用があるため、立ち上
がりが速いシャープな出力波形が得られる効果がある。
らオフに移行する際に生じるダイオード4における逆回
復時の遅延を最小限に抑制する作用があるため、立ち上
がりが速いシャープな出力波形が得られる効果がある。
【0013】
【実施例】本発明の一実施例である回路の構成を図3に
示し説明する。
示し説明する。
【0014】パルス電源8の出力が“L”のとき、下側
IGBT2及び9はオフである。このとき上側IGBT
3のゲート端子は抵抗5を介してフローティング電源7
に接続されているため定常的にオンの状態であり、負荷
1の両端子は同電位となっている。
IGBT2及び9はオフである。このとき上側IGBT
3のゲート端子は抵抗5を介してフローティング電源7
に接続されているため定常的にオンの状態であり、負荷
1の両端子は同電位となっている。
【0015】次に、パルス電源出力が“H”となったと
き、下側IGBT2及び9はオン状態となる。このとき
IGBT2によりダイオード4を介して負荷1の容量分
により瞬時に充電電流が流れる。これによりIGBT3
のゲートエミッタ間はダイオード4により順電圧降下分
逆バイアスされ、IGBT3はオフする。また、IGB
T9はIGBT2と同時にオンするが、IGBT2のコ
レクタ側の浮遊容量CgeとIGBT9のコレクタ側に
ある浮遊容量(負荷1の容量成分)を比較して負荷1の
方が大きいため、双方の電位の過渡的推移は、(IGB
T2のコレクタ電位)<(IGBT9のコレクタ電位)
となりIGBT3のゲート電圧はしきい値Vthを越え
ないように動作する。従ってIGBT3とIGBT9の
同時オンによる貫通は生じない。
き、下側IGBT2及び9はオン状態となる。このとき
IGBT2によりダイオード4を介して負荷1の容量分
により瞬時に充電電流が流れる。これによりIGBT3
のゲートエミッタ間はダイオード4により順電圧降下分
逆バイアスされ、IGBT3はオフする。また、IGB
T9はIGBT2と同時にオンするが、IGBT2のコ
レクタ側の浮遊容量CgeとIGBT9のコレクタ側に
ある浮遊容量(負荷1の容量成分)を比較して負荷1の
方が大きいため、双方の電位の過渡的推移は、(IGB
T2のコレクタ電位)<(IGBT9のコレクタ電位)
となりIGBT3のゲート電圧はしきい値Vthを越え
ないように動作する。従ってIGBT3とIGBT9の
同時オンによる貫通は生じない。
【0016】またパルス電源出力が“H”の定常状態で
は、負荷1はツェナー特性を持つため、IGBT2,I
GBT9に電流が流れている状態である。
は、負荷1はツェナー特性を持つため、IGBT2,I
GBT9に電流が流れている状態である。
【0017】次に、パルス電源出力が“H”から“L”
に変化したときの動作について説明する。まず初めにI
GBT2,IGBT9には前述のように電流が流れてい
る状態であり、当然ダイオード4にも電流が流れてい
る。ただし、IGBT2とIGBT9はそのサイズ比に
より電流分担されている。下側IGBT2がオフすると
電流は瞬時にカットオフされるが、一般に知られるIG
BTのテール電流特性により電流は完全にカットオフさ
れずいくぶん残留する。この電流のためダイオード4に
は順電圧降下が残ったままであり、IGBT3はオンす
ることが出来ない。更に、ダイオードは逆回復特性によ
り瞬時に逆電圧をカットオフ出来ないことから、逆回復
の期間IGBT3のゲート電圧は上昇することが出来な
いのでIGBT3はオフのままである。従って、IGB
T3がオンを開始するのは、ダイオード4の逆回復終了
後、抵抗5を介してフローティング電源7の電圧がゲー
トに与えられた直後となる。
に変化したときの動作について説明する。まず初めにI
GBT2,IGBT9には前述のように電流が流れてい
る状態であり、当然ダイオード4にも電流が流れてい
る。ただし、IGBT2とIGBT9はそのサイズ比に
より電流分担されている。下側IGBT2がオフすると
電流は瞬時にカットオフされるが、一般に知られるIG
BTのテール電流特性により電流は完全にカットオフさ
れずいくぶん残留する。この電流のためダイオード4に
は順電圧降下が残ったままであり、IGBT3はオンす
ることが出来ない。更に、ダイオードは逆回復特性によ
り瞬時に逆電圧をカットオフ出来ないことから、逆回復
の期間IGBT3のゲート電圧は上昇することが出来な
いのでIGBT3はオフのままである。従って、IGB
T3がオンを開始するのは、ダイオード4の逆回復終了
後、抵抗5を介してフローティング電源7の電圧がゲー
トに与えられた直後となる。
【0018】以上の動作で出力波形をシャープにするポ
イントとして、 1)IGBT2のテール電流を抑制すること。
イントとして、 1)IGBT2のテール電流を抑制すること。
【0019】2)ダイオードの逆回復特性を速くするこ
と。
と。
【0020】3)IGBT3のゲート抵抗である抵抗5
を小さくすること。
を小さくすること。
【0021】があげられる。ただし、上記のうち3)は
抵抗5がIGBT2がオンしているときの負荷となり消
費電力増大につながるため極端に小さくは出来ない。故
に、1)及び2)の工夫により効果を上げる必要があ
る。
抵抗5がIGBT2がオンしているときの負荷となり消
費電力増大につながるため極端に小さくは出来ない。故
に、1)及び2)の工夫により効果を上げる必要があ
る。
【0022】図1の実施例では、ダイオード4のバイア
ス電流を低減し、逆回復時間の減少を図るものである。
また、IGBT9とIGBT2のサイズ比を負荷1の容
量成分とIGBT3のゲートエミッタ間容量の比と同等
に選択することにより、すなわちIGBT9のアクティ
ブ領域の面積をIGBT2のそれ以上にすることによ
り、IGBT3とIGBT9の貫通を生じることなく、
ダイオード4の電流を最小にできる。
ス電流を低減し、逆回復時間の減少を図るものである。
また、IGBT9とIGBT2のサイズ比を負荷1の容
量成分とIGBT3のゲートエミッタ間容量の比と同等
に選択することにより、すなわちIGBT9のアクティ
ブ領域の面積をIGBT2のそれ以上にすることによ
り、IGBT3とIGBT9の貫通を生じることなく、
ダイオード4の電流を最小にできる。
【0023】なお、ダイオードはショットキーバリアダ
イオードや電子線等の照射により高速な逆回復特性を持
つダイオードを使用すれば、より効果が大きい。更に、
上側IGBT3のゲート保護目的としてツェナーダイオ
ードを使用しても良い。
イオードや電子線等の照射により高速な逆回復特性を持
つダイオードを使用すれば、より効果が大きい。更に、
上側IGBT3のゲート保護目的としてツェナーダイオ
ードを使用しても良い。
【0024】次に、図3における下側IGBT2,9を
横形IGBTの断面構造で表した図を図4に示し、説明
する。図において、横形IGBTの構造は、N−MOS
トランジスタとPNPバイポーラトランジスタの複合構
造となっている。N型基板21の表面にN−MOSトラ
ンジスタを構成するサブストレート及びチャネル層とな
るP層23を形成し、該P層23内にソースとなるN+
層24を形成する。該N+ 層24はIGBTのNエミッ
タに相当する。P層23及びN+ 層24は電極27によ
りショートしている。該電極27はIGBTのエミッタ
電極に相当する。ゲート電極25はチャネル層となるP
層23上に配されN−MOSトランジスタのゲートを構
成する。一方、PNPバイポーラトランジスタは、P層
23とは別に、N型基板21の表面上にP+ 層22を形
成することにより、該P+ 層22をPエミッタ、N型基
板21をNベース、P層23をコレクタとして構成され
る。なお、該P+ 層22はIGBTのコレクタに相当す
る。
横形IGBTの断面構造で表した図を図4に示し、説明
する。図において、横形IGBTの構造は、N−MOS
トランジスタとPNPバイポーラトランジスタの複合構
造となっている。N型基板21の表面にN−MOSトラ
ンジスタを構成するサブストレート及びチャネル層とな
るP層23を形成し、該P層23内にソースとなるN+
層24を形成する。該N+ 層24はIGBTのNエミッ
タに相当する。P層23及びN+ 層24は電極27によ
りショートしている。該電極27はIGBTのエミッタ
電極に相当する。ゲート電極25はチャネル層となるP
層23上に配されN−MOSトランジスタのゲートを構
成する。一方、PNPバイポーラトランジスタは、P層
23とは別に、N型基板21の表面上にP+ 層22を形
成することにより、該P+ 層22をPエミッタ、N型基
板21をNベース、P層23をコレクタとして構成され
る。なお、該P+ 層22はIGBTのコレクタに相当す
る。
【0025】この様な構造の横形IGBTにおけるオン
動作は、N−MOSトランジスタのゲートに正の電圧を
印加しチャネルを導通状態にすることにより、エミッタ
電極27,N+ 層24,P層23の表面チャネル反転
層,N型基板21及びP+ 層22を介して電子電流が流
れる。この電子電流は、PNPバイポーラトランジスタ
のベース電流となりP+ 層22よりN型基板21にホー
ルが注入されP層23を介してエミッタ電極27にホー
ル電流として流れる。オフ動作は、ゲートに0V印加し
電子電流を遮断する。ゲートに0V印加後過渡的に残る
電子は、P+層22を介して引き出される。一方ホール
は、電子電流が流れなくなるまでP+層22より注入が
継続し余剰キャリアとなる。該ホールは、P層23を通
ってエミッタ電極27に引き出される。一般的に、ホー
ルの移動度は電子の1/3であるため、オフ時のスイッ
チング速度はホール電流の消滅に依存する。この現象が
前述したIGBTのテール電流である。
動作は、N−MOSトランジスタのゲートに正の電圧を
印加しチャネルを導通状態にすることにより、エミッタ
電極27,N+ 層24,P層23の表面チャネル反転
層,N型基板21及びP+ 層22を介して電子電流が流
れる。この電子電流は、PNPバイポーラトランジスタ
のベース電流となりP+ 層22よりN型基板21にホー
ルが注入されP層23を介してエミッタ電極27にホー
ル電流として流れる。オフ動作は、ゲートに0V印加し
電子電流を遮断する。ゲートに0V印加後過渡的に残る
電子は、P+層22を介して引き出される。一方ホール
は、電子電流が流れなくなるまでP+層22より注入が
継続し余剰キャリアとなる。該ホールは、P層23を通
ってエミッタ電極27に引き出される。一般的に、ホー
ルの移動度は電子の1/3であるため、オフ時のスイッ
チング速度はホール電流の消滅に依存する。この現象が
前述したIGBTのテール電流である。
【0026】テール電流を低減するため、N型基板21
上にN+ 層26を設けてN基板端子30を取り出し、該
N基板端子30をダイオード4のアノード側に接続した
ものが他の実施例である図5である。これにより、IG
BT2のコレクタ(P+ 層22a)とN型基板21間を
ダイオード4の順電圧降下分の電位差により逆バイアス
して、コレクタからのホールの注入を抑制することによ
り、オフ時のテール電流の減少を図るものである。な
お、図4においてP+ 層22aとN+ 層26は接触して
なくてもよい。
上にN+ 層26を設けてN基板端子30を取り出し、該
N基板端子30をダイオード4のアノード側に接続した
ものが他の実施例である図5である。これにより、IG
BT2のコレクタ(P+ 層22a)とN型基板21間を
ダイオード4の順電圧降下分の電位差により逆バイアス
して、コレクタからのホールの注入を抑制することによ
り、オフ時のテール電流の減少を図るものである。な
お、図4においてP+ 層22aとN+ 層26は接触して
なくてもよい。
【0027】図5の回路においては、下側IGBT9を
設けないでも、下側IGBT2のテール電流の低減によ
り出力波形をシャープにする効果が有る。
設けないでも、下側IGBT2のテール電流の低減によ
り出力波形をシャープにする効果が有る。
【0028】回路構成の部品数低減を目的として、図4
におけるダイオード4を削除することも可能である。こ
の場合、N基板端子30を上側IGBT3のゲートに接
続することにより、下側IGBTの二つのコレクタ(2
2a,22b)間にダイオードが形成され、ダイオード
4と同様な効果が期待できる。
におけるダイオード4を削除することも可能である。こ
の場合、N基板端子30を上側IGBT3のゲートに接
続することにより、下側IGBTの二つのコレクタ(2
2a,22b)間にダイオードが形成され、ダイオード
4と同様な効果が期待できる。
【0029】また、以下の条件を満たせば、N基板端子
を接続せずにダイオード4を削除することができる。図
3において、第1に、負荷1の容量成分がIGBT3の
ゲートエミッタ間容量より大きいこと。これは、過渡時
に上側IGBT3のゲート電圧がエミッタ側の電圧より
常に先に立ち上がることにより、ダイオード4があると
きの動作と同様になる。第2に下側IGBT2がオン状
態のとき、下側IGBT9のコレクタ電圧より下側IGBT
2のコレクタ電圧を常に低くなるように設定すること。
これは上側IGBT3のゲート電圧が正にならないよう
にするものである。以上の回路構成によれば、ダイオー
ド4での逆回復動作による遅れを全く考慮する必要がな
いのでよりシャープな出力電圧が得られる。更に、N基
板端子30を上側IGBT3のエミッタに接続すれば下
側IGBTのテール電流を低減できる効果がある。
を接続せずにダイオード4を削除することができる。図
3において、第1に、負荷1の容量成分がIGBT3の
ゲートエミッタ間容量より大きいこと。これは、過渡時
に上側IGBT3のゲート電圧がエミッタ側の電圧より
常に先に立ち上がることにより、ダイオード4があると
きの動作と同様になる。第2に下側IGBT2がオン状
態のとき、下側IGBT9のコレクタ電圧より下側IGBT
2のコレクタ電圧を常に低くなるように設定すること。
これは上側IGBT3のゲート電圧が正にならないよう
にするものである。以上の回路構成によれば、ダイオー
ド4での逆回復動作による遅れを全く考慮する必要がな
いのでよりシャープな出力電圧が得られる。更に、N基
板端子30を上側IGBT3のエミッタに接続すれば下
側IGBTのテール電流を低減できる効果がある。
【0030】図6は、図3の回路を多チャンネルでモノ
リシック化したICのパターンレイアウト例を示す。本
図の記号は図3と対応しているので記号の説明を省略す
る。各素子は各々基板分離を行っているが二つの下側I
GBT2及び9は図4のように分離せずに形成されてい
る。従って構成素子数が少なくかつ二つの下側IGBTの基
板分離が不要なので、チップサイズの低減が図れる。
リシック化したICのパターンレイアウト例を示す。本
図の記号は図3と対応しているので記号の説明を省略す
る。各素子は各々基板分離を行っているが二つの下側I
GBT2及び9は図4のように分離せずに形成されてい
る。従って構成素子数が少なくかつ二つの下側IGBTの基
板分離が不要なので、チップサイズの低減が図れる。
【0031】以上の実施例では使用する半導体スイッチ
ング素子がIGBTであるが、本発明はこれに限らずMO
SFETやバイポーラトランジスタ等他の半導体スイッチン
グ素子を用いてもよい。
ング素子がIGBTであるが、本発明はこれに限らずMO
SFETやバイポーラトランジスタ等他の半導体スイッチン
グ素子を用いてもよい。
【0032】
【発明の効果】本発明によれば、ダイオードの逆回復電
流を最小限にできるので、また下側IGBTのテール電
流を低減できるので、出力波形をシャープにする効果が
ある。
流を最小限にできるので、また下側IGBTのテール電
流を低減できるので、出力波形をシャープにする効果が
ある。
【図1】従来技術による駆動回路である。
【図2】図1に示す回路の動作波形を示す図である。
【図3】本発明による一実施例を示す回路である。
【図4】図3の回路における下側IGBTを、横形IG
BTの断面構造で表した図である。
BTの断面構造で表した図である。
【図5】本発明の他の実施例を示す回路である。
【図6】図3の回路を多チャンネルでモノリシック化し
たICのパターンレイアウト例。
たICのパターンレイアウト例。
1…負荷(ガス放電管等)、2…下側IGBT、3…上
側IGBT、4…ダイオード4、5…抵抗、6…高圧電
源、7…フローティング電源、8…パルス電源、9…も
う一つの下側IGBT、20…絶縁膜、21…N型基
板、22a…Pエミッタ層(下側IGBT2のコレクタ
相当)、22b…Pエミッタ層(下側IGBT9のコレ
クタ相当)、23…P層、24…N+ 層、25a…ゲ−
ト電極(下側IGBT2のゲート相当)、25b…ゲ−
ト電極(下側IGBT9のゲート相当)、26…N型基
板取り出しのためのN+ 層、27…エミッタ電極、30
…N基板端子、31…エミッタ端子、32…ゲート端
子。
側IGBT、4…ダイオード4、5…抵抗、6…高圧電
源、7…フローティング電源、8…パルス電源、9…も
う一つの下側IGBT、20…絶縁膜、21…N型基
板、22a…Pエミッタ層(下側IGBT2のコレクタ
相当)、22b…Pエミッタ層(下側IGBT9のコレ
クタ相当)、23…P層、24…N+ 層、25a…ゲ−
ト電極(下側IGBT2のゲート相当)、25b…ゲ−
ト電極(下側IGBT9のゲート相当)、26…N型基
板取り出しのためのN+ 層、27…エミッタ電極、30
…N基板端子、31…エミッタ端子、32…ゲート端
子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大関 正一 茨城県日立市弁天町三丁目10番2号 日 立原町電子工業株式会社内 (56)参考文献 特開 昭59−15327(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 17/56 H03K 17/06
Claims (6)
- 【請求項1】一方の主端子,他方の主端子、及び制御端
子を有する第1及び第2の半導体素子と、 第1の半導体スイッチング素子の一方の主端子と第2の
半導体スイッチング素子の他方の主端子との間に接続さ
れるとともに、第2の半導体スイッチング素子の他方の
主端子と制御端子との間に接続されるダイオードと、 第1の半導体スイッチング素子の他方の主端子と第2の
半導体素子の一方の主端子との間に電源が接続され、 第2の半導体スイッチング素子の一方の主端子と他方の
主端子との間に容量性負荷が接続され、 一方の主端子が第2の半導体スイッチング素子の他方の
主端子に接続され、他方の主端子が第1の半導体スイッ
チング素子の他方の主端子に接続される第3の半導体ス
イッチング素子を有することを特徴とする容量性負荷の
駆動回路。 - 【請求項2】請求項1において、第1及び第3の半導体
スッチング素子が同一半導体基板に形成されることを特
徴とする容量性負荷の駆動回路。 - 【請求項3】請求項1又は請求項2において、第1の半
導体スイッチング素子が絶縁ゲートバイポーラトランジ
スタであり、該絶縁ゲートバイポーラトランジスタの基
板端子が第2の半導体スイッチング素子の他方の主端子
に接続されることを特徴とする容量性負荷の駆動回路。 - 【請求項4】請求項1又は請求項2において、第3の半
導体スイッチング素子のアクティブ領域面積が第1の半
導体スイッチング素子のアクティブ領域面積以上である
ことを特徴とする容量性負荷の駆動回路。 - 【請求項5】一方の主端子,他方の主端子、及び制御端
子を有する第1及び第2の半導体素子を有し、第1の半
導体スイッチング素子の一方の主端子と第2の半導体ス
イッチング素子の他方の主端子とが接続され、 第1の半導体スイッチング素子の他方の主端子と第2の
半導体素子の一方の主端子との間に電源が接続され、 第2の半導体スイッチング素子の一方の主端子と他方の
主端子との間に容量性負荷が接続され、 一方の主端子が第2の半導体スイッチング素子の他方の
主端子に接続され、他方の主端子が第1の半導体スイッ
チング素子の他方の主端子に接続される絶縁ゲートバイ
ポーラトランジスタを有し、 第1の半導体スイッチング素子及び絶縁ゲートバイポー
ラトランジスタが同一半導体基板に形成され、 第1の半導体スイッチング素子または絶縁ゲートバイポ
ーラトランジスタの基板端子が第2の半導体スイッチン
グ素子の制御端子に接続されることを特徴とする容量性
負荷の駆動回路。 - 【請求項6】一方の主端子,他方の主端子、及び制御端
子を有する、絶縁ゲートバイポーラトランジスタ及び半
導体スイッチング素子と、 絶縁ゲートバイポーラトランジスタの一方の主端子と半
導体スイッチング素子の他方の主端子との間に接続され
るとともに、半導体スイッチング素子の他方の主端子と
制御端子との間に接続されるダイオードと、 を備え、 絶縁ゲートバイポーラトランジスタの他方の主端子と半
導体スイッチング素子の一方の主端子との間に電源が接
続され、 半導体スイッチング素子の一方の主端子と他方の主端子
との間に容量性負荷が接続され、 絶縁ゲートバイポーラトランジスタの基板端子が半導体
スイッチング素子の他方の主端子に接続されることを特
徴とする容量性負荷の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03969095A JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03969095A JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
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Publication Number | Publication Date |
---|---|
JPH08237096A JPH08237096A (ja) | 1996-09-13 |
JP3238035B2 true JP3238035B2 (ja) | 2001-12-10 |
Family
ID=12560054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03969095A Expired - Fee Related JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
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Country | Link |
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JP (1) | JP3238035B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、pdp表示装置及びその駆動回路 |
JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Pdp表示装置 |
JP5708314B2 (ja) * | 2011-07-05 | 2015-04-30 | 株式会社デンソー | 遅延回路 |
-
1995
- 1995-02-28 JP JP03969095A patent/JP3238035B2/ja not_active Expired - Fee Related
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