JP3234666B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3234666B2 JP3234666B2 JP04096093A JP4096093A JP3234666B2 JP 3234666 B2 JP3234666 B2 JP 3234666B2 JP 04096093 A JP04096093 A JP 04096093A JP 4096093 A JP4096093 A JP 4096093A JP 3234666 B2 JP3234666 B2 JP 3234666B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- substrate
- semiconductor substrate
- semiconductor
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、モノリシックマイクロ
波集積回路などの高周波分野等に使用される半導体集積
回路装置に関するものである。
波集積回路などの高周波分野等に使用される半導体集積
回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の分野では、微細
化技術、セルフアライン技術などにより、高周波化が進
められており、ＳｉＥＣＬやＧａＡｓ（ガリウム砒素）
系デバイスの高速化、高機能化が進んでいる。例えば、
ＧａＡｓ基板を用いて電界効果トランジスタ（ＦＥＴ）
を集積化し、２０ＧＨｚ程度の高速動作を行うようなモ
ノリシックマイクロ波集積回路も開発されている。
化技術、セルフアライン技術などにより、高周波化が進
められており、ＳｉＥＣＬやＧａＡｓ（ガリウム砒素）
系デバイスの高速化、高機能化が進んでいる。例えば、
ＧａＡｓ基板を用いて電界効果トランジスタ（ＦＥＴ）
を集積化し、２０ＧＨｚ程度の高速動作を行うようなモ
ノリシックマイクロ波集積回路も開発されている。
【０００３】このようなモノリシックマイクロ波集積回
路は、移動体無線、衛星放送などの分野において急激に
需要が高まっており、その使用分野の特質から薄型化
（小形化）、軽量化の要求が強く、外囲器は表面実装型
プラスチック（樹脂）パッケージ化が進行している。
路は、移動体無線、衛星放送などの分野において急激に
需要が高まっており、その使用分野の特質から薄型化
（小形化）、軽量化の要求が強く、外囲器は表面実装型
プラスチック（樹脂）パッケージ化が進行している。
【０００４】また、こうした要求から、モノリシックマ
イクロ波集積回路のチップの形成方法は、初めはコイ
ル、キャパシタ及び抵抗の受動素子をＧａＡｓ基板上に
設けていたが、これでは受動素子の集積回路全体に対す
る占有面積が大きくなるとして、ＭＩＭキャパシタを形
成する際に誘電率の大きな物質を用いる方法が従来より
提案（図２参照）されている。
イクロ波集積回路のチップの形成方法は、初めはコイ
ル、キャパシタ及び抵抗の受動素子をＧａＡｓ基板上に
設けていたが、これでは受動素子の集積回路全体に対す
る占有面積が大きくなるとして、ＭＩＭキャパシタを形
成する際に誘電率の大きな物質を用いる方法が従来より
提案（図２参照）されている。
【０００５】図２はこの提案のチップの概要を示す斜視
図である。
図である。
【０００６】図２において、半導体基板１０１にはＦＥ
Ｔ１０２が形成され、そのＦＥＴ１０２のゲート電極上
にはエアブリッジ配線１０３が形成されている。さら
に、半導体基板１０１にはインピーダンス整合用のスタ
ブ１０４、ＭＩＭキャパシタ１０５や抵抗１０６の受動
素子が形成されている。ＭＩＭキャパシタ１０５は誘電
率の大きな物質を用いて形成されている。また、ビアホ
ール１０７が、半導体基板１０１の裏面に形成されたグ
ランド電極１０８とＦＥＴ１０２のソース電極とを接続
するように形成されている。
Ｔ１０２が形成され、そのＦＥＴ１０２のゲート電極上
にはエアブリッジ配線１０３が形成されている。さら
に、半導体基板１０１にはインピーダンス整合用のスタ
ブ１０４、ＭＩＭキャパシタ１０５や抵抗１０６の受動
素子が形成されている。ＭＩＭキャパシタ１０５は誘電
率の大きな物質を用いて形成されている。また、ビアホ
ール１０７が、半導体基板１０１の裏面に形成されたグ
ランド電極１０８とＦＥＴ１０２のソース電極とを接続
するように形成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例のモノリシックマイクロ波集積回路は次のような問
題点があった。
来例のモノリシックマイクロ波集積回路は次のような問
題点があった。
【０００８】すなわち、図２に示すが如く、半導体基板
１０１には依然として、スタブ１０４、ＭＩＭキャパシ
タ１０５や抵抗１０６の受動素子が多く面積を占有して
おり、チップサイズの小形化、つまりコスト面で更に一
層の改善する余地があった。
１０１には依然として、スタブ１０４、ＭＩＭキャパシ
タ１０５や抵抗１０６の受動素子が多く面積を占有して
おり、チップサイズの小形化、つまりコスト面で更に一
層の改善する余地があった。
【０００９】また、上記従来例のチップを樹脂パッケー
ジ内に実装する場合は、エアブリッジ配線構造の空間内
に樹脂が侵入して空間が潰れる恐れがあり、このような
場合は寄生容量が増大してエアブリッジ配線構造とした
効果が低減するので、チップの性能や信頼面においても
問題があった。この点は、エアブリッジ構造を有するチ
ップが樹脂モールドを拒む原因となっていた。
ジ内に実装する場合は、エアブリッジ配線構造の空間内
に樹脂が侵入して空間が潰れる恐れがあり、このような
場合は寄生容量が増大してエアブリッジ配線構造とした
効果が低減するので、チップの性能や信頼面においても
問題があった。この点は、エアブリッジ構造を有するチ
ップが樹脂モールドを拒む原因となっていた。
【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、半導体チップ
のサイズを縮小化して低コストを実現すると共に、エア
ブリッジ配線構造を有する半導体チップの性能を損なわ
ない半導体集積回路装置を提供することである。
するためになされたもので、その目的は、半導体チップ
のサイズを縮小化して低コストを実現すると共に、エア
ブリッジ配線構造を有する半導体チップの性能を損なわ
ない半導体集積回路装置を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板上に能動素子を形成し
た後、その半導体基板上のメタル配線上に突起電極を形
成すると共に、前記能動素子に接続する受動素子を可撓
性フィルム基板上に形成し、前記突起電極と前記受動素
子とを電気的に接続したものである。
に、本発明の特徴は、半導体基板上に能動素子を形成し
た後、その半導体基板上のメタル配線上に突起電極を形
成すると共に、前記能動素子に接続する受動素子を可撓
性フィルム基板上に形成し、前記突起電極と前記受動素
子とを電気的に接続したものである。
【００１２】好ましくは、前記半導体基板上に形成され
た突起電極は、前記能動素子における信号線、電源線、
及びアース線を含むメタル配線の全てのパッドに接続す
る。
た突起電極は、前記能動素子における信号線、電源線、
及びアース線を含むメタル配線の全てのパッドに接続す
る。
【００１３】また、本発明の他の特徴は、互いに接続さ
れた半導体基板と可撓性フィルム基板とからなる半導体
集積回路装置において、前記半導体基板上にエアブリッ
ジ配線構造を有する能動素子が形成されており、その半
導体基板のメタル配線上にエアブリッジ配線よりも高い
高さの第１の突起電極が形成されていると共に、前記半
導体基板上の外縁に該第１の突起電極と同一の高さとな
る第２の突起電極が形成されており、更に、前記能動素
子に接続する受動素子が可撓性フィルム基板上に形成さ
れており、少なくとも前記第１の突起電極と前記受動素
子とが電気的に接続されており、前記半導体基板と前記
可撓性フィルム基板とが一体的に封止したものである。
れた半導体基板と可撓性フィルム基板とからなる半導体
集積回路装置において、前記半導体基板上にエアブリッ
ジ配線構造を有する能動素子が形成されており、その半
導体基板のメタル配線上にエアブリッジ配線よりも高い
高さの第１の突起電極が形成されていると共に、前記半
導体基板上の外縁に該第１の突起電極と同一の高さとな
る第２の突起電極が形成されており、更に、前記能動素
子に接続する受動素子が可撓性フィルム基板上に形成さ
れており、少なくとも前記第１の突起電極と前記受動素
子とが電気的に接続されており、前記半導体基板と前記
可撓性フィルム基板とが一体的に封止したものである。
【００１４】
【作用】上述の如き構成によれば、可撓性フィルム基板
上に受動素子を形成し、半導体基板上には能動素子のみ
を形成することができるので、メタル配線のパッドのピ
ッチを小さくすることができ、集積回路のチップサイズ
が縮小化される。
上に受動素子を形成し、半導体基板上には能動素子のみ
を形成することができるので、メタル配線のパッドのピ
ッチを小さくすることができ、集積回路のチップサイズ
が縮小化される。
【００１５】また、可撓性フィルム基板上に形成された
受動素子と、半導体基板上の集積回路とをエアブリッジ
配線よりも十分に高い高さの第１の突起電極を介して接
続し、さらに半導体基板上の外縁を第１の突起電極と同
一の高さの第２の突起電極で覆い込むので、第１及び第
２の突起電極によって半導体基板と可撓性フィルム基板
との間に空間が形成され、樹脂封止を行う際に集積回路
におけるエアブリッジ配線に樹脂が流入するのを防止す
る。
受動素子と、半導体基板上の集積回路とをエアブリッジ
配線よりも十分に高い高さの第１の突起電極を介して接
続し、さらに半導体基板上の外縁を第１の突起電極と同
一の高さの第２の突起電極で覆い込むので、第１及び第
２の突起電極によって半導体基板と可撓性フィルム基板
との間に空間が形成され、樹脂封止を行う際に集積回路
におけるエアブリッジ配線に樹脂が流入するのを防止す
る。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１（ａ），（ｂ），（ｃ）は、本発明の半導
体集積回路装置を実施したモノリシックマイクロ波集積
回路装置の製造工程を示す図であり、同図（ａ）は半導
体チップの平面図、同図（ｂ）は樹脂封止される前のモ
ノリシックマイクロ波集積回路装置の状態を示す断面
図、及び同図（ｃ）は樹脂封止が成されて完成されたモ
ノリシックマイクロ波集積回路装置の断面図である。な
お、本実施例においては、フィルムキャリア（ＴＡＢ）
方式により半導体チップをパッケージに実装するもので
ある。
明する。図１（ａ），（ｂ），（ｃ）は、本発明の半導
体集積回路装置を実施したモノリシックマイクロ波集積
回路装置の製造工程を示す図であり、同図（ａ）は半導
体チップの平面図、同図（ｂ）は樹脂封止される前のモ
ノリシックマイクロ波集積回路装置の状態を示す断面
図、及び同図（ｃ）は樹脂封止が成されて完成されたモ
ノリシックマイクロ波集積回路装置の断面図である。な
お、本実施例においては、フィルムキャリア（ＴＡＢ）
方式により半導体チップをパッケージに実装するもので
ある。
【００１７】図１（ａ）に示すが如く、半導体チップ１
は、ＧａＡｓＦＥＴのみで構成される集積回路であって
エアブリッジ配線構造を有している。さらに、この半導
体チップ１の領域には、前記ＦＥＴの電極へ接続される
信号線、電源線、及びアース線等のメタル配線のパッド
２が縦、横方向に一定の間隔を置いて配列形成されてい
る。
は、ＧａＡｓＦＥＴのみで構成される集積回路であって
エアブリッジ配線構造を有している。さらに、この半導
体チップ１の領域には、前記ＦＥＴの電極へ接続される
信号線、電源線、及びアース線等のメタル配線のパッド
２が縦、横方向に一定の間隔を置いて配列形成されてい
る。
【００１８】同図（ａ）及び（ｂ）に示すが如く、この
ような半導体チップ１の外縁に、前記パット２と同じ高
さの枠型形状のパターンをしたダム用パターン突起電極
３を形成すると共に、各パッド２上に別の突起電極４を
それぞれ形成する。特に、突起電極４はパッド２と共
に、前記エアブリッジ配線よりも十分の高さをもつ第１
の突起電極を形成する。また、ダム用パターン突起電極
３は、図面に示されている通り、後述の枠型形状のパタ
ーンの電極１２と共に、第１の突起電極と同じ高さの第
２の突起電極を形成する。ここで、突起電極３，４は、
その高さが同一に設定されると共に、後述するように、
半導体チップ１と可撓性フィルム基板１４との接続する
ために設けられ、特にダム用パターン突起電極３は後述
の樹脂封止の工程で前記エアブリッジ配線を保護するよ
うに機能する。また、このダム用パターン突起電極３を
電源もしくはアース電極として使用することも可能であ
る。
ような半導体チップ１の外縁に、前記パット２と同じ高
さの枠型形状のパターンをしたダム用パターン突起電極
３を形成すると共に、各パッド２上に別の突起電極４を
それぞれ形成する。特に、突起電極４はパッド２と共
に、前記エアブリッジ配線よりも十分の高さをもつ第１
の突起電極を形成する。また、ダム用パターン突起電極
３は、図面に示されている通り、後述の枠型形状のパタ
ーンの電極１２と共に、第１の突起電極と同じ高さの第
２の突起電極を形成する。ここで、突起電極３，４は、
その高さが同一に設定されると共に、後述するように、
半導体チップ１と可撓性フィルム基板１４との接続する
ために設けられ、特にダム用パターン突起電極３は後述
の樹脂封止の工程で前記エアブリッジ配線を保護するよ
うに機能する。また、このダム用パターン突起電極３を
電源もしくはアース電極として使用することも可能であ
る。
【００１９】続いて図１（ｂ）に示すが如く、可撓性絶
縁フィルムとしてのポリイミドフィルム１１の裏面に、
前記ダム用パターン突起電極３よりも一回り大きい枠型
形状のパターンの電極１２を形成する。さらに、ポリイ
ミドフィルム１１の表面に、マイクロストリップ構造の
伝送線路と共に、キャパシタンス、インダクタンス、抵
抗などの受動素子が形成されたリード線１３を形成す
る。
縁フィルムとしてのポリイミドフィルム１１の裏面に、
前記ダム用パターン突起電極３よりも一回り大きい枠型
形状のパターンの電極１２を形成する。さらに、ポリイ
ミドフィルム１１の表面に、マイクロストリップ構造の
伝送線路と共に、キャパシタンス、インダクタンス、抵
抗などの受動素子が形成されたリード線１３を形成す
る。
【００２０】このようにして、ポリイミドフィルム１１
の表、裏面上に伝送線路やリード線１３及び電極１２が
形成された可撓性フィルム基板１４を作製し、リード線
１３が、可撓性フィルム基板１４を貫通するバイヤホー
ル１５を介して半導体チップ１におけるパッド２上の突
起電極４と接続できるように、半導体チップ１と可撓性
フィルム基板１４とを位置合わせする。その結果、半導
体チップ１と可撓性フィルム基板１４との相対向する図
１（ｂ）に示す位置（パッド２がない部分）に空間１６
が形成される。
の表、裏面上に伝送線路やリード線１３及び電極１２が
形成された可撓性フィルム基板１４を作製し、リード線
１３が、可撓性フィルム基板１４を貫通するバイヤホー
ル１５を介して半導体チップ１におけるパッド２上の突
起電極４と接続できるように、半導体チップ１と可撓性
フィルム基板１４とを位置合わせする。その結果、半導
体チップ１と可撓性フィルム基板１４との相対向する図
１（ｂ）に示す位置（パッド２がない部分）に空間１６
が形成される。
【００２１】そして、空間１６内に不活性ガスを封入し
つつ半導体チップ１と可撓性フィルム基板１４とを固着
した後、半導体チップ１と可撓性フィルム基板１４で構
成されたＴＡＢをプリプレグ（樹脂）１７で挟み込むよ
うに封止する。
つつ半導体チップ１と可撓性フィルム基板１４とを固着
した後、半導体チップ１と可撓性フィルム基板１４で構
成されたＴＡＢをプリプレグ（樹脂）１７で挟み込むよ
うに封止する。
【００２２】以上のような工程を経ることにより、図１
（ｃ）のようなモノリシックマイクロ波集積回路が形成
される。
（ｃ）のようなモノリシックマイクロ波集積回路が形成
される。
【００２３】なお、本発明は、フィルムキャリア方式だ
けでなく、リードフレームの裏面に樹脂フィルムを貼着
する方式においても適用可能である。
けでなく、リードフレームの裏面に樹脂フィルムを貼着
する方式においても適用可能である。
【００２４】
【発明の効果】以上に説明したように、本発明によれ
ば、半導体基板上に集積回路を形成後、その半導体基板
上のメタル配線上に突起電極を形成すると共に、前記集
積回路に接続する受動素子を可撓性フィルム基板上に形
成し、前記突起電極と前記受動素子との間を電気的に接
続したので、集積回路のチップサイズが縮小化され、製
造コストを大幅に削減することが可能となる。
ば、半導体基板上に集積回路を形成後、その半導体基板
上のメタル配線上に突起電極を形成すると共に、前記集
積回路に接続する受動素子を可撓性フィルム基板上に形
成し、前記突起電極と前記受動素子との間を電気的に接
続したので、集積回路のチップサイズが縮小化され、製
造コストを大幅に削減することが可能となる。
【００２５】さらに、半導体基板上にエアブリッジ配線
構造を有する集積回路を形成後に、その半導体基板のメ
タル配線上にエアブリッジ配線よりも高さの高い第１の
突起電極を形成すると共に、前記半導体基板上の外縁に
該第１の突起電極と同一の高さを有する第２の突起電極
を形成し、前記集積回路に接続する受動素子を可撓性フ
ィルム基板上に形成し、少なくとも前記第１の突起電極
と前記受動素子とを電気的に接続し、前記半導体基板と
前記可撓性フィルム基板とを一体的に封止したので、エ
アブリッジ配線は保護され、エアブリッジ配線構造の特
性を良好に維持することができる。また、従来では高価
なセラミックパッケージを用いていたエアブリッジ配線
構造の集積回路の実装に、樹脂による廉価なパッケージ
を用いることができるため、コストの大幅な低減を図る
ことが可能となる。
構造を有する集積回路を形成後に、その半導体基板のメ
タル配線上にエアブリッジ配線よりも高さの高い第１の
突起電極を形成すると共に、前記半導体基板上の外縁に
該第１の突起電極と同一の高さを有する第２の突起電極
を形成し、前記集積回路に接続する受動素子を可撓性フ
ィルム基板上に形成し、少なくとも前記第１の突起電極
と前記受動素子とを電気的に接続し、前記半導体基板と
前記可撓性フィルム基板とを一体的に封止したので、エ
アブリッジ配線は保護され、エアブリッジ配線構造の特
性を良好に維持することができる。また、従来では高価
なセラミックパッケージを用いていたエアブリッジ配線
構造の集積回路の実装に、樹脂による廉価なパッケージ
を用いることができるため、コストの大幅な低減を図る
ことが可能となる。
【図１】本発明の半導体集積回路装置を実施したモノリ
シックマイクロ波集積回路装置の製造工程を示す図であ
る。
シックマイクロ波集積回路装置の製造工程を示す図であ
る。
【図２】従来の半導体チップの概要を示す斜視図であ
る。
る。
１ 半導体チップ ２ パッド ３ ダム用パターン突起電極 ４ 突起電極 １１ ポリイミドフィルム １２ 電極 １３ リード線 １４ 可撓性フィルム基板 １５ バイヤホール １６ 空間 １７ プリプレグ
Claims (3)
- 【請求項１】半導体基板上にエアブリッジ配線構造を有
する能動素子を形成した後、その半導体基板上のメタル
配線上に突起電極を形成すると共に、前記能動素子に接
続する受動素子を可撓性フィルム基板上に形成し、前記
突起電極と前記受動素子とを電気的に接続したことを特
徴とする半導体集積回路装置。 - 【請求項２】 前記半導体基板上に形成された突起電極
は、前記能動素子における信号線、電源線、及びアース
線を含むメタル配線の全てのパッドに接続されているこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 互いに接続された半導体基板と可撓性フ
ィルム基板とからなり、前記半導体基板上にエアブリッ
ジ配線構造を有する能動素子が形成されており、その半
導体基板のメタル配線上にエアブリッジ配線よりも高い
高さの第１の突起電極が形成されていると共に、前記半
導体基板上の外縁に該第１の突起電極と同一の高さとな
る第２の突起電極が形成されており、更に、前記能動素
子に接続する受動素子が可撓性フィルム基板上に形成さ
れており、少なくとも前記第１の突起電極と前記受動素
子とが電気的に接続されており、前記半導体基板と前記
可撓性フィルム基板とが一体的に封止されていることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04096093A JP3234666B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04096093A JP3234666B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252208A JPH06252208A (ja) | 1994-09-09 |
| JP3234666B2 true JP3234666B2 (ja) | 2001-12-04 |
Family
ID=12595055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04096093A Expired - Fee Related JP3234666B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3234666B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4660259B2 (ja) * | 2004-06-10 | 2011-03-30 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4722690B2 (ja) | 2005-12-12 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| JP4909306B2 (ja) * | 2008-03-24 | 2012-04-04 | 日本電信電話株式会社 | 半導体素子の実装構造 |
| JP4533951B2 (ja) * | 2008-11-28 | 2010-09-01 | 株式会社東芝 | 電子機器、プリント回路基板および電子部品 |
| JP2010192939A (ja) * | 2010-06-08 | 2010-09-02 | Toshiba Corp | 電子機器、プリント回路基板および電子部品 |
| CN106920779B (zh) | 2017-03-09 | 2019-09-06 | 三星半导体(中国)研究开发有限公司 | 柔性半导体封装件的组合结构及其运输方法 |
-
1993
- 1993-03-02 JP JP04096093A patent/JP3234666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252208A (ja) | 1994-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5382829A (en) | Packaged microwave semiconductor device | |
| US6828663B2 (en) | Method of packaging a device with a lead frame, and an apparatus formed therefrom | |
| US7157794B2 (en) | Semiconductor device that suppresses variations in high frequency characteristics of circuit elements | |
| WO1999057763A1 (en) | Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component | |
| US6001673A (en) | Methods for packaging integrated circuit devices including cavities adjacent active regions | |
| JP2000124358A (ja) | 高周波集積回路 | |
| JPH04212444A (ja) | カプセル封じされた電子装置をパッケージした集積回路 | |
| US20070018298A1 (en) | Optimized multi-apparation assembly | |
| EP0578028B1 (en) | High frequency semiconductor device | |
| US9997477B2 (en) | Method of manufacturing semiconductor package | |
| JP3234666B2 (ja) | 半導体集積回路装置 | |
| JP2002305246A (ja) | インダクタンス素子並びに半導体装置 | |
| JP2003007910A (ja) | 半導体装置 | |
| JP2003086726A (ja) | 高電力モノリシックマイクロ波集積回路パッケージ | |
| JP4015746B2 (ja) | 半導体装置 | |
| JP2001127237A (ja) | 高周波モジュール | |
| JPH1197564A (ja) | 半導体装置およびその製造方法 | |
| JPH10321762A (ja) | 半導体装置 | |
| JPH05211279A (ja) | 混成集積回路 | |
| JP2000269384A (ja) | マイクロ波・ミリ波回路装置及びその製造方法 | |
| JPH09213868A (ja) | マイクロ波半導体集積回路用リ−ドフレ−ム | |
| JP2880817B2 (ja) | 半導体集積回路装置 | |
| JP3183459B2 (ja) | マイクロ波・ミリ波回路装置 | |
| JP3529323B2 (ja) | 高周波ユニット及び高周波ユニットの製造方法 | |
| US20090166889A1 (en) | Packaged integrated circuits having surface mount devices and methods to form packaged integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070921 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090921 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |