JP2002305246A - インダクタンス素子並びに半導体装置 - Google Patents
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Abstract
よりも寄生容量が低減されたインダクタンス素子並びに
半導体装置を提供する。 【解決手段】 半導体基板4上に、絶縁膜5,6,7を
介して、所定のインダクタンス値を有するように予め設
定された導電膜パターン1からなるインダクタンス部が
形成されたインダクタンス素子において、上記半導体基
板4表面における少なくとも上記導電膜パターン1の下
方に相当する領域に、接地電位を有する、上記半導体基
板4よりも不純物濃度が高い不純物領域9が形成されて
いる。半導体装置は、このインダクタンス素子を内蔵し
ている。
Description
子並びに該インダクタンス素子を内蔵する半導体装置に
関し、特に、低損失のインダクタンス素子の構造に関す
るものである。
な小型化に伴って、これらの機器に使用されるIC(Int
egrated Circuit)、LSI(large-scale integration)
等の高周波集積回路を、シリコン半導体基板上に作成さ
れた回路で実現させる要求が高まっている。
抗、容量(キャパシタ)等の受動素子に加えてインダク
タンス素子が必要とされる。このため、このような高周
波集積回路を用いた機器の小型化を実現させるために
は、インダクタンス素子も含めて、上記した全ての受動
素子をシリコン半導体基板上に形成することが必要であ
る。シリコンIC用のインダクタンス素子は、一般的
に、シリコン半導体基板上に、絶縁膜を介して設けら
れ、例えばアルミニウム(Al)等の帯状の導電膜を螺
旋状(渦巻き状)に巻くかあるいは蛇行させることによ
って形成される。
インダクタンス素子の構成について説明する。図8は従
来の半導体装置におけるインダクタンス素子形成部の概
略構成を示す平面図であり、図9は図8に示す半導体装
置におけるインダクタンス素子形成部のD−D’線矢視
断面図である。なお、図8では、説明の便宜上、図9に
示す絶縁膜5,6,7の表示を省略すると共に、各構成
要素毎に修飾を施している。つまり、図8において、同
じ構成要素には、同じ模様を付している。
素子は、シリコン半導体基板等の半導体基板4における
主面上に、絶縁膜5,6がこの順に形成され、その上
に、後述する導電膜パターン1からなるインダクタンス
部の一方の端子と接続される接続配線3が形成され、こ
の接続配線3を覆う絶縁膜7上に、図8に示すように、
螺旋状(渦巻き状)の導電膜パターン1からなるインダ
クタンス部が形成された構成を有している。
ンダクタンス部は、その螺旋のほぼ中心部において、該
インダクタンス素子の上記一方の端子(引き出し用端
子)を形成し、該端子、すなわち、その螺旋のほぼ中心
部においてヴィアホール(図示せず)を介して上記接続
配線3と接続されている。
子の外部との接続用の引き出し配線として、上記インダ
クタンス部から外部に引き出して用いられる。上記イン
ダクタンス素子は、例えば、半導体装置に内蔵、つまり
半導体装置における半導体基板に内蔵あるいは外付けし
て用いられ、例えば、半導体装置における半導体基板に
上記半導体基板4を使用することで、上記半導体基板4
の主面上に設けられた、LSI等の集積回路を構成する
トランジスタ(図示せず)等と電気的に接続された電極
パッド(図示せず)等と電気的に接続されて用いられ
る。
ンダクタンス素子は、上記インダクタンス部を構成する
導電膜パターン1を流れる電流の電磁誘導作用によっ
て、上記インダクタンス部に電流を流したときに、上記
半導体基板4の表面に過電流が発生し、上記半導体基板
4が有する抵抗成分により、インダクタンス部を通過す
る高周波の信号の反射および損失が生じ、この結果、イ
ンダクタンス素子全体としての能力が低下することが知
られている。
帯での使用が非常に多い。しかしながら、半導体基板4
でのこのような信号損失は、特に高周波帯において顕著
に見られ、上記インダクタンス部を構成する導電膜パタ
ーン1の形状等によって発生する寄生成分によって大き
くその特性を劣化させる。
は、半導体基板4において、螺旋状の導電膜パターン1
の下方に相当する領域での信号損失が非常に大きく、高
周波帯において良好に使用できるものではなかった。
81289号公報には、上記半導体基板4上に形成され
た導電膜パターン1に近接して、接地された金属薄膜を
形成することにより、特性インピーダンスを整合し、高
周波の信号の反射、損失を低減するインダクタンス素子
について開示している。
号公報記載のインダクタンス素子は、接地された金属薄
膜上にインダクタンス部を形成することにより、インダ
クタンス部を流れる電流の電磁誘導作用による半導体基
板4への影響を少なくし、上記半導体基板4での信号損
失、つまり、特性損失を低減している。
上記特開平6−181289号公報に記載の半導体装置
におけるインダクタンス素子について説明する。図10
は上記特開平6−181289号公報に記載の半導体装
置におけるインダクタンス素子形成部の概略構成を示す
平面図であり、図11は図10に示す半導体装置のE−
E’線矢視断面図である。なお、図10では、説明の便
宜上、図11に示す絶縁膜5,6,7の表示を省略する
と共に、各構成要素毎に修飾を施している。つまり、図
10において、同じ構成要素には、同じ模様を付してい
る。また、以下の説明では、前記図8および図9に示す
構成要素と同一の機能を有する構成要素については、同
一の符号を付記し、その説明を省略するものとする。
に、第1の絶縁膜として絶縁膜5を形成し、その上に、
周辺部を除いた半導体基板4のほぼ全面を覆うように、
接地金属膜(接地電位層)である金属薄膜2を形成し、
この金属薄膜2を、第2の絶縁膜となる絶縁膜6で被覆
した後、該絶縁膜6上に、インダクタンス部の外部との
接続用の引き出し配線となる接続配線3を形成してい
る。そして、この接続配線3を覆うように第3の絶縁膜
となる絶縁膜7を形成し、その上に、インダクタンス部
を構成する導電膜パターン1を、螺旋状(渦巻き状)に
形成した構成を有している。
開平6−181289号公報に記載の半導体装置におけ
るインダクタンス素子は、半導体基板4の主面上に形成
された絶縁膜5上に、接地された金属薄膜2を形成して
いることから、上記導電膜パターン1あるいは接続配線
3と金属薄膜2とが上記半導体基板4の積層方向におい
て互いに重なり合った部分、つまり、上記導電膜パター
ン1と接地された金属薄膜2との間、並びに、該導電膜
パターン1の引き出し配線となる接続配線3と金属薄膜
2との間で、寄生容量を形成する。このため、上記イン
ダクタンス素子は、図10および図11に示すインダク
タンス素子と比較して、半導体基板4の表面から金属薄
膜2の下面までの距離に相当する、絶縁膜5の膜厚分、
上記導電膜パターン1あるいは接続配線3から接地面
(接地電位層)までの厚さが減少することになるので、
その分、寄生容量(寄生成分)が増加し、高周波用のイ
ンダクタンス素子として使用した場合に、その分、信号
レベルの減衰が生じる。
公報に記載のインダクタンス素子においては、インダク
タンス部を構成する導電膜パターン1と金属薄膜2との
間に発生する寄生容量が、インダクタンス素子の特性、
ひいては、該インダクタンス素子を内蔵する半導体装置
の特性を劣化させる原因となる。
すなわち、半導体基板4が有する抵抗成分による信号損
失を抑制することができる高性能のインダクタンス素子
並びにこのようなインダクタンス素子を用いた半導体装
置の開発が望まれている。
たものであり、その目的は、半導体基板での信号損失を
抑え、かつ、従来よりも寄生容量が低減されたインダク
タンス素子並びに半導体装置を提供することにある。
タンス素子は、上記の課題を解決するために、半導体基
板上に、絶縁膜を介して、所定のインダクタンス値を有
するように予め設定された第1の導電膜パターンからな
るインダクタンス部が形成されたインダクタンス素子に
おいて、上記半導体基板表面における少なくとも上記第
1の導電膜パターンの下方に相当する領域に、接地電位
を有する、上記半導体基板よりも不純物濃度が高い不純
物領域が形成されていることを特徴としている。
における少なくとも上記第1の導電膜パターンの下方に
相当する領域に、接地電位を有する、上記半導体基板よ
りも不純物濃度が高い不純物領域が形成されていること
で、上記インダクタンス部を流れる電流の電磁誘導作用
に由来する、上記インダクタンス部を通過する高周波の
信号の反射および損失を低減し、周波数に対する該イン
ダクタンス素子の性能を示すQ値の低下を抑止すること
ができる、高性能のインダクタンス素子を提供すること
ができる。
−181289号公報と比較して、インダクタンス部
と、接地面、つまり接地電位層として使用する層または
領域との間の膜厚(間隔)を厚くすることができ、その
結果、寄生容量を低減することができる。このため、上
記寄生容量による信号レベルの減衰を低減させることが
できる。
記の課題を解決するために、上記不純物領域は、該不純
物領域上に絶縁膜を介して形成された、接地された第2
の導電膜パターンに電気的に接続されており、上記第2
の導電膜パターンは、上記第1の導電膜パターンの下方
に相当する領域を避けて形成されていることを特徴とし
ている。
該不純物領域上に絶縁膜を介して形成された、接地され
た第2の導電膜パターンに電気的に接続されていること
で、上記不純物領域を接地電位とすることができる。
記第1の導電膜パターンの下方に相当する領域を避けて
形成されていることで、上記半導体基板表面の不純物領
域を、上記第1の導電膜パターンを通過する高周波の信
号の反射および損失を低減させるための接地電位層とし
て使用することができる。この結果、インダクタンス部
と、接地電位層として使用する層または領域との間の膜
厚(間隔)を厚くすることができ、従来よりも寄生容量
を低減することができる。このため、上記寄生容量によ
る信号レベルの減衰を低減させることができる。
は、上記の課題を解決するために、上記第1の導電膜パ
ターンは、上記第2の導電膜パターンを覆う絶縁膜上に
設けられた第3の導電膜パターンからなる、外部との接
続用の引き出し配線と電気的に接続されており、上記第
2の導電膜パターンは、さらに、上記第3の導電膜パタ
ーンの下方に相当する領域を避けて形成されていること
を特徴としている。
ターンが、さらに、上記第3の導電膜パターンの下方に
相当する領域を避けて形成されていることで、接続配線
3と、接地領域(接地電位層)との間に発生する寄生容
量を低減することができるので、上記インダクタンス素
子の性能をさらに向上させることができる。
を解決するために、本発明にかかる上記インダクタンス
素子を内蔵していることを特徴としている。
素子を内蔵していることで、上記インダクタンス素子に
おけるインダクタンス部を流れる電流の電磁誘導作用に
由来する、上記半導体基板での、上記インダクタンス部
を通過する高周波の信号の反射および損失を低減し、周
波数に対する該インダクタンス素子の性能を示すQ値の
低下を抑止することができると共に、寄生容量を低減す
ることができ、高性能のインダクタンス特性を有する半
導体装置を提供することができる。
置は、上記インダクタンス素子が、半導体装置を構成す
る集積回路を形成した半導体基板、例えば上記半導体基
板における集積回路形成部(素子形成部)と、上記不純
物領域で分離されているため、他の素子への雑音の影響
も防ぐことができる。
一形態について図1ないし図5に基づいて説明すれば、
以下の通りである。
におけるインダクタンス素子形成部の概略構成を示す平
面図であり、図2は、図1に示す半導体装置のA−A’
線矢視断面図である。また、図4および図5は、本実施
の形態にかかるインダクタンス素子と半導体装置におけ
る回路部との接続例を、図1に示す半導体装置のB−
B’線矢視断面にて示す図である。なお、図1では、説
明の便宜上、図2に示す絶縁膜5,6,7の表示を省略
すると共に、各構成要素毎に修飾を施している。つま
り、図1において、同じ構成要素には、同じ模様を付し
ている。また、以下の説明では、従来技術にて示した構
成要素と同一の機能を有する構成要素については、同一
の符号を付記し、その説明を省略するものとする。
は、例えば、半導体装置に内蔵、つまり半導体装置にお
ける半導体基板に内蔵あるいは外付けして用いられる。
上記インダクタンス素子は、図2に示すように、半導体
基板4上に、絶縁膜(本実施の形態では絶縁膜5,6,
7)を介して、導電膜パターン1(第1の導電膜パター
ン)からなるインダクタンス部が設けられた構成を有し
ている。
と、該半導体基板4表面に形成された不純物領域9と、
該半導体基板4上に形成された、絶縁膜5(第1の絶縁
膜)、絶縁膜6(第2の絶縁膜)、絶縁膜7(第3の絶
縁膜)、導電膜8(第2の導電膜パターン)、接続配線
3(第3の導電膜パターン)、および上記導電膜パター
ン1と、上記導電膜8と不純物領域9とを電気的に接続
するコンタクトホール10(ヴィアホール)と、上記接
続配線3と導電膜パターン1とを電気的に接続するヴィ
アホール11(図4および図5参照)とを備えている。
ンダクタンス部を形成した半導体基板4を用いて半導体
装置を形成するには、例えば、この半導体基板4自身
に、LSI等の集積回路を形成するか、これら集積回路
が形成されている半導体基板上に、上記インダクタンス
部を形成した半導体基板4を取付けるか、あるいは、こ
のインダクタンス部を形成した半導体基板4を含む複数
の半導体基板をリードフレームの半導体基板搭載部上に
取付け、これら半導体基板を1つのパッケージに収める
等の例が挙げられる。
のインダクタンス特性が得られさえすれば、配線化され
て、LSIを構成するトランジスタ等が設けられた半導
体基板に内蔵されていてもよいし、例えば部品化され、
LSIを構成するトランジスタ等が設けられた半導体基
板に外付けされていてもよい。
成した半導体基板4自身に、LSI等の集積回路を形成
し、配線パターンを利用してインダクタンス素子を構成
することによって、部品点数が削減され、生産コストを
低減させることができる。
ダクタンス部を形成した半導体基板4自身に、LSI等
の集積回路が形成されている場合、すなわち、上記イン
ダクタンス素子が、LSI等の集積回路が形成されてい
る、半導体装置における半導体基板に内蔵されている場
合を例に挙げて説明する。
板4表面(主面)には、該半導体基板4よりも不純物濃
度が高い不純物領域9が、例えば上記半導体基板4の周
縁部を除く、インダクタンス部形成部における半導体基
板4表面(主面)のほぼ全域、具体的には、図1および
図2に示すように、半導体基板4において、上記導電膜
パターン1の形成領域の下方に相当する領域の全域に渡
って形成されている。
上、例えば上記半導体基板4の周縁部における上記半導
体基板4の表面(主面)上には、LSI等の集積回路を
構成する図示しないトランジスタ(例えば図4に示すト
ランジスタ20)等が形成されている。
ば、導電膜8の接地や、導電膜パターン1等を半導体基
板4に形成された集積回路に電気的に接続するために設
けられる、図示しない電極パッド(接続電極、接地端
子)が露出して設けられていてもよく、LSI等の集積
回路を構成するトランジスタは、例えばこの電極パッド
に電気的に接続して用いることもできる。
p型のシリコン半導体基板を使用し、その表面(主面)
に、上記半導体基板4と同じ極性を有する、p型の不純
物領域9が形成された構成を有している。
は、接地領域(接地電位層)として用いられ、図2に示
すように、上記不純物領域9が形成された半導体基板4
の主面上には、上記不純物領域9を覆うように、第1の
絶縁膜としての絶縁膜5が形成されている。さらに、該
絶縁膜5上には、図1および図2に示すように、第2の
導電膜パターンとして、上記不純物領域9を接地電位と
するための、接地された導電膜8が、該絶縁膜5におけ
る、上記インダクタンス部を構成する導電膜パターン1
並びに該インダクタンス部の接続用の引き出し配線とな
る接続配線3の下方に相当する領域を避けて、例えば該
領域以外の領域に形成されている。
1と重ならないように配されることで、導電膜パターン
1と、該導電膜パターン1と対向する接地面(すなわ
ち、接地領域(接地電位層))との間の間隔を大きくと
ることができ、導電膜パターン1と、接地領域(接地電
位層)、本実施の形態においては不純物領域9との間に
発生する寄生容量を低減することができるようになって
いる。
らないように配されることで、接続配線3と、該接続配
線3と対向する接地面(すなわち、接地領域(接地電位
層))との間の間隔を大きくとることができ、接続配線
3と、接地領域(接地電位層)、本実施の形態において
は不純物領域9との間に発生する寄生容量を低減するこ
とができるようになっている。
記導電膜8形成領域の下方にコンタクトホール10が設
けられ、上記不純物領域9は、このコンタクトホール1
0を介して上記導電膜8と電気的に接続されている。
を覆うように、第2の絶縁膜となる絶縁膜6が設けら
れ、その上に、導電膜パターン1の一方の端子への引き
出し配線、つまり、上記インダクタンス部の接続用の引
き出し配線となる、導電膜(導電膜パターン)からなる
接続配線3が形成され、この接続配線3を覆う、第3の
絶縁膜である絶縁膜7上に、インダクタンス部を構成す
る、帯状の導電膜からなる、上記導電膜パターン1が形
成されている。
に、螺旋状(渦巻き状)の配線パターンによって構成さ
れている。上記螺旋状の導電膜パターン1は、その螺旋
のほぼ中心部において、該導電膜パターン1の上記一方
の端子(引き出し用端子)を形成し、該端子、すなわ
ち、その螺旋のほぼ中心部においてヴィアホール11
(例えば図4参照)を介して上記接続配線3の一端と接
続されている。また、接続配線3の他端は、半導体基板
4の主面の周縁部に露出している図示しない電極パッ
ド、あるいは、回路部におけるトランジスタ(例えば図
4に示すトランジスタ20)等と接続されている。
ターン1を、半導体基板4主面の周縁部に形成された上
記電極パッド、つまり、上記半導体基板4に形成された
集積回路等に接続された電極パッド、あるいは、集積回
路等の回路部におけるトランジタ等と接続するリード部
として用いられ、上記導電膜パターン1は、上記ヴィア
ホール11を介して、上記接続配線3により、螺旋の中
心部から外部、例えば半導体基板4に形成された集積回
路に電気的に接続されている。上記導電膜パターン1
は、該導電膜パターン1に電流が流されることにより、
インダクタンス素子として作動する。
置の製造方法、特に、上記半導体装置におけるインダク
タンス素子(インダクタンス素子部)の製造方法につい
て主に図1および図2を参照して以下に説明する。
板4としてのp型のシリコン半導体基板に、p型の不純
物領域9を、例えば、通常CMOS(complementary met
al oxide semiconductor) プロセスで使用される、三フ
ッ化ホウ素(BF3 )を用いた、低エネルギーのイオン
注入法等の方法により形成し、その上に、例えば二酸化
ケイ素(SiO2 )からなる絶縁膜5を、プラズマCV
D(chemical vapor deposition) 等の従来公知の方法に
より成膜する。
の所定の領域にRIE(Reactive Ion Etching)等によ
り、不純物領域9を導電膜8に接続するためのコンタク
トホール10…を形成し、メッキ等を施すことにより、
上記不純物領域9を部分的に露出する。続いて、フォト
レジストを利用して、このコンタクトホール10…を覆
うように、例えばアルミニウム(Al)からなる導電膜
8を、例えば蒸着、スパッタリング、あるいは印刷等の
方法により形成する。これにより、上記コンタクトホー
ル10は、上記導電膜8により接地点(接地端子)とな
る例えば前記電極パッド等に接続され、不純物領域9の
接地用のコンタクトホールとして用いられる。
クトホール10と接続された導電膜8は、インダクタン
ス部を構成する導電膜パターン1およびその接続用の引
き出し配線となる接続配線3、特に、上記インダクタン
ス部を構成する導電膜パターン1と重ならないように、
例えば、上記絶縁膜5において、上記導電膜パターン1
の真下に相当する領域に近接した領域に配される。
トホール10は、導電膜パターン1並びに接続配線3の
下方領域(つまり、上記導電膜パターン1の真下並びに
接続配線3の真下に相当する領域)を避けて、上記半導
体基板4の周縁部を除く、上記半導体基板4の表面(主
面)のほぼ全域、より具体的には、図1および図2に示
すように、半導体基板4における、導電膜パターン1の
形成領域の下方領域において、導電膜パターン1の真下
並びに接続配線3の真下を除く領域全域に渡って形成さ
れる。これにより、上記導電膜8は、例えば、上記導電
膜パターン1の真下に相当する領域に近接した領域にお
いて、上記導電膜パターン1に沿った形状に形成され
る。
1と接地電位層である不純物領域9との間に発生する寄
生容量並びに該接続配線3と上記不純物領域9との間に
発生する寄生容量を低減するためには、上記導電膜8並
びにコンタクトホール10は、その殆どの領域、好適に
はその全ての領域において、上記インダクタンス部を構
成する導電膜パターン1並びに上記接続配線3と重なら
ないように配置されていることが好ましいが、本実施の
形態に示すように不純物領域9の接地のための上記導電
膜8を、インダクタンス部を形成する領域内部、つま
り、上記導電膜パターン1形成領域の中に相当する領域
に配置した場合、接地点(接地端子)となる前記電極パ
ッドへの接続を行うため、上記導電膜8が、上記導電膜
パターン1あるいは接続配線3と一部重なっている領域
があっても構わない。
を被覆するように、再度、例えばSiO2 を、プラズマ
CVD等の従来公知の方法により成膜することで絶縁膜
6を形成し、この上に、フォトレジストを利用して、例
えばAlからなる接続配線3を、蒸着、スパッタリン
グ、あるいは印刷等の方法により形成する。さらに、上
記絶縁膜6上に、上記接続配線3を被覆するように、前
記絶縁膜5,6と同様にして絶縁膜7を形成し、この絶
縁膜7の所定の領域に、RIEやメッキ等により、上記
接続配線3と導電膜パターン1とを結合するためのヴィ
アホール11を形成し、接続配線3を部分的に露出させ
る。
ストを利用して、例えば、Alにより、所望のインダク
タンス値を有するように予め定められた配線パターンに
て、蒸着やスパッタリング、あるいは印刷等の方法によ
り導電膜パターン1からなるインダクタンス部を形成す
る。本実施の形態では、上記導電膜パターン1を、螺旋
形の帯状(螺旋状)の導電膜(配線)にて形成してい
る。上記導電膜パターン1の一端は、該導電膜パターン
1のほぼ中心に形成され、ヴィアホール11を介して接
続配線3の一端に電気的に接続されている。一方、導電
膜パターン1の他端は、例えば、半導体基板4の周辺部
に露出している図示しない電極パッド等と接続されてい
る。その後、必要に応じて、上記導電膜パターン1を含
む半導体基板4表面を、例えば、ポリイミドのようなパ
ッシベーション膜(図示せず)で保護する。
ス素子、並びに、該インダクタンス素子をインダクタン
ス素子部として内蔵する半導体装置は、3層配線以上の
通常のCMOSプロセスを使用すれば十分作製すること
ができる。例えば、上記した各導電膜パターン(すなわ
ち、導電膜パターン1、接続配線3、および導電膜8)
を構成する導電膜には、0.5μm〜0.7μm程度の
Alを使用し、絶縁膜5,6,7には、1μm程度のS
iO2 膜が適当である。但し、これらの材料は特に限定
されることはなく、上記導電膜パターンを構成する導電
膜には金(Au)や銅(Cu)、絶縁膜5,6,7には
ポリイミドやエポキシ樹脂等を使用することもできる。
また、コンタクトホール10やヴィアホール11等の各
ヴィアホールには、例えば、上記した各導電膜パターン
の形成に用いられる導電材料と同じ導電材料が用いられ
る。
記半導体装置においてインダクタンス素子の形成に必要
とされる最小導電膜数は、前記特開平6−181289
号公報に記載の半導体装置(図10および図11参照)
と同様に3層であるが、前記特開平6−181289号
公報のように第1の絶縁膜である絶縁膜5上に形成され
た金属薄膜2を接地導体(接地電位層)として使用する
よりも、半導体基板4表面に不純物領域9を形成し、該
不純物領域9を接地領域(接地電位層)として使用した
方が、インダクタンス部と、接地面、つまり接地電位層
として使用する層または領域との間の膜厚(間隔)を厚
くすることができ、その結果、寄生容量を低減すること
ができる。
ンス素子と、上記半導体基板4に、接地電位を有する上
記不純物領域9が形成されていない、従来のインダクタ
ンス素子の特性シュミレーション結果を示す。図3は、
それぞれのインダクタンス素子における、周波数に対す
るインダクタンス素子の性能を示すQ値の周波数依存性
を示す特性図である。図3より、本実施の形態によれ
ば、Q値の周波数依存性は、従来と比較し、明らかに改
善されていることが判る。
ダクタンス素子は、半導体基板4表面(主面)におい
て、該半導体基板4上に絶縁膜5,6,7を介して形成
された導電膜パターン1の真下に相当する領域に、接地
された不純物領域9(接地電位層)を形成した構成を有
している。このため、上記インダクタンス部を流れる電
流の電磁誘導作用に由来する、上記インダクタンス部を
通過する高周波の信号の反射および損失を低減し、周波
数に対する該インダクタンス素子の性能を示すQ値の低
下を抑止することができ、得られるインダクタンス素子
の性能を向上させることができると共に、従来よりも寄
生容量を低減することができる。
板4上に、第1の絶縁膜である絶縁膜5を介して形成さ
れた、接地された導電膜8と、該導電膜8と上記不純物
領域9とを接続するコンタクトホール10とによって行
なうことができる。
めの導電膜8並びにコンタクトホール10、つまり、上
記不純物領域9を接地電位にするための配線に利用する
上記導電膜8とコンタクトホール10とを、上記導電膜
パターン1と重ならないように、該導電膜パターン1を
避けて該導電膜パターン1の下以外の部分に配置するこ
とで、上記半導体基板4表面の不純物領域9を、上記導
電膜パターン1を通過する高周波の信号の反射および損
失を低減させるための接地電位層として使用することが
できる。
内蔵する半導体装置の例として、上記インダクタンス部
を形成した半導体基板4自身に、LSI等の集積回路が
形成されている例、すなわち、上記インダクタンス素子
が、LSI等の集積回路が形成されている、半導体装置
における半導体基板としての半導体基板4に内蔵されて
いる例として、上記インダクタンス素子が、同半導体装
置内にあるトランジスタ20のゲート電極22に接続さ
れている例を示す。
上記インダクタンス素子を、同半導体装置内にあるトラ
ンジスタ20のゲート電極22に接続した半導体装置の
構成を示す断面図である。
回路に多く用いられるが、図4に示すようなゲート電極
22に接続されたインダクタンス素子は、低雑音増幅器
等でマッチング回路としてインダクタンス素子を使用し
た場合に用いられる接続方法である。
面(主面)に、インダクタンス素子を構成する該半導体
基板4よりも不純物濃度が高い不純物領域9が設けられ
ていると共に、例えば、半導体装置の回路部を構成する
トランジスタ20のソースまたはドレイン領域としてそ
れぞれ用いられる不純物領域21a・21bが設けられ
ている。上記インダクタンス素子における不純物領域9
は、上記半導体装置において、上記不純物領域21a・
21bを形成する工程、すなわち、トランジスタ20の
ソースまたはドレイン領域における不純物注入工程と例
えば同時に形成することができる。
タ20とインダクタンス素子との接続は、絶縁膜5に設
けられたヴィアホール23を介して上記トランジスタ2
0のゲート電極22と電気的に接続された導電膜24
に、インダクタンス部の接続用の引き出し配線となる接
続配線3における前記他端(すなわち、導電膜パターン
1と接続されていない側の端部)を、絶縁膜6に設けら
れたヴィアホール25を介して電気的に接続することに
より行なわれる。
域9を導電膜8に接続するためのコンタクトホール1
0、導電膜8は、例えば、上記ヴィアホール23、導電
膜24の形成工程とそれぞれ同時に行なうことができ
る。
を、半導体装置における半導体基板4に外付けした半導
体装置の例を示す。図5は、図1のB−B’線矢視断面
にて、上記インダクタンス素子を外部の回路と接続した
半導体装置の構成を示す断面図である。
ス素子の内蔵例と同様のインダクタンス素子を単独で形
成した半導体基板4を、導電膜パターン1により直接、
他の回路を形成した回路チップブロック31と接続して
いる。該回路チップブロック31としては、例えばアン
プ類等が挙げられるが、これに限定されるものではな
い。
装置は、上記インダクタンス素子を、該半導体装置を構
成する半導体基板4並びにその他の配線等により、他の
構成部材、例えば集積回路等の回路部におけるトランジ
スタ20等の形成と同時に半導体装置内部に直接形成し
てもよいし、上記インダクタンス素子を、他の回路基板
と別個の部品として備えていてもよい。
ダクタンス素子の形成に、CMOSプロセスを使用して
いることから、上記半導体装置としては、上記インダク
タンス部を形成した半導体基板4自身に、LSI等の集
積回路を形成することで、上記インダクタンス素子が半
導体装置に内蔵されている構成とすることが好ましく、
上記インダクタンス素子は、このような半導体装置に特
に好適に用いられる。
は、例えばRF(radio frequency) トランジスタ、ロー
ノイズアンプ等が挙げられ、上記インダクタンス素子
は、例えば、これらの回路の一部に使用される。
ンス部を構成する導電膜パターン1の形状が、螺旋状で
ある場合を例に挙げて説明したが、本実施の形態はこれ
に限定されるものではなく、蛇行状、矩形状等、種々の
形状とすることができる。
うに螺旋状の導電膜パターン1(配線パターン)により
形成することによって、小さな設置面積で大きなインダ
クタンス特性を得ることができる。上記導電膜パターン
1は、上記した蒸着やスパッタリング、印刷等の方法の
他、細線(ワイヤ)の使用等により形成することもでき
る。上記導電膜パターン1の形状や巻き数、膜厚、パタ
ーン幅(導電膜の幅)は、所望のインダクタンス値が得
られるように適宜設定される。
4にp型のシリコン半導体基板を使用し、その表面(主
面)に、p型の不純物領域9が形成された構成とした
が、上記インダクタンス素子としては、n型のシリコン
半導体基板を使用し、その表面(主面)に、n型の不純
物領域9が形成された構成としても構わない。なお、上
記不純物領域9は、グランドに接続(接地)される低抵
抗の接地電位層であり、上記したように半導体基板4と
同極性であってもよく、逆極性であっても構わない。
について、図6および図7に基づいて説明すれば、以下
の通りである。なお、本実施の形態において、実施の形
態1における構成要素と同一の機能を有する構成要素に
ついては、同一の符号を付記し、その説明を省略する。
本実施の形態では、前記実施の形態1との相違点につい
て説明するものとする。
におけるインダクタンス素子形成部の概略構成を示す平
面図であり、図7は、図6に示す半導体装置のC−C’
線矢視断面図である。なお、図6では、説明の便宜上、
図7に示す絶縁膜5,6,7の表示を省略すると共に、
各構成要素毎に修飾を施している。つまり、図6におい
て、同じ構成要素には、同じ模様を付している。
導体装置では、図1および図2に示すように、半導体基
板4において、不純物領域9が、インダクタンス部の形
成領域の下方に相当する領域の全域に渡って形成される
と共に、該不純物領域9を接地電位とする導電膜8が、
上記インダクタンス部を構成する導電膜パターン1(配
線)の真下に相当する領域に近接した領域において、該
導電膜パターン1(配線)に沿って形成された構成とし
た。
装置では、図6および図7に示すように、上記導電膜8
を、上記導電膜パターン1および接続配線3と重ならな
いように、上記螺旋状の導電膜パターン1形成領域の外
側(外郭部)、つまり、上記螺旋状のインダクタンス部
を構成する導電膜パターン1(配線)の最も外側に位置
する導電膜(導電膜パターン)の外側において、該導電
膜(導電膜パターン)の真下に相当する領域に近接した
領域にのみ設けると共に、不純物領域9を、インダクタ
ンス素子を構成する導電膜パターン1の下方(真下)に
相当する領域と、該インダクタンス素子の接続用の引き
出し配線となる接続配線3の下方(真下)に相当する領
域と、上記導電膜8と不純物領域9とを結合するコンタ
クトホール10を形成する領域とにのみ設けた構成とし
ている。
導電膜パターン1並びに接続配線3と全く重ならないよ
うに配することができ、導電膜パターン1並びに接続配
線3と、接地領域(接地電位層)との間に発生する寄生
容量をさらに低減することができる。
は、上記導電膜8を、図6および図7に示すように、2
箇所、具体的には、上記螺旋状の導電膜パターン1のう
ち、上記導電膜パターン1の各端子の引き出し方向と平
行に配された、最も外側に位置する導電膜パターン(配
線)の外側に2箇所設けた構成としたが、本実施の形態
はこれに限定されるものではなく、不純物領域9を接地
するための上記導電膜8は、インダクタンス部を構成す
る上記導電膜パターン1の周辺に一箇所のみ設ける構造
としてもよく、上記不純物領域9を、接地領域(接地電
位層)として用いることができるように形成されていれ
ば特に限定されるものではない。
もまた、前記実施の形態1において、図4および図5に
示したように、半導体装置を構成する半導体基板4並び
にその他の配線等により、他の構成部材、例えば集積回
路等の回路部におけるトランジスタ20等の形成と同時
に半導体装置内部に直接形成してもよいし、上記インダ
クタンス素子を、他の回路基板と別個の部品として備え
ていてもよい。
ンス素子は、半導体基板上に、絶縁膜を介して、所定の
インダクタンス値を有するように予め設定された第1の
導電膜パターンからなるインダクタンス部が形成された
インダクタンス素子において、上記半導体基板表面にお
ける少なくとも上記第1の導電膜パターンの下方に相当
する領域に、接地電位を有する、上記半導体基板よりも
不純物濃度が高い不純物領域が形成されている構成であ
る。
膜を介して形成された、接地された第2の導電膜パター
ンに電気的に接続されており、上記第2の導電膜パター
ンは、上記第1の導電膜パターンの下方に相当する領域
を避けて形成されていることが好ましい。
第2の導電膜パターンを覆う絶縁膜上に設けられた第3
の導電膜パターンからなる接続用の引き出し配線と電気
的に接続されており、上記第2の導電膜パターンは、さ
らに、上記第3の導電膜パターンの下方に相当する領域
を避けるように形成されていることが好ましい。
えば、上記不純物領域の上部に、第1の絶縁膜を介して
第2の導電膜パターンが設けられ、該第2の導電膜パタ
ーンの上部に、第2の絶縁膜を介して、上記第1の導電
膜パターンからなるインダクタンス部の接続用の引き出
し配線となる第3の導電膜パターンが設けられ、上記第
3の導電膜パターンの上部に、第3の絶縁膜を介して、
上記第1の導電膜パターンからなるインダクタンス部が
設けられた構成を有している。
導電膜パターンを、例えば外部回路と電気的に接続す
る。なお、上記第3の導体膜パターンは、さらにボンデ
ィングワイヤに接続され、該ボンディングワイヤにより
外部回路と接続されていてもよい。
膜パターンを、螺旋状に形成した構成としたが、上記第
1の導電膜パターンの形状としては、例えば蛇行状であ
ってもよい。
記第3の導電膜パターンからなる接続用の引き出し配線
と、該接続用の引き出し配線を覆う絶縁膜に設けられた
ヴィアホールを介して接続されている。また、上記第2
の導電膜パターンは、例えば、上記不純物領域と、該不
純物領域を覆う絶縁膜に設けられたヴィアホールを介し
て接続されている。
なくとも上記第1の導電膜パターンと重ならないよう
に、上記第1の導電膜パターン近傍に、上記第1の導電
膜パターンに沿って設けられている構成とすることがで
きる。
パターン外方に引き出されており、上記第2の導電膜パ
ターンは、上記第1の導電膜パターンの外側に、上記第
3の導電パターンの下方に相当する領域を避けて延設さ
れている構成としてもよい。具体的には、上記第2の導
電膜パターンは、例えば上記第1の導電膜パターンが螺
旋状の導電膜パターンからなる場合、該第1の導電膜パ
ターンの外周側(外郭)に、上記第3の導電パターンの
下方に相当する領域を避けて、例えば、上記第3の導電
パターンの引き出し方向と異なる方向に延設された構成
としてもよい。
膜パターンの下方(真下)に相当する領域と、該インダ
クタンス素子の接続用の引き出し配線となる第3の導電
膜パターンの下方(真下)に相当する領域と、上記第2
の導電膜パターンと不純物領域とを結合するコンタクト
ホール(ヴィアホール)を形成する領域とにのみ設けた
構成とすることができる。この場合、例えば、上記不純
物領域は、上記第1の導電膜パターン並びに第3の導電
膜パターンの下方(真下)に、上記第1の導電膜パター
ン並びに第3の導電膜パターンに沿って形成すればよ
い。
装置に内蔵して用いられる。上記インダクタンス素子を
内蔵する半導体装置は、該インダクタンス素子を構成す
る半導体基板自身に、LSI等の集積回路を形成する
か、これら集積回路が形成されている半導体基板上に、
上記インダクタンス部を形成した半導体基板(インダク
タンス素子)を取付けるか、あるいは、このインダクタ
ンス部を形成した半導体基板を含む複数の半導体基板を
リードフレームの半導体基板搭載部上に取付け、これら
半導体基板を1つのパッケージに収めた構成とすること
ができる。つまり、上記半導体装置は、上記インダクタ
ンス素子を、該半導体装置を構成する半導体基板並びに
その他の配線等により、他の構成部材と同時に半導体装
置内部に直接形成してもよいし、上記インダクタンス素
子を、他の回路基板と別個の部品として備えていてもよ
く、上記インダクタンス部が設けられた半導体基板に集
積回路を形成せず、内部に集積回路が形成されている少
なくとも1つの半導体基板を別に用意し、この半導体基
板を、上記インダクタンス素子、つまり、上記インダク
タンス部が形成された半導体基板とともに1つのパッケ
ージに封止してマルチチップ型の半導体装置としてもよ
い。
インダクタンス部が形成された半導体基板(インダクタ
ンス素子)を、集積回路が形成された素子領域を有する
半導体基板、例えば、シリコン半導体基板に接合し、パ
ッケージングして1チップの半導体装置として移動型通
信装置等の小型機器に組込むこともできる。また、上記
インダクタンス部が形成され、集積回路が形成されてい
ない半導体基板上に、容量や抵抗等の受動素子を組込
み、この受動素子を組込んだ半導体基板と集積回路を形
成した半導体基板とを組合わせて半導体装置を構成して
もよい。
基板と集積回路を形成した半導体基板とを組合わせるに
際しては、集積回路を形成した半導体基板に、上記イン
ダクタンス素子を構成する半導体基板を、接着剤等を用
いて直接貼付けてもよいし、集積回路を形成した半導体
基板と上記インダクタンス素子を構成する半導体基板と
をワイヤボンディング等の配線で接続してもよい。この
配線には、TAB(Tape Automated Bonding)テープやリ
ードフレーム等を用いることができ、これら配線を利用
して両基板を電気的に接続することができる。
インダクタンス素子が、集積回路を形成した半導体基
板、例えば上記半導体基板における集積回路形成部(素
子形成部)と、接地領域、すなわち、上記不純物領域で
分離されているため、他の素子への雑音の影響も防ぐこ
とができる。
びに該インダクタンス素子を備えた上記半導体装置は、
例えば、携帯電話等の携帯通信機器等、インダクタンス
素子を必要とする製品全般に広く適用することが可能で
ある。
以上のように、半導体基板上に、絶縁膜を介して、所定
のインダクタンス値を有するように予め設定された第1
の導電膜パターンからなるインダクタンス部が形成され
たインダクタンス素子において、上記半導体基板表面に
おける少なくとも上記第1の導電膜パターンの下方に相
当する領域に、接地電位を有する、上記半導体基板より
も不純物濃度が高い不純物領域が形成されている構成で
ある。
電流の電磁誘導作用に由来する、上記インダクタンス部
を通過する高周波の信号の反射および損失を低減し、周
波数に対する該インダクタンス素子の性能を示すQ値の
低下を抑止することができ、得られるインダクタンス素
子の性能を向上させることができると共に、従来よりも
寄生容量を低減することができ、この寄生容量による信
号レベルの減衰を低減させることができるという効果を
奏する。
上のように、上記不純物領域は、該不純物領域上に絶縁
膜を介して形成された、接地された第2の導電膜パター
ンに電気的に接続されており、上記第2の導電膜パター
ンは、上記第1の導電膜パターンの下方に相当する領域
を避けて形成されている構成である。
導電膜パターンを通過する高周波の信号の反射および損
失を低減させるための接地電位層として使用することが
でき、インダクタンス部と、接地電位層として使用する
層または領域との間の膜厚(間隔)を厚くすることがで
き、その結果、寄生容量を低減することができるという
効果を奏する。
は、以上のように、上記第1の導電膜パターンは、上記
第2の導電膜パターンを覆う絶縁膜上に設けられた第3
の導電膜パターンからなる、外部との接続用の引き出し
配線と電気的に接続されており、上記第2の導電膜パタ
ーンは、さらに、上記第3の導電膜パターンの下方に相
当する領域を避けて形成されている構成である。
電位層)との間に発生する寄生容量を低減することがで
きるので、上記インダクタンス素子の性能をさらに向上
させることができるという効果を奏する。
に、本発明にかかる上記インダクタンス素子を内蔵して
いる構成である。
るインダクタンス部を流れる電流の電磁誘導作用に由来
する、上記半導体基板における、上記インダクタンス部
を通過する高周波の信号の反射および損失を低減し、周
波数に対する該インダクタンス素子の性能を示すQ値の
低下を抑止することができると共に、従来よりも寄生容
量を低減することができ、高性能のインダクタンス素子
を備えた半導体装置を提供することができるという効果
を奏する。
置は、上記インダクタンス素子が、半導体装置を構成す
る集積回路を形成した半導体基板、例えば上記半導体基
板における集積回路形成部(素子形成部)と、接地領
域、すなわち、上記不純物領域で分離されているため、
他の素子への雑音の影響も防ぐことができるという効果
を併せて奏する。
けるインダクタンス素子形成部の概略構成を示す平面図
である。
である。
Q値の周波数依存性を示す特性図である。
タンス素子を、同半導体装置内にあるトランジスタのゲ
ート電極に接続した半導体装置の構成を示す断面図であ
る。
タンス素子を外部の回路と接続した半導体装置の構成を
示す断面図である。
おけるインダクタンス素子形成部の概略構成を示す平面
図である。
である。
形成部の概略構成を示す平面図である。
素子形成部のD−D’線矢視断面図である。
ス素子形成部の概略構成を示す平面図である。
ンス素子形成部のE−E’線矢視断面図である。
ダクタンス部) 3 接続配線(引き出し配線) 4 半導体基板 5 絶縁膜(第1の絶縁膜) 6 絶縁膜(第2の絶縁膜) 7 絶縁膜(第3の絶縁膜) 8 導電膜(第2の導電膜パターン) 9 不純物領域 10 コンタクトホール 11 ヴィアホール 20 トランジスタ 21a 不純物領域 21b 不純物領域 22 ゲート電極 23 ヴィアホール 25 ヴィアホール 31 回路チップブロック
Claims (4)
- 【請求項1】半導体基板上に、絶縁膜を介して、所定の
インダクタンス値を有するように予め設定された第1の
導電膜パターンからなるインダクタンス部が形成された
インダクタンス素子において、 上記半導体基板表面における少なくとも上記第1の導電
膜パターンの下方に相当する領域に、接地電位を有す
る、上記半導体基板よりも不純物濃度が高い不純物領域
が形成されていることを特徴とするインダクタンス素
子。 - 【請求項2】上記不純物領域は、該不純物領域上に絶縁
膜を介して形成された、接地された第2の導電膜パター
ンに電気的に接続されており、 上記第2の導電膜パターンは、上記第1の導電膜パター
ンの下方に相当する領域を避けて形成されていることを
特徴とする請求項1記載のインダクタンス素子。 - 【請求項3】上記第1の導電膜パターンは、上記第2の
導電膜パターンを覆う絶縁膜上に設けられた第3の導電
膜パターンからなる、外部との接続用の引き出し配線と
電気的に接続されており、上記第2の導電膜パターン
は、さらに、上記第3の導電膜パターンの下方に相当す
る領域を避けて形成されていることを特徴とする請求項
2記載のインダクタンス素子。 - 【請求項4】請求項1ないし3の何れか1項に記載のイ
ンダクタンス素子を内蔵していることを特徴とする半導
体装置。
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