JP3232713B2 - ノイズフィルタ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はバリスタ特性、コンデン
サ特性及び抵抗特性を兼ね備えた三端子型のノイズフィ
ルタに関し、特に半導体磁器を形成するセラミック層を
介して複数の内部電極と抵抗体を形成した積層型のノイ
ズフィルタに関する。
サ特性及び抵抗特性を兼ね備えた三端子型のノイズフィ
ルタに関し、特に半導体磁器を形成するセラミック層を
介して複数の内部電極と抵抗体を形成した積層型のノイ
ズフィルタに関する。
【０００２】
【従来の技術】一般的に電子機器、特にコンピューター
機器において、静電気サージ等のトランジェントノイズ
の侵入によって、ＩＣ，ＬＳＩをはじめとする半導体デ
バイスが誤動作するのを回避することは重要な課題とな
っている。従来、このトランジェントノイズの侵入によ
る弊害を防止するために、セット、基板に対してグラン
ドを設定したり、基板上の電子部品素子の配列を工夫し
たり、あるいは、別途ディスク型バリスタやＬＣフィル
タ等を回路に付加していた。その中でもバリスタは回路
に加えることが比較的簡単で低電圧、低容量であり、他
の方法と比べても、ノイズ吸収素子として適しているた
め、よく使用されている。
機器において、静電気サージ等のトランジェントノイズ
の侵入によって、ＩＣ，ＬＳＩをはじめとする半導体デ
バイスが誤動作するのを回避することは重要な課題とな
っている。従来、このトランジェントノイズの侵入によ
る弊害を防止するために、セット、基板に対してグラン
ドを設定したり、基板上の電子部品素子の配列を工夫し
たり、あるいは、別途ディスク型バリスタやＬＣフィル
タ等を回路に付加していた。その中でもバリスタは回路
に加えることが比較的簡単で低電圧、低容量であり、他
の方法と比べても、ノイズ吸収素子として適しているた
め、よく使用されている。
【０００３】近年、電子機器の小型化、薄型化に伴い、
部品の小型化、ＳＭＴ（表面実装）化が必要となってき
ており、これは、バリスタにおいても同じことがいえる
が、前記ディスク型バリスタでは構造上、小型化、ＳＭ
Ｔ化に対応できなかった。そのため、小型化、ＳＭＴ化
に対応できるものとして積層型のバリスタが提案されて
いる。（例えば、特公昭58-23921号）
部品の小型化、ＳＭＴ（表面実装）化が必要となってき
ており、これは、バリスタにおいても同じことがいえる
が、前記ディスク型バリスタでは構造上、小型化、ＳＭ
Ｔ化に対応できなかった。そのため、小型化、ＳＭＴ化
に対応できるものとして積層型のバリスタが提案されて
いる。（例えば、特公昭58-23921号）
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
積層型バリスタは小型化、ＳＭＴ化には対応できるもの
の、電圧抑制能力はディスク型バリスタとほとんど変ら
ないことから、ノイズの程度によっては、半導体デバイ
スを保護しきれない場合があり、この点での向上が課題
とされている。
積層型バリスタは小型化、ＳＭＴ化には対応できるもの
の、電圧抑制能力はディスク型バリスタとほとんど変ら
ないことから、ノイズの程度によっては、半導体デバイ
スを保護しきれない場合があり、この点での向上が課題
とされている。
【０００５】この課題を解決するために、例えば、抵抗
を外付けすること、あるいは、抵抗をバリスタ表面に形
成することが考えられる。しかしながら、抵抗を外付け
した場合には、バリスタの実力値以上に電圧を抑制する
ことができるものの、新たに抵抗を外付けした分、コス
トアップすることになり、実装スペースも拡大すること
になる。また、バリスタ表面に抵抗を形成した場合に
は、外部からの機械的負荷により、バリスタ表面の抵抗
が損傷しやすく、そのため、電気的特性が悪化する等の
不都合が生じる恐れがある。
を外付けすること、あるいは、抵抗をバリスタ表面に形
成することが考えられる。しかしながら、抵抗を外付け
した場合には、バリスタの実力値以上に電圧を抑制する
ことができるものの、新たに抵抗を外付けした分、コス
トアップすることになり、実装スペースも拡大すること
になる。また、バリスタ表面に抵抗を形成した場合に
は、外部からの機械的負荷により、バリスタ表面の抵抗
が損傷しやすく、そのため、電気的特性が悪化する等の
不都合が生じる恐れがある。
【０００６】そこで、この従来の積層型バリスタにおけ
る電圧抑制能力を改善するために、電気回路的にみて、
バリスタに対して非対称に抵抗体を内蔵した積層型バリ
スタを本出願人は先に提案した。この積層型バリスタは
電圧抑制能力が大きく改善されるものであるが、信号の
入出力に方向性があるため、部品の方向を判別するため
に、梱包時に同一方向に向けて梱包する等の手間が必要
であり、また、実装時には実装方向を誤る恐れもあっ
た。
る電圧抑制能力を改善するために、電気回路的にみて、
バリスタに対して非対称に抵抗体を内蔵した積層型バリ
スタを本出願人は先に提案した。この積層型バリスタは
電圧抑制能力が大きく改善されるものであるが、信号の
入出力に方向性があるため、部品の方向を判別するため
に、梱包時に同一方向に向けて梱包する等の手間が必要
であり、また、実装時には実装方向を誤る恐れもあっ
た。
【０００７】本発明はこのような課題を考慮したうえで
なされたものであり、小型化、ＳＭＴ化に対応しつつ、
電圧抑制力を向上して、ノイズによる半導体デバイス等
の誤動作を確実に防止し、さらに信号の入出力に方向性
がないノイズフィルタを提供することを目的としてい
る。
なされたものであり、小型化、ＳＭＴ化に対応しつつ、
電圧抑制力を向上して、ノイズによる半導体デバイス等
の誤動作を確実に防止し、さらに信号の入出力に方向性
がないノイズフィルタを提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】本発明の請求項１に係る
ノイズフィルタは、複数のセラミック層を積層して半導
体磁器を構成し、該半導体磁器の内部に前記セラミック
層を介して複数の内部電極と抵抗体を形成したノイズフ
ィルタであって、前記半導体磁器の左，右側面に第１，
第２側面電極を形成し、前，後側面に第３，第４側面電
極を形成するとともに、前記セラミック層の第１セラミ
ック層に第１内部電極を形成し、該第１内部電極の両端
を前記第３，第４側面電極に接続し、前記セラミック層
の第２セラミック層に、該セラミック層を介して前記第
１内部電極との一部と重なるように第２内部電極を前記
半導体磁器内部に封入して形成し、該第２内部電極の両
端にその一部が接するように抵抗体を前記セラミック層
の第３セラミック層の両端に形成し、該抵抗体を介して
前記第２内部電極を前記第１，第２側面電極に接続した
ことを特徴とする。
ノイズフィルタは、複数のセラミック層を積層して半導
体磁器を構成し、該半導体磁器の内部に前記セラミック
層を介して複数の内部電極と抵抗体を形成したノイズフ
ィルタであって、前記半導体磁器の左，右側面に第１，
第２側面電極を形成し、前，後側面に第３，第４側面電
極を形成するとともに、前記セラミック層の第１セラミ
ック層に第１内部電極を形成し、該第１内部電極の両端
を前記第３，第４側面電極に接続し、前記セラミック層
の第２セラミック層に、該セラミック層を介して前記第
１内部電極との一部と重なるように第２内部電極を前記
半導体磁器内部に封入して形成し、該第２内部電極の両
端にその一部が接するように抵抗体を前記セラミック層
の第３セラミック層の両端に形成し、該抵抗体を介して
前記第２内部電極を前記第１，第２側面電極に接続した
ことを特徴とする。
【０００９】本発明の請求項２に係るノイズフィルタ
は、前記半導体磁器を形成するセラミック層の一つの
左，右端縁に導電体を形成するとともに、該導電体を介
して前記抵抗体を前記第１，第２側面電極に接続したこ
とを特徴とする。
は、前記半導体磁器を形成するセラミック層の一つの
左，右端縁に導電体を形成するとともに、該導電体を介
して前記抵抗体を前記第１，第２側面電極に接続したこ
とを特徴とする。
【００１０】本発明の請求項３に係るノイズフィルタ
は、前記半導体磁器の第１〜第４側面電極を除く外表面
をガラス膜で覆ったことを特徴とする。
は、前記半導体磁器の第１〜第４側面電極を除く外表面
をガラス膜で覆ったことを特徴とする。
【００１１】
【作用】本発明に係るノイズフィルタによれば、電圧非
直線特性を有する半導体磁器を形成する複数のセラミッ
ク層を介して、第１，第２内部電極を設け、さらに、第
２内部電極の両端縁にその一部が接するように第２内部
電極に対して対称に抵抗体を設けたので、第１内部電極
と第２内部電極の間で電圧非直線特性を得ながら、抵抗
体でバリスタの実力値以上の電圧抑制能力を得られる。
また、電気回路的に、バリスタに対して抵抗体が対称に
設けられているため、信号の入出力の方向性をなくすこ
とができる。
直線特性を有する半導体磁器を形成する複数のセラミッ
ク層を介して、第１，第２内部電極を設け、さらに、第
２内部電極の両端縁にその一部が接するように第２内部
電極に対して対称に抵抗体を設けたので、第１内部電極
と第２内部電極の間で電圧非直線特性を得ながら、抵抗
体でバリスタの実力値以上の電圧抑制能力を得られる。
また、電気回路的に、バリスタに対して抵抗体が対称に
設けられているため、信号の入出力の方向性をなくすこ
とができる。
【００１２】
【実施例】以下、本発明の実施例を図に基づいて説明す
る。
る。
【００１３】図１〜図４は本発明の請求項１に係るノイ
ズフィルタの一実施例を説明するための図である。図に
おいて、１は本実施例のノイズフィルタである。このノ
イズフィルタ１を構成する半導体磁器３は複数のセラミ
ック層２を積層し、この積層体を一体焼結してなる直方
体状のものである。この半導体磁器３の左，右側面３
ａ，３ｂには第１，第２側面電極４，４が形成されてお
り、前，後側面３ｃ，３ｄにはの中央部には第３，第４
側面電極５，５が形成されている。
ズフィルタの一実施例を説明するための図である。図に
おいて、１は本実施例のノイズフィルタである。このノ
イズフィルタ１を構成する半導体磁器３は複数のセラミ
ック層２を積層し、この積層体を一体焼結してなる直方
体状のものである。この半導体磁器３の左，右側面３
ａ，３ｂには第１，第２側面電極４，４が形成されてお
り、前，後側面３ｃ，３ｄにはの中央部には第３，第４
側面電極５，５が形成されている。
【００１４】また、半導体磁器３の内部には第１セラミ
ック層２ａを介して第１内部電極６が形成されている。
第１内部電極６の両端縁６ａ，６ｂは半導体磁器３の
前、後側面３ｃ，３ｄに露出しており、第３，第４側面
電極５，５に接続されている。さらに、半導体磁器３の
内部には第２セラミック層２ｂを挟んで、第１内部電極
６と重なるように第２内部電極７が形成されている。第
２内部電極７の両端縁７ａ，７ｂは半導体磁器３の内部
に封入されている。第１内部電極６と第２内部電極７と
に挟まれた第２セラミック層２ｂが電圧非直線特性を発
現している。
ック層２ａを介して第１内部電極６が形成されている。
第１内部電極６の両端縁６ａ，６ｂは半導体磁器３の
前、後側面３ｃ，３ｄに露出しており、第３，第４側面
電極５，５に接続されている。さらに、半導体磁器３の
内部には第２セラミック層２ｂを挟んで、第１内部電極
６と重なるように第２内部電極７が形成されている。第
２内部電極７の両端縁７ａ，７ｂは半導体磁器３の内部
に封入されている。第１内部電極６と第２内部電極７と
に挟まれた第２セラミック層２ｂが電圧非直線特性を発
現している。
【００１５】さらに、半導体磁器３の内部には第３セラ
ミック層２ｃを介して抵抗体８，９が形成されている。
抵抗体８の一端縁８ａは第２内部電極７の一端縁７ａに
接続され、他端縁８ｂは半導体磁器３の右側面３ｂに露
出しており、第１側面電極４に接続されている。また、
抵抗体９の一端縁９ａは第２内部電極７の他端縁７ｂに
接続され、他端縁９ｂは半導体磁器３の左側面３ａに露
出しており、第２側面電極４に接続されているもので、
抵抗体８，９は第２内部電極７に対して対称に設けられ
ている。これらの抵抗体８，９は厚さ、幅を選定するこ
とにより、所定の抵抗値に設定される。
ミック層２ｃを介して抵抗体８，９が形成されている。
抵抗体８の一端縁８ａは第２内部電極７の一端縁７ａに
接続され、他端縁８ｂは半導体磁器３の右側面３ｂに露
出しており、第１側面電極４に接続されている。また、
抵抗体９の一端縁９ａは第２内部電極７の他端縁７ｂに
接続され、他端縁９ｂは半導体磁器３の左側面３ａに露
出しており、第２側面電極４に接続されているもので、
抵抗体８，９は第２内部電極７に対して対称に設けられ
ている。これらの抵抗体８，９は厚さ、幅を選定するこ
とにより、所定の抵抗値に設定される。
【００１６】また、図示していないが、半導体磁器３の
第１，第２側面電極４，４及び第３，第４側面電極５，
５を除く外表面にはガラス膜が被覆形成されている。こ
れにより、耐湿性や耐薬品性を向上できるとともに、漏
れ電流を低減できる。
第１，第２側面電極４，４及び第３，第４側面電極５，
５を除く外表面にはガラス膜が被覆形成されている。こ
れにより、耐湿性や耐薬品性を向上できるとともに、漏
れ電流を低減できる。
【００１７】次に、本実施例のノイズフィルタ１の製造
方法を一例を挙げて説明する。まず、純度99％以上のＺ
ｎＯを主成分とし、これにＢｉ2 Ｏ3 、ＣｏＣＯ3 、Ｍ
ｎＯ2 及びＳｂ2 Ｏ2 をそれぞれ98mol ％、0.5mol
％、0.5mol ％、0.5mol％の割合で秤量し、これに純水
を加えてボールミルで24時間混合してスラリーを形成す
る。次にこのスラリーを濾過乾燥して造粒した後、800
℃の温度で２時間仮焼成する。
方法を一例を挙げて説明する。まず、純度99％以上のＺ
ｎＯを主成分とし、これにＢｉ2 Ｏ3 、ＣｏＣＯ3 、Ｍ
ｎＯ2 及びＳｂ2 Ｏ2 をそれぞれ98mol ％、0.5mol
％、0.5mol ％、0.5mol％の割合で秤量し、これに純水
を加えてボールミルで24時間混合してスラリーを形成す
る。次にこのスラリーを濾過乾燥して造粒した後、800
℃の温度で２時間仮焼成する。
【００１８】次に、仮焼成物をパルベライザーにより粗
粉砕した後、これに純水を加えてボールミルで微粉砕す
る。次いで、この微粉末を濾過乾燥させた後、有機バイ
ンダーとともに溶媒中に分散させてスラリーを形成す
る。この後、このスラリーを、ドクターブレード法によ
り厚さ50μｍのセラミックグリーンシートを形成し、こ
のグリーンシートを所定寸法の大きさに打ち抜いて複数
枚のセラミック層２を形成する。
粉砕した後、これに純水を加えてボールミルで微粉砕す
る。次いで、この微粉末を濾過乾燥させた後、有機バイ
ンダーとともに溶媒中に分散させてスラリーを形成す
る。この後、このスラリーを、ドクターブレード法によ
り厚さ50μｍのセラミックグリーンシートを形成し、こ
のグリーンシートを所定寸法の大きさに打ち抜いて複数
枚のセラミック層２を形成する。
【００１９】次に、Ａｇ−Ｐｄ（７：３）合金からなる
導電ペーストを第１セラミック層２ａの上面にスクリー
ン印刷して第１内部電極６を形成する。この第１内部電
極６は、これの両端縁６ａ，６ｂが第１セラミック層２
ａの長手方向両側端に位置するように形成する。また、
第２セラミック層２ｂの上面には同じく導電ペーストを
印刷して第２内部電極７を形成する。この第２内部電極
７は、これの両端縁７ａ，７ｂが第２セラミック層２ａ
の内方に位置するように形成する。
導電ペーストを第１セラミック層２ａの上面にスクリー
ン印刷して第１内部電極６を形成する。この第１内部電
極６は、これの両端縁６ａ，６ｂが第１セラミック層２
ａの長手方向両側端に位置するように形成する。また、
第２セラミック層２ｂの上面には同じく導電ペーストを
印刷して第２内部電極７を形成する。この第２内部電極
７は、これの両端縁７ａ，７ｂが第２セラミック層２ａ
の内方に位置するように形成する。
【００２０】次いで、ＲｕＯ2 にＰｂ2 Ｒｕ2 Ｏ7 及び
ＢｉＲｕ2 Ｏ7 を60wt％以下混合し、これにワニスを加
えて抵抗ペーストを作成し、この抵抗ペーストを第３セ
ラミック層２ｃにスクリーン印刷して抵抗体８，９を形
成する。抵抗体８は、その一端縁８ａが第２内部電極７
の他端縁７ｂ上に位置するように形成し、他端縁８ｂが
第３セラミック層２ｃの外縁に位置するように形成され
る。抵抗体９は、その一端縁９ａが第２内部電極７の一
端縁７ａ上に位置するように形成し、他端縁９ｂが第３
セラミック層２ｃの外縁に位置するように形成される。
ＢｉＲｕ2 Ｏ7 を60wt％以下混合し、これにワニスを加
えて抵抗ペーストを作成し、この抵抗ペーストを第３セ
ラミック層２ｃにスクリーン印刷して抵抗体８，９を形
成する。抵抗体８は、その一端縁８ａが第２内部電極７
の他端縁７ｂ上に位置するように形成し、他端縁８ｂが
第３セラミック層２ｃの外縁に位置するように形成され
る。抵抗体９は、その一端縁９ａが第２内部電極７の一
端縁７ａ上に位置するように形成し、他端縁９ｂが第３
セラミック層２ｃの外縁に位置するように形成される。
【００２１】ここで、抵抗体８，９にＲｕＯ2 にＰｂ2
Ｒｕ2 Ｏ7 及びＢｉＲｕ2 Ｏ7 を60wt％混合したものを
使用したのは、これにより、抵抗値の制御が容易にでき
るからである。また、これと合わせて、抵抗体８，９の
長さ、面積や積層数を適宜変えることによって、所望の
抵抗値を設定でき、さらに、Ｐｂ2 Ｒｕ2 Ｏ7 、ＢｉＲ
ｕ2 Ｏ7 の混合量を60wt％以下としたのは、この値を越
えると抵抗値にばらつきが生じるからである。
Ｒｕ2 Ｏ7 及びＢｉＲｕ2 Ｏ7 を60wt％混合したものを
使用したのは、これにより、抵抗値の制御が容易にでき
るからである。また、これと合わせて、抵抗体８，９の
長さ、面積や積層数を適宜変えることによって、所望の
抵抗値を設定でき、さらに、Ｐｂ2 Ｒｕ2 Ｏ7 、ＢｉＲ
ｕ2 Ｏ7 の混合量を60wt％以下としたのは、この値を越
えると抵抗値にばらつきが生じるからである。
【００２２】そして、図３に示すように、第１内部電極
６と第２内部電極７とが第２セラミック層２ａを挟んで
対向するように第１セラミック層２ａと第２セラミック
層２ｂを重ねる。また、第２セラミック層２ａに抵抗体
８，９が形成された第３セラミック層２ｃを重ねる。こ
の場合、抵抗体８の一端縁８ａが第２内部電極７の他端
縁７ｂに少し重なるように配置し、抵抗体９の一端縁９
ａが第２内部電極７の一端縁７ａに少し重なるように配
置する。さらに、この上下に他のセラミック層２を複数
枚重ね、これに２t ／cm2 の圧力を加えて圧着し、積層
体を形成する。
６と第２内部電極７とが第２セラミック層２ａを挟んで
対向するように第１セラミック層２ａと第２セラミック
層２ｂを重ねる。また、第２セラミック層２ａに抵抗体
８，９が形成された第３セラミック層２ｃを重ねる。こ
の場合、抵抗体８の一端縁８ａが第２内部電極７の他端
縁７ｂに少し重なるように配置し、抵抗体９の一端縁９
ａが第２内部電極７の一端縁７ａに少し重なるように配
置する。さらに、この上下に他のセラミック層２を複数
枚重ね、これに２t ／cm2 の圧力を加えて圧着し、積層
体を形成する。
【００２３】次に、積層体を所定寸法にカットし、これ
を900 ℃の温度で２時間焼成して半導体磁器３を得る。
次いで、この半導体磁器３を磁器ポット内に収容すると
ともに、磁器ポット内にホウケイ酸亜鉛ガラスを添加
し、この磁器ポットを回転させながら600 〜900 ℃の温
度で熱処理を施す。これにより半導体磁器３の外表面部
分にガラス膜を形成する。そして最後に、半導体磁器３
の左、右側面３ａ，３ｂ及び前、後側面３ｃ，３ｄの中
央部にＡｇペーストを塗布した後、800 ℃で10分間焼き
付けて第１，第２側面電極４，４及び第３，第４側面電
極５，５を形成する。これによりノイズフィルタ１が構
成される。
を900 ℃の温度で２時間焼成して半導体磁器３を得る。
次いで、この半導体磁器３を磁器ポット内に収容すると
ともに、磁器ポット内にホウケイ酸亜鉛ガラスを添加
し、この磁器ポットを回転させながら600 〜900 ℃の温
度で熱処理を施す。これにより半導体磁器３の外表面部
分にガラス膜を形成する。そして最後に、半導体磁器３
の左、右側面３ａ，３ｂ及び前、後側面３ｃ，３ｄの中
央部にＡｇペーストを塗布した後、800 ℃で10分間焼き
付けて第１，第２側面電極４，４及び第３，第４側面電
極５，５を形成する。これによりノイズフィルタ１が構
成される。
【００２４】本実施例のノイズフィルタ１は、図４の等
価回路図に示すように、第１側面電極４と第３側面電極
５との間に電源を接続し、第２側面電極４と第４側面電
極５との間に半導体デバイスＡを接続する。これにより
半導体デバイスＡに異常電圧が加わるのを防止するとと
もに、バリスタ部Ｚの電圧抑制能力を越える過電圧エネ
ルギーを抵抗体８，９で吸収することとなる。また、図
４に示されているように、電気回路的に、バリスタ部Ｚ
に対して抵抗体８，９は対称に設けられているため、第
２側面電極４と第４側面電極５が入力側、第１側面電極
と第３側面電極が出力側となっても支障はない。
価回路図に示すように、第１側面電極４と第３側面電極
５との間に電源を接続し、第２側面電極４と第４側面電
極５との間に半導体デバイスＡを接続する。これにより
半導体デバイスＡに異常電圧が加わるのを防止するとと
もに、バリスタ部Ｚの電圧抑制能力を越える過電圧エネ
ルギーを抵抗体８，９で吸収することとなる。また、図
４に示されているように、電気回路的に、バリスタ部Ｚ
に対して抵抗体８，９は対称に設けられているため、第
２側面電極４と第４側面電極５が入力側、第１側面電極
と第３側面電極が出力側となっても支障はない。
【００２５】このように本実施例によれば、第２内部電
極７と側面電極４，４との間に抵抗体８，９を付加する
とともに、この抵抗体８，９を半導体磁器３の内部に形
成したので、半導体デバイスＡの破壊電圧より大きいノ
イズが侵入しても抵抗体８，９で抑制することができ、
その結果ＩＣやＬＳＩ等の半導体デバイスの誤動作を確
実に回避できる。また、電気回路的に、バリスタの両端
に対称に抵抗を設けたので、信号の入出力の方向性をな
くすことができる。
極７と側面電極４，４との間に抵抗体８，９を付加する
とともに、この抵抗体８，９を半導体磁器３の内部に形
成したので、半導体デバイスＡの破壊電圧より大きいノ
イズが侵入しても抵抗体８，９で抑制することができ、
その結果ＩＣやＬＳＩ等の半導体デバイスの誤動作を確
実に回避できる。また、電気回路的に、バリスタの両端
に対称に抵抗を設けたので、信号の入出力の方向性をな
くすことができる。
【００２６】
【表１】
【００２７】表１は、本実施例のノイズフィルタ１の効
果を確認するために行った試験結果を説明するためのも
のである。この試験は上述した製造方法によりサンプル
No.１，２を作成し、この各サンプルの抵抗値（Ω）、
バリスタ電圧（Ｖ１mA）、非直線係数（α）、及び静電
容量値（pf）を測定するとともに、それぞれのばらつき
を調べた。また、ばらつきは３CV＝σ×３／平均×100
％で求めた（σは標準偏差）。
果を確認するために行った試験結果を説明するためのも
のである。この試験は上述した製造方法によりサンプル
No.１，２を作成し、この各サンプルの抵抗値（Ω）、
バリスタ電圧（Ｖ１mA）、非直線係数（α）、及び静電
容量値（pf）を測定するとともに、それぞれのばらつき
を調べた。また、ばらつきは３CV＝σ×３／平均×100
％で求めた（σは標準偏差）。
【００２８】表１からも明らかなように、本実施例によ
れば、両サンプルNo. １，２ともバリスタ電圧、非直線
係数、静電容量のいずれも満足できる値が得られてい
る。また、抵抗値は231 、201 Ωのような値が得られて
おり、しかもばらつきは5.2 〜3.5 ％と小さい。この結
果、半導体磁器の内部に抵抗体を形成して一体焼結する
ことによって、バリスタ特性及び誘電率の変化がなく、
しかも抵抗のばらつきが小さく、かつ結合安定性の良い
ノイズフィルタが得られることがわかる。ちなみに、各
サンプルの抵抗体にノイズシュミレーションを用いて２
kV・200nSEC の方形波を印加したところ、いずれも抵抗
体の変化は２％未満であった。
れば、両サンプルNo. １，２ともバリスタ電圧、非直線
係数、静電容量のいずれも満足できる値が得られてい
る。また、抵抗値は231 、201 Ωのような値が得られて
おり、しかもばらつきは5.2 〜3.5 ％と小さい。この結
果、半導体磁器の内部に抵抗体を形成して一体焼結する
ことによって、バリスタ特性及び誘電率の変化がなく、
しかも抵抗のばらつきが小さく、かつ結合安定性の良い
ノイズフィルタが得られることがわかる。ちなみに、各
サンプルの抵抗体にノイズシュミレーションを用いて２
kV・200nSEC の方形波を印加したところ、いずれも抵抗
体の変化は２％未満であった。
【００２９】図５はサンプルNo. １，２を採用して、図
４に示すような回路を構成し、これに高電圧パルスを印
加したときのパルス波形を示す。図５からも明らかなよ
うに本実施例サンプルでは40V 程度となっており、従来
のバリスタの略1/5 に低減できている。この点からも半
導体磁器の内部に抵抗体を形成したものは電圧抑制能力
が高く半導体デバイスの保護に有効であることがわか
る。
４に示すような回路を構成し、これに高電圧パルスを印
加したときのパルス波形を示す。図５からも明らかなよ
うに本実施例サンプルでは40V 程度となっており、従来
のバリスタの略1/5 に低減できている。この点からも半
導体磁器の内部に抵抗体を形成したものは電圧抑制能力
が高く半導体デバイスの保護に有効であることがわか
る。
【００３０】図６は、サンプルNo. １，２の周波数特性
を示す図であり、この図からも明らかなように、優れた
周波数特性が得られており、内部電極による浮遊容量の
発生が少ないことがわかる。
を示す図であり、この図からも明らかなように、優れた
周波数特性が得られており、内部電極による浮遊容量の
発生が少ないことがわかる。
【００３１】図７は本発明の請求項２に係るノイズフィ
ルタの一実施例を説明するための図である。図中、図３
と同一符号は、同一又は相当部分を示す。
ルタの一実施例を説明するための図である。図中、図３
と同一符号は、同一又は相当部分を示す。
【００３２】図７において、第２内部電極が形成された
第２セラミック層２ｂの両端縁に導電体１０，１１をパ
ターン形成し、第３セラミック層２ｃに抵抗体１２，１
３を形成している。抵抗体１２の一端縁１２ａは第２内
部電極７の他端縁７ｂに接続され、他端縁１２ｂは導電
体１０を介して第１側面電極４と接続されている。抵抗
体１３の一端縁１３ａは第２内部電極７の一端縁７ａに
接続され、他端縁１３ｂは導電体１１を介して第２側面
電極４と接続されている。このように本実施例のノイズ
フィルタは構成されている。
第２セラミック層２ｂの両端縁に導電体１０，１１をパ
ターン形成し、第３セラミック層２ｃに抵抗体１２，１
３を形成している。抵抗体１２の一端縁１２ａは第２内
部電極７の他端縁７ｂに接続され、他端縁１２ｂは導電
体１０を介して第１側面電極４と接続されている。抵抗
体１３の一端縁１３ａは第２内部電極７の一端縁７ａに
接続され、他端縁１３ｂは導電体１１を介して第２側面
電極４と接続されている。このように本実施例のノイズ
フィルタは構成されている。
【００３４】本実施例では、抵抗体１２，１３の各端縁
を半導体磁器３の内部に封入し、導電体１０，１１を介
して第１，第２側面電極４，４と接続したので、半導体
磁器３にガラス膜を形成する場合に、ガラスが抵抗体１
２，１３に拡散するのを防止できる。その結果、抵抗値
の変動を回避し、設計どおり抵抗値を得ることができ
る。
を半導体磁器３の内部に封入し、導電体１０，１１を介
して第１，第２側面電極４，４と接続したので、半導体
磁器３にガラス膜を形成する場合に、ガラスが抵抗体１
２，１３に拡散するのを防止できる。その結果、抵抗値
の変動を回避し、設計どおり抵抗値を得ることができ
る。
【００３５】
【発明の効果】請求項１に係るノイズフィルタによれ
ば、電圧非直線特性を有する半導体磁器内部の複数のセ
ラミック層において、第１，第２内部電極を形成し、第
２内部電極の両端縁に抵抗体を付加したので、第１内部
電極と第２内部電極の間で電圧非直線特性を得ながら、
抵抗体でバリスタの実力値以上の電圧抑制能力を得られ
ることとなり、半導体デバイスの誤動作を確実に防止で
きる効果がある。
ば、電圧非直線特性を有する半導体磁器内部の複数のセ
ラミック層において、第１，第２内部電極を形成し、第
２内部電極の両端縁に抵抗体を付加したので、第１内部
電極と第２内部電極の間で電圧非直線特性を得ながら、
抵抗体でバリスタの実力値以上の電圧抑制能力を得られ
ることとなり、半導体デバイスの誤動作を確実に防止で
きる効果がある。
【００３６】また、抵抗体を内蔵した構造であるから、
抵抗部品を外付けする場合に比べて部品点数、部品コス
トを低減できるとともに、実装スペースを縮小できる。
さらに、半導体磁器の表面に抵抗体を被覆形成する場合
に比べて機械的負荷による抵抗体の損傷を回避でき、ひ
いては寿命特性を向上することができる。また、製品の
小型化、ＳＭＴ化に対応できるのはもちろんである。
抵抗部品を外付けする場合に比べて部品点数、部品コス
トを低減できるとともに、実装スペースを縮小できる。
さらに、半導体磁器の表面に抵抗体を被覆形成する場合
に比べて機械的負荷による抵抗体の損傷を回避でき、ひ
いては寿命特性を向上することができる。また、製品の
小型化、ＳＭＴ化に対応できるのはもちろんである。
【００３７】さらに、電気回路的に対称となるように、
バリスタ両端に抵抗を設けたので、部品の信号入出力に
方向性がなくなり、梱包時に同一方向に向けて梱包する
手間を省略することができ、実装時に実装方向を確認し
ながら、実装する必要がないので、使い勝手がよい。ま
た、構造上、実装方向を誤ることがないため、実装方向
の誤りに起因する誤動作をなくすことができる。
バリスタ両端に抵抗を設けたので、部品の信号入出力に
方向性がなくなり、梱包時に同一方向に向けて梱包する
手間を省略することができ、実装時に実装方向を確認し
ながら、実装する必要がないので、使い勝手がよい。ま
た、構造上、実装方向を誤ることがないため、実装方向
の誤りに起因する誤動作をなくすことができる。
【００３８】請求項２に係るノイズフィルタによれば、
半導体磁器内部に抵抗体を封入し、導電体を介して側面
電極に抵抗体を接続したので、ガラス膜を半導体磁器の
外部に形成した場合においても、ガラスが半導体に拡散
することに起因する抵抗値の変動を回避することがで
き、設計どおりの抵抗値が得られる効果がある。
半導体磁器内部に抵抗体を封入し、導電体を介して側面
電極に抵抗体を接続したので、ガラス膜を半導体磁器の
外部に形成した場合においても、ガラスが半導体に拡散
することに起因する抵抗値の変動を回避することがで
き、設計どおりの抵抗値が得られる効果がある。
【図１】請求項１の一実施例に係るノイズフィルタを示
す断面図である。
す断面図である。
【図２】請求項１の一実施例に係るノイズフィルタを示
す斜視図である。
す斜視図である。
【図３】請求項１の一実施例に係るノイズフィルタを示
す分解斜視図である。
す分解斜視図である。
【図４】請求項１の一実施例に係るノイズフィルタを示
す等価回路図である。
す等価回路図である。
【図５】請求項１の一実施例に係るノイズフィルタの効
果を示す特性図である。
果を示す特性図である。
【図６】請求項１の一実施例に係るノイズフィルタの効
果を示す特性図である。
果を示す特性図である。
【図７】請求項２の一実施例に係るノイズフィルタを示
す分解斜視図である。
す分解斜視図である。
１……ノイズフィルタ ２……セラミック層 ２ａ……第１セラミック層 ２ｂ……第２セラミック層 ２ｃ……第３セラミック層 ３……半導体磁器 ３ａ，３ｂ……左，右側面（第１，第２側面） ３ｃ，３ｄ……前，後側面（第３，第４側面） ４……第１，第２側面電極 ５……第３，第４側面電極 ６……第１内部電極 ７……第２内部電極 ７ａ……一端縁 ７ｂ……他端縁 ８，９，１２，１３……抵抗体 ８ａ，９ａ，１２ａ，１３ａ……一端縁 ８ｂ，９ｂ，１２ｂ，１３ｂ……他端縁 １０，１１……導電体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後 外茂昭 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 審査官 江畠 博 (56)参考文献 特開 平３−49306（ＪＰ，Ａ) 特開 平５−226184（ＪＰ，Ａ) 特開 平５−226117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01C 7/02 - 7/22
Claims (3)
- 【請求項１】 複数のセラミック層を積層して半導体磁
器を構成し、該半導体磁器の内部に前記複数のセラミッ
ク層を介して複数の内部電極と抵抗体を形成したノイズ
フィルタであって、前記半導体磁器の左，右側面に第
１，第２側面電極を形成し、前，後側面に第３，第４側
面電極を形成するとともに、前記セラミック層の第１セ
ラミック層に第１内部電極を形成し、該第１内部電極の
両端を前記第３，第４側面電極に接続し、前記セラミッ
ク層の第２セラミック層に、該セラミック層を介して前
記第１内部電極との一部と重なるように第２内部電極を
前記半導体磁器内部に封入して形成し、該第２内部電極
の両端にその一部が接するように抵抗体を前記セラミッ
ク層の第３セラミック層の両端に形成し、該抵抗体を介
して前記第２内部電極を前記第１，第２側面電極に接続
したことを特徴とするノイズフィルタ。 - 【請求項２】 前記半導体磁器を形成するセラミック層
の一つの左，右端縁に導電体を形成するとともに、該導
電体を介して前記抵抗体を前記第１，第２側面電極に接
続したことを特徴とする請求項１記載のノイズフィル
タ。 - 【請求項３】 前記半導体磁器の第１〜第４側面電極を
除く外表面をガラス膜で覆ったことを特徴とする請求項
１，２記載のノイズフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31140692A JP3232713B2 (ja) | 1992-10-26 | 1992-10-26 | ノイズフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31140692A JP3232713B2 (ja) | 1992-10-26 | 1992-10-26 | ノイズフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140208A JPH06140208A (ja) | 1994-05-20 |
| JP3232713B2 true JP3232713B2 (ja) | 2001-11-26 |
Family
ID=18016819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31140692A Expired - Fee Related JP3232713B2 (ja) | 1992-10-26 | 1992-10-26 | ノイズフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232713B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4493946B2 (ja) * | 2003-07-03 | 2010-06-30 | 財団法人国際科学振興財団 | チップ素子 |
| US7397646B2 (en) | 2004-11-30 | 2008-07-08 | Tdk Corporation | Surge absorption circuit |
| JPWO2022168986A1 (ja) * | 2021-02-08 | 2022-08-11 |
-
1992
- 1992-10-26 JP JP31140692A patent/JP3232713B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140208A (ja) | 1994-05-20 |
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