JP3228625B2 - Semiconductor package - Google Patents

Semiconductor package

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JP3228625B2 JP33531493A JP33531493A JP3228625B2 JP 3228625 B2 JP3228625 B2 JP 3228625B2 JP 33531493 A JP33531493 A JP 33531493A JP 33531493 A JP33531493 A JP 33531493A JP 3228625 B2 JP3228625 B2 JP 3228625B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、高速デバイスの搭載用
として好適な半導体パッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package suitable for mounting a high-speed device.

【０００２】[0002]

【従来の技術】一般に、半導体チップのパッケージに
は、プラスチックパッケージ、メタルパッケージ、セラ
ミックパッケージが使用されている。これらのうち、特
にセラミックパッケージは、ＬＳＩを気密封止する際の
信頼性が高く、優れた放熱性等を有するため、コンピュ
ータの演算部に用いるＣＭＯＳゲートアレイやＥＣＬゲ
ートアレイ等のパッケージングに使用されている。2. Description of the Related Art Generally, plastic packages, metal packages, and ceramic packages are used for semiconductor chip packages. Among these, ceramic packages are particularly used for packaging CMOS gate arrays and ECL gate arrays used in the operation section of a computer, because ceramic packages have high reliability in hermetically sealing LSI and have excellent heat dissipation. Have been.

【０００３】上述したセラミックパッケージの構造とし
ては、リードフレームを用いたＤＩＰ（デュアルインラ
インパッケージ）、ＱＦＰ（クァドフラッドパッケー
ジ）や、リードピンを用いたＰＧＡ（ピングリッドアレ
イ）、入出力用のランドを用いたＬＧＡ（ランドグリッ
ドアレイ）等が知られている。これらのうち、リードフ
レームを用いたパッケージは、構造が簡単で、安価に作
製できることから、各種の半導体チップに広く使用され
ている。特に、ＱＦＰは入出力信号数の増加にも対応で
き、表面実装タイプであること等から多用されている。The structure of the above-mentioned ceramic package includes a DIP (dual inline package) and a QFP (quad flood package) using a lead frame, a PGA (pin grid array) using lead pins, and lands for input and output. The used LGA (land grid array) and the like are known. Of these, packages using lead frames are widely used for various semiconductor chips because of their simple structure and inexpensive fabrication. In particular, QFPs are frequently used because they can cope with an increase in the number of input / output signals and are of a surface mount type.

【０００４】ところで、上記したようなセラミックパッ
ケージのリードフレームとしては、一般にセラミックス
材料と熱膨張係数が近似する、42wt%Ni-Feや29wt%Ni-16
wt%Co-Fe 等の Fe-Ni系合金が用いられている。しか
し、このような Fe-Ni系合金は強磁性体であるため、パ
ルス信号の立上り直後や高周波信号の場合には表皮効果
により抵抗が増大し、その結果として出力信号の電圧レ
ベルが低下するという問題や、比透磁率が大きいことに
起因してインダクタンスが大きく、かつインダクタンス
が周波数により変化する、換言すればノイズレベルが高
いという問題を有していた。このような抵抗やインダク
タンスの周波数依存性は、いずれも半導体チップの動作
特性に対して悪影響を及ぼすものであるため、その対応
が強く求められている。[0004] By the way, as a lead frame of a ceramic package as described above, a 42 wt% Ni-Fe or 29 wt% Ni-16 material having a thermal expansion coefficient similar to that of a ceramic material is generally used.
Fe-Ni alloys such as wt% Co-Fe are used. However, since such Fe-Ni alloys are ferromagnetic, the resistance increases due to the skin effect immediately after the rise of the pulse signal or in the case of a high-frequency signal, and as a result, the voltage level of the output signal decreases. There is a problem that the inductance is large due to the large relative magnetic permeability and the inductance changes with the frequency, in other words, the noise level is high. Such frequency dependence of the resistance and the inductance has a bad influence on the operation characteristics of the semiconductor chip, and therefore, the correspondence is strongly required.

【０００５】一方、Cu系リードフレームはそれ自体が低
抵抗であるため、表皮効果により電流分布が断面表層に
集中したとしても低抵抗状態を保つことができ、また比
透磁率を 1として取り扱うことができる非磁性体である
ため、インダクタンスを小さくできると共に周波数依存
性を解消することができる。しかしながら、Cu系リード
フレームは、パッケージ材料であるセラミックスとの熱
膨張係数の差が大きいことから、一般的なガラス系封着
材を用いて接合すると、上記熱膨張差により生じる熱応
力によって封着部分（特に封着材部分）に亀裂が生じた
り、また亀裂が生じないまでも、十分な封着信頼性が得
られないという問題を有していた。On the other hand, since the Cu-based lead frame itself has a low resistance, it can maintain a low-resistance state even if the current distribution is concentrated on the cross-sectional surface layer due to the skin effect, and the relative magnetic permeability is treated as 1. Since it is a non-magnetic material, the inductance can be reduced and the frequency dependency can be eliminated. However, since the Cu-based lead frame has a large difference in thermal expansion coefficient from ceramics as a package material, when bonding is performed using a general glass-based sealing material, sealing is performed due to thermal stress caused by the difference in thermal expansion. There has been a problem that a crack is generated in a portion (particularly, a sealing material portion), and even if no crack is generated, sufficient sealing reliability cannot be obtained.

【０００６】[0006]

【発明が解決しようとする課題】上述したように、従来
のセラミックスパッケージにおいて、 Fe-Ni系リードフ
レームを用いた場合には、抵抗やインダクタンスが周波
数により変化し、特に高速動作型の半導体チップの動作
特性に悪影響を及ぼしやすいという問題があった。一
方、Cu系リードフレームを用いた場合には、ガラス系封
着材で信頼性の高い封着を行うことができないという問
題があった。As described above, when a Fe-Ni-based lead frame is used in a conventional ceramic package, the resistance and inductance change depending on the frequency. There has been a problem that the operating characteristics are likely to be adversely affected. On the other hand, when a Cu-based lead frame is used, there is a problem that highly reliable sealing cannot be performed with a glass-based sealing material.

【０００７】本発明は、このような課題に対処してなさ
れたもので、リードフレームの抵抗やインダクタンスの
周波数依存性を抑制すると共に、封着部分の信頼性を高
めることを可能にした、セラミックス基体を用いた半導
体パッケージを提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has been made to reduce the frequency dependence of the resistance and inductance of a lead frame and to improve the reliability of a sealed portion. It is an object of the present invention to provide a semiconductor package using a base.

【０００８】[0008]

【課題を解決するための手段】本発明の半導体パッケー
ジは、半導体チップが搭載されたセラミックス基体と、
前記セラミックス基体の前記半導体チップの搭載面側に
複数の列状に配置された封着材を介して接合され、かつ
前記半導体チップに電気的に接続された、表面に酸化層
を有する銅系リードフレームと、前記セラミックス基体
に前記銅系リードフレームを介して接合されたセラミッ
クスキャップとを具備することを特徴としている。According to the present invention, there is provided a semiconductor package comprising: a ceramic base on which a semiconductor chip is mounted;
On the side of the ceramic substrate on which the semiconductor chip is mounted
A copper-based lead frame having an oxide layer on the surface, which is joined via sealing materials arranged in a plurality of rows, and electrically connected to the semiconductor chip; and the copper-based lead frame is attached to the ceramic base. And a ceramics cap joined through the ceramic cap.

【０００９】また、上記半導体パッケージにおいて、前
記銅系リードフレームは、Cuを主成分とし、これに0.1
〜1.2重量%のCrおよび0.05〜0.3重量%のZrから選ばれた
少なくとも 1種を添加したCu基合金からなること、前記
Cu基合金はさらに 0.005〜0.05重量%のSiを含むことを
特徴としている。さらに、上記半導体パッケージにおい
て、前記銅系リードフレームのパッケージ内先端部は、
前記封着材を介して前記セラミックス基体に接合されて
いることを特徴としている。また、前記封着材の列の幅
は1〜10mm、前記セラミックス基体と前記封着材との実
接合面積は、セラミックス基体の封着部面積に対して30
〜70%であることが好ましい。 In the above-mentioned semiconductor package, the copper-based lead frame contains Cu as a main component, and contains 0.1% of Cu.
A Cu-based alloy to which at least one selected from the group consisting of -1.2 wt% Cr and 0.05-0.3 wt% Zr is added,
The Cu-based alloy is further characterized by containing 0.005 to 0.05% by weight of Si. Further, in the semiconductor package, a tip portion in the package of the copper-based lead frame may include:
It is characterized by being joined to the ceramic base via the sealing material. Also, the width of the row of the sealing material
Is 1 to 10 mm, the actual distance between the ceramic base and the sealing material.
The bonding area is 30% of the sealing area of the ceramic substrate.
Preferably it is ~ 70%.

【００１０】本発明の半導体パッケージにおいては、表
面にCu酸化層、特にCrやZrの濃度が高いCuの酸化物層を
有する銅系リードフレームを用いており、この表面の酸
化層は例えばガラス系の封着材の濡れ性を改善する働き
を有する。また、このような銅系リードフレーム、特に
CrやZrの濃度が高い銅系合金からなるリードフレーム
を、複数の列状に配置した封着材を介してセラミックス
基体に接合しており、銅系リードフレームとセラミック
ス基体との直接結合面積の低減を図っている。これらに
より、銅系リードフレームと例えばガラス系封着材との
良好な接合状態が得られると共に、銅系リードフレーム
とセラミックス基体との熱膨張差に起因して生じる熱応
力を緩和することができるため、高信頼性の下で銅系リ
ードフレームをセラミックス基体に接合することが可能
となる。すなわち、封着部分の信頼性を高めることがで
きる。そして、銅系リードフレームは表皮効果により電
流分布が断面表層に集中したとしても低抵抗状態を保つ
ことができると共に、抵抗やインダクタンスの周波数依
存性が極めて小さいため、高周波動作型の半導体チップ
を搭載した場合においても、良好な動作特性を得ること
ができる。[0010] In the semiconductor package of the present invention, a copper-based lead frame having a Cu oxide layer, particularly a Cu oxide layer having a high Cr or Zr concentration, is used on the surface. Has the function of improving the wettability of the sealing material. In addition, such copper-based lead frames, especially
A lead frame made of a copper-based alloy with a high concentration of Cr or Zr is joined to a ceramic substrate through a plurality of rows of sealing materials, and the direct bonding area between the copper-based lead frame and the ceramic substrate is reduced. We are trying to reduce it. With these, a good bonding state between the copper-based lead frame and, for example, a glass-based sealing material can be obtained, and the thermal stress generated due to a difference in thermal expansion between the copper-based lead frame and the ceramic base can be reduced. Therefore, it is possible to join the copper-based lead frame to the ceramic base with high reliability. That is, the reliability of the sealed portion can be improved. The copper-based lead frame can maintain a low-resistance state even if the current distribution is concentrated on the surface layer by the skin effect, and the frequency dependence of resistance and inductance is extremely small, so a high-frequency operation type semiconductor chip is mounted. Even in this case, good operation characteristics can be obtained.

【００１１】[0011]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.

【００１２】図１は、本発明を適用した一実施例による
半導体パッケージ（ＱＦＰ）の構成を示す断面図であ
る。同図において、１は半導体チップ２の収容部となる
キャビティ１ａを有するセラミックス基体である。セラ
ミックス基体１のキャビティ１ａ内には、 Ag-ポリイミ
ド、 Ag-ガラス等の接合材３を介して半導体チップ２が
接合搭載されている。FIG. 1 is a sectional view showing a configuration of a semiconductor package (QFP) according to an embodiment to which the present invention is applied. In FIG. 1, reference numeral 1 denotes a ceramic base having a cavity 1a serving as an accommodating portion for the semiconductor chip 2. In the cavity 1a of the ceramic base 1, a semiconductor chip 2 is mounted via a bonding material 3 such as Ag-polyimide or Ag-glass.

【００１３】セラミック基体１の構成材料としては、一
般的な酸化アルミニウム（Al2 O 3）等を用いることも
可能であるが、特に放熱性に優れる窒化アルミニウム(A
lN)を用いることが好ましい。これにより、半導体チッ
プの高集積化や高速動作化に伴う放出熱量の増大に対応
することができ、十分な放熱性を確保した上でパッケー
ジを小形化することが可能となる。また、パッケージを
小形化することによって、信号遅延の抑制にも効果を発
揮する。As a constituent material of the ceramic base 1, it is possible to use general aluminum oxide (Al 2 O 3 ) or the like.
It is preferred to use 1N). As a result, it is possible to cope with an increase in the amount of heat released due to high integration and high-speed operation of the semiconductor chip, and it is possible to reduce the size of the package while securing sufficient heat radiation. Further, by reducing the size of the package, it is also effective in suppressing signal delay.

【００１４】また、上記セラミックス基体１の半導体チ
ップ２の搭載面側、すなわちセラミックス基体１の外縁
側凸状端面上には、例えばガラス系の封着材４によっ
て、Cu系リードフレーム５が接合されており、このCu系
リードフレーム５と半導体チップ２の各電極とは、ボン
ディングワイヤ６等により電気的に接続されている。Cu
系リードフレーム５の構成材料となるCu基合金として
は、導電率(IACS)が 80%以上で、かつ機械的強度（引張
り強度）が50kgf/mm2 以上のものを用いることが好まし
い。このようなCu基合金としては、Cuを主成分とし、こ
れにCrおよびZrから選ばれる少なくとも 1種を添加した
Cu-Cr-Zr系合金、さらにこのCu-Cr-Zr系合金にSiを添加
した Cu-Cr-Zr-Si系合金等が例示される。上記Cr、Zrお
よびSiの組成比は、Cr:0.1〜 1重量% 、Zr: 0.05〜 1重
量% 、Si:0.005〜 0.1重量% とすることが好ましい。こ
のようなCrやZrの濃度が高く、かつSiを含む組成とする
ことで、酸化膜の剥離をより一層防止することが可能と
なる。このような Cu-Cr-Zr-Si系合金の具体的な組成と
しては、 Cu-0.55%Cr-0.25%Zr-0.04%Si が挙げられる。
上記Cu系リードフレーム５は、図２に示すように、その
表面に酸化層５ａが設けられており、またガラス系封着
材４は、セラミックス基体１の外縁側凸状端面上に辺方
向に複数列（例えば封着材列４ａ、４ｂ、４ｃ、４ｄ）
配置されている。そして、上記Cu系リードフレーム５の
表面酸化層５ａとガラス系封着材列４ａ、４ｂ、４ｃ、
４ｄとが接触し、その界面で接合封着がなされている。
なお、上記表面酸化層５ａは、Cu系リードフレーム５の
ワイヤボンディング部７のみは除去されており、Cu系リ
ードフレーム５と半導体チップ２との良好な電気的接続
を確保している。Cu系リードフレーム５の表面酸化層５
ａは、例えばワイヤボンディング部７を除いてCu系リー
ドフレーム５の表面に酸化処理を施したり、あるいは酸
化銅の塗布焼成等によっても形成することができる。A Cu-based lead frame 5 is bonded to the mounting surface of the ceramic base 1 on which the semiconductor chip 2 is mounted, that is, on the convex end face of the ceramic base 1 by, for example, a glass-based sealing material 4. The Cu lead frame 5 and each electrode of the semiconductor chip 2 are electrically connected by bonding wires 6 and the like. Cu
It is preferable to use a Cu-based alloy having a conductivity (IACS) of 80% or more and a mechanical strength (tensile strength) of 50 kgf / mm 2 or more as a constituent material of the system lead frame 5. As such a Cu-based alloy, Cu is a main component, and at least one selected from Cr and Zr is added thereto.
Examples thereof include a Cu-Cr-Zr-based alloy, and a Cu-Cr-Zr-Si-based alloy obtained by adding Si to the Cu-Cr-Zr-based alloy. It is preferable that the composition ratio of Cr, Zr, and Si is Cr: 0.1 to 1% by weight, Zr: 0.05 to 1% by weight, and Si: 0.005 to 0.1% by weight. By using such a composition having a high concentration of Cr or Zr and containing Si, it is possible to further prevent the oxide film from peeling. As a specific composition of such a Cu-Cr-Zr-Si-based alloy, there is Cu-0.55% Cr-0.25% Zr-0.04% Si.
As shown in FIG. 2, the Cu-based lead frame 5 is provided with an oxide layer 5a on its surface, and the glass-based sealing material 4 Multiple rows (for example, sealing material rows 4a, 4b, 4c, 4d)
Are located. Then, the surface oxide layer 5a of the Cu-based lead frame 5 and the glass-based sealing material rows 4a, 4b, 4c,
4d are in contact with each other, and bonding and sealing are performed at the interface.
The surface oxide layer 5a is removed only from the wire bonding portion 7 of the Cu-based lead frame 5 to ensure good electrical connection between the Cu-based lead frame 5 and the semiconductor chip 2. Surface oxide layer 5 of Cu-based lead frame 5
For example, a can be formed by oxidizing the surface of the Cu-based lead frame 5 except for the wire bonding portion 7 or by coating and firing copper oxide.

【００１５】上記表面酸化層５ａの形成方法の具体例と
しては、濃度 0.5規定の硝酸溶液に室温で 5分間浸漬し
た後、大気中にて 300℃で 5分間の熱処理を行う、ある
いは濃度 2.2規定の硝酸溶液に室温で20分間浸漬した
後、大気中にて 300℃で 5分間の熱処理を行う等が挙げ
られる。また、表面酸化層５ａの厚さは 1〜 5nmの範囲
とすることが好ましい。厚さが薄すぎる場合には効果が
なくなり、逆に厚すぎると処理時間がかかり生産性が低
下する。As a specific example of the method of forming the above surface oxide layer 5a, after immersing in a nitric acid solution having a concentration of 0.5N for 5 minutes at room temperature, a heat treatment at 300 ° C. for 5 minutes in the air, or a concentration of 2.2N Immersion in a nitric acid solution at room temperature for 20 minutes, and then performing a heat treatment at 300 ° C. for 5 minutes in the air. Further, the thickness of the surface oxide layer 5a is preferably in the range of 1 to 5 nm. If the thickness is too small, the effect is lost, while if it is too large, processing time is increased and productivity is reduced.

【００１６】列状に配置されたガラス系封着材４の具体
的な形態は、セラミックス基体１の大きさ、Cu系リード
フレーム５の構成材料や形成ピッチ等に応じて適宜設定
するものとするが、例えば 1〜10mm程度の幅で形成する
ことが好ましく、またセラミックス基体１と列状ガラス
系封着材４との実接合面積は、セラミックス基体１の封
着部面積に対して30〜 70%程度とすることが好ましい。
実接合面積が 70%未満であると、封着部分の信頼性を十
分に得ることができず、また 30%を超えるとCu系リード
フレーム５とセラミックス基体１との熱膨張差を十分に
緩和することができない。なお、Cu系リードフレーム５
の先端部（インナーリードの先端部）は、ボンディング
特性を考慮して、ガラス系封着材４を介してセラミック
ス基体１に接合しておくものとする。また、封着材４と
しては、樹脂系例えばエポキシ系やポリイミド系等の封
着材を用いることもできる。The specific form of the glass-based sealing materials 4 arranged in a row is appropriately set according to the size of the ceramic base 1, the constituent material of the Cu-based lead frame 5, the forming pitch, and the like. However, the actual bonding area between the ceramic base 1 and the row glass sealing material 4 is preferably 30 to 70 mm with respect to the area of the sealing portion of the ceramic base 1. % Is preferable.
If the actual bonding area is less than 70%, the reliability of the sealed portion cannot be sufficiently obtained, and if it exceeds 30%, the difference in thermal expansion between the Cu-based lead frame 5 and the ceramic base 1 is sufficiently reduced. Can not do it. In addition, Cu-based lead frame 5
(The tip of the inner lead) is bonded to the ceramic base 1 via the glass sealing material 4 in consideration of the bonding characteristics. Further, as the sealing material 4, a resin-based sealing material such as an epoxy-based or polyimide-based sealing material can be used.

【００１７】半導体チップ２が接合、搭載されたセラミ
ックス基体１の上面側には、上述したCu系リードフレー
ム５を介して、セラミックスキャップ８が同様に列状に
配置されたガラス系の封着材９（例えば封着材列９ａ、
９ｂ、９ｃ）により接合されており、半導体チップ２が
気密封止されている。このセラミックスキャップ８の材
質としては、各種のセラミックス焼結体を適用すること
が可能であるが、熱膨張係数や放熱性等を考慮して、窒
化アルミニウムやムライトを主成分とする焼結体を用い
ることが好ましい。なお、半導体チップ２の気密封止
は、上記セラミックスキャップ８に限らず、セラミック
ス製の枠体をCu系リードフレーム５を介してセラミック
ス基体１の上面側に接合し、その内部に封止用樹脂を充
填することによっても実施できる。On the upper surface side of the ceramic base 1 on which the semiconductor chip 2 is bonded and mounted, a glass sealing material in which ceramic caps 8 are similarly arranged in a row via the above-described Cu-based lead frame 5. 9 (for example, sealing material row 9a,
9b, 9c), and the semiconductor chip 2 is hermetically sealed. Various ceramic sintered bodies can be used as the material of the ceramic cap 8. However, in consideration of the coefficient of thermal expansion and heat dissipation, a sintered body mainly composed of aluminum nitride or mullite is used. Preferably, it is used. The hermetic sealing of the semiconductor chip 2 is not limited to the ceramic cap 8, but a ceramic frame is joined to the upper surface side of the ceramic base 1 via the Cu-based lead frame 5, and a sealing resin Can also be carried out.

【００１８】上記実施例の半導体パッケージの特性等を
以下のようにして評価した。また、本発明との比較とし
て、ガラス系封着材をセラミックス基体の封着部（外縁
側凸状端面）全面に配置してCu系リードフレームを接合
した半導体パッケージ（比較例１）と、42アロイからな
るリードフレームをセラミックス基体の封着部全面に配
置したガラス系封着材により接合した（比較例２）とを
作製し、これらについても同様に特性等の評価を行っ
た。The characteristics and the like of the semiconductor package of the above embodiment were evaluated as follows. Further, as a comparison with the present invention, a semiconductor package (Comparative Example 1) in which a glass-based sealing material is disposed over the entire sealing portion (outer-side convex end face) of a ceramic base and a Cu-based lead frame is joined, and 42 (Comparative Example 2) in which a lead frame made of an alloy was bonded with a glass-based sealing material disposed on the entire surface of the sealing portion of the ceramic substrate, and properties and the like were similarly evaluated.

【００１９】まず、上記実施例および比較例１、２によ
る各半導体パッケージのリードフレームの封着性を評価
した。その結果、実施例と比較例２による半導体パッケ
ージにおいては、封着工程で何等問題を生じることはな
かったが、ガラス系封着材を全面に配置した比較例１に
よる半導体パッケージでは、封着部分に熱応力によって
クラックが生じ、実用に耐え得るようなものではなかっ
た。First, the sealability of the lead frame of each semiconductor package according to the above-described example and comparative examples 1 and 2 was evaluated. As a result, in the semiconductor package according to the example and the comparative example 2, no problem occurred in the sealing process, but in the semiconductor package according to the comparative example 1 in which the glass-based sealing material was disposed on the entire surface, the sealing portion was not formed. Cracks occurred due to thermal stress, and were not practically usable.

【００２０】すなわち、上記実施例の半導体パッケージ
においては、Cu系リードフレーム５を封着材列４ａ、４
ｂ、４ｃ、４ｄによりセラミックス基体１に接合し、Cu
系リードフレーム５とセラミックス基体１とが直接結合
する面積の低減を図っているため、Cu系リードフレーム
５とセラミックス基体１との熱膨張差に起因して封着時
に生じる熱応力を緩和することができ、これにより良好
にCu系リードフレーム５を接合封着することが可能とな
る。また、Cu系リードフレーム５の表面には、酸化層５
ａを設けているため、良好なガラス系封着材４の濡れ性
が得られるため、これによっても封着性が向上する。こ
れらによって、優れた封着信頼性を得ることが可能とな
る。また、ガラス系封着材４を列状に配置することによ
り、ガラス系封着材４より誘電率が低い空気が存在する
部分が形成されるため、電気的容量が低下し、これによ
り信号遅延を抑制することが可能となるという利点も生
ずる。That is, in the semiconductor package of the above embodiment, the Cu-based lead frame 5 is
b, 4c, and 4d, and joined to the ceramic base 1,
Since the area where the lead frame 5 and the ceramic substrate 1 are directly bonded to each other is reduced, the thermal stress generated at the time of sealing due to the difference in thermal expansion between the Cu lead frame 5 and the ceramic substrate 1 is reduced. Thus, the Cu-based lead frame 5 can be satisfactorily bonded and sealed. Also, an oxide layer 5 is formed on the surface of the Cu-based lead frame 5.
Since a is provided, good wettability of the glass-based sealing material 4 can be obtained, so that the sealing property is also improved. These make it possible to obtain excellent sealing reliability. Further, by arranging the glass-based sealing material 4 in a row, a portion where air having a lower dielectric constant than that of the glass-based sealing material 4 exists is formed, so that the electric capacity is reduced, thereby causing a signal delay. This also has the advantage that it is possible to suppress

【００２１】次に、上記実施例の半導体パッケージと比
較例２の半導体パッケージを用いて、電気的特性を評価
した。まず、各半導体パッケージのリードフレームの電
気抵抗の周波数依存性として、200MHzにおける抵抗Ｒ
200 と1MHzにおける抵抗Ｒ1 との比を測定、評価した。
その結果、42アロイからなるリードフレームを用いた比
較例２による半導体パッケージでは、表皮効果により電
気抵抗が測定周波数と共に見掛け上増大した。これに対
して、実施例による半導体パッケージでは、低抵抗でか
つ周波数によらない特性を得ることができた。また、各
半導体パッケージの伝送特性をネットワークアナライザ
を用いて測定した。その結果、比較例２の半導体パッケ
ージでは、周波数が高くなるにつれて通過電圧が低下
し、信号が通りにくくなることが判明した。一方、実施
例の半導体パッケージでは 1000MHz(1GHz)以上の信号で
も出力の低下は僅かであった。Next, electrical characteristics were evaluated using the semiconductor package of the above embodiment and the semiconductor package of Comparative Example 2. First, as the frequency dependence of the electric resistance of the lead frame of each semiconductor package, the resistance R at 200 MHz
Measuring the ratio of the resistance R 1 in 200 and 1 MHz, and evaluated.
As a result, in the semiconductor package according to Comparative Example 2 using the lead frame made of the 42 alloy, the electrical resistance apparently increased with the measurement frequency due to the skin effect. On the other hand, in the semiconductor package according to the example, characteristics having low resistance and independent of frequency could be obtained. The transmission characteristics of each semiconductor package were measured using a network analyzer. As a result, in the semiconductor package of Comparative Example 2, it was found that the passing voltage was reduced as the frequency was increased, and it was difficult for signals to pass. On the other hand, in the semiconductor package of the example, even if the signal was 1000 MHz (1 GHz) or more, the output decreased slightly.

【００２２】上述した各測定結果から明らかなように、
本発明による半導体パッケージは、良好な封着信頼性が
得られると共に、信号遅延が小さく、高周波まで信号を
良好に通過させることが可能であることから、特に高速
デバイス用のパッケージとして実用性に優れていること
が明らかである。As is evident from the above measurement results,
INDUSTRIAL APPLICABILITY The semiconductor package according to the present invention has excellent sealing reliability, has a small signal delay, and is capable of transmitting a signal well up to a high frequency. It is clear that

【００２３】なお、上記実施例においては、リードフレ
ームと半導体チップとの電気的な接続をワイヤボンディ
ングにより行った例について説明したが、本発明はこれ
に限定されるものではなく、ＴＡＢやフリップチップ法
を使用したものについても適用可能である。In the above embodiment, an example was described in which the electrical connection between the lead frame and the semiconductor chip was made by wire bonding. However, the present invention is not limited to this, and the TAB and flip chip The method using the method is also applicable.

【００２４】[0024]

【発明の効果】以上説明したように、本発明の半導体パ
ッケージによれば、リードフレームの抵抗やインダクタ
ンスの周波数依存性を抑制した上で、封着部分の信頼性
を高めることができる。よって、特に高速デバイスの搭
載用に適した高性能で信頼性の高い半導体パッケージを
提供することが可能となる。As described above, according to the semiconductor package of the present invention, the reliability of the sealed portion can be enhanced while suppressing the frequency dependence of the resistance and inductance of the lead frame. Therefore, it is possible to provide a high-performance and highly reliable semiconductor package particularly suitable for mounting a high-speed device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の一実施例による半導体パッケージの
構成を示す断面図である。FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor package according to an embodiment of the present invention.

【図２】 図１に示す半導体パッケージの要部を拡大し
て示す断面図である。FIG. 2 is an enlarged cross-sectional view showing a main part of the semiconductor package shown in FIG. 1;

【符号の説明】[Explanation of symbols]

１……セラミックス基体 ２……半導体チップ ４、９……ガラス系封着材 ４ａ、４ｂ、４ｃ、４ｄ、９ａ、９ｂ、９ｃ…封着材列 ５……Cu系リードフレーム ５ａ…表面酸化層 ８……セラミックスキャップ DESCRIPTION OF SYMBOLS 1 ... Ceramic base 2 ... Semiconductor chip 4, 9 ... Glass-based sealing material 4a, 4b, 4c, 4d, 9a, 9b, 9c ... Sealing material row 5 ... Cu-based lead frame 5a ... Surface oxide layer 8 Ceramic cap

───────────────────────────────────────────────────── フロントページの続き (72)発明者 手島 光一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (56)参考文献 特開 昭59−16350（ＪＰ，Ａ) 特開 平１−268156（ＪＰ，Ａ) 実開 昭58−135945（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/02 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Koichi Teshima 1 Ritsumeikan Center, Komukai Toshiba-cho, Kawasaki City, Kanagawa Prefecture (56) References 1-268156 (JP, A) Actually open 1983-135945 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 23/50 H01L 23/02

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体チップが搭載されたセラミックス
基体と、 前記セラミックス基体の前記半導体チップの搭載面側に
複数の列状に配置された封着材を介して接合され、かつ
前記半導体チップに電気的に接続された、表面に酸化層
を有する銅系リードフレームと、 前記セラミックス基体に前記銅系リードフレームを介し
て接合されたセラミックスキャップとを具備することを
特徴とする半導体パッケージ。A ceramic substrate on which a semiconductor chip is mounted; and a ceramic substrate on a side of the ceramic substrate on which the semiconductor chip is mounted.
A copper-based lead frame having an oxide layer on the surface, which is joined via sealing materials arranged in a plurality of rows and is electrically connected to the semiconductor chip; and the copper-based lead frame on the ceramic base A semiconductor package comprising: a ceramic cap joined via a ceramic cap. 【請求項２】 請求項１記載の半導体パッケージにおい
て、 前記銅系リードフレームは、Cuを主成分とし、これに
0.1〜 1.2重量%のCrおよび0.05〜 0.3重量%のZrから選
ばれた少なくとも 1種を添加したCu基合金からなること
を特徴とする半導体パッケージ。2. The semiconductor package according to claim 1, wherein the copper-based lead frame is mainly composed of Cu,
A semiconductor package comprising a Cu-based alloy to which at least one selected from 0.1 to 1.2% by weight of Cr and 0.05 to 0.3% by weight of Zr is added. 【請求項３】 請求項２記載の半導体パッケージにおい
て、 前記Cu基合金は、さらに 0.005〜0.05重量%のSiを含む
ことを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the Cu-based alloy further contains 0.005 to 0.05% by weight of Si. 【請求項４】 請求項１記載の半導体パッケージにおい
て、 前記銅系リードフレームのパッケージ内先端部は、前記
封着材を介して前記セラミックス基体に接合されている
ことを特徴とする半導体パッケージ。4. The semiconductor package according to claim 1, wherein a tip portion of the copper-based lead frame in the package is joined to the ceramic base via the sealing material. 【請求項５】 請求項１記載の半導体パッケージにおい
て、 前記封着材の列の幅は1〜10mmであることを特徴とする
半導体パッケージ。 5. The semiconductor package according to claim 1, wherein
Te, the column width of the sealing material is characterized in that it is a 1~10mm
Semiconductor package. 【請求項６】 請求項１記載の半導体パッケージにおい
て、 前記セラミックス基体と前記封着材との実接合面積は、
セラミックス基体の封着部面積に対して30〜70%である
ことを特徴とする半導体パッケージ。 6. The semiconductor package according to claim 1, wherein
Thus, the actual bonding area between the ceramic base and the sealing material is
30-70% of the sealing area of the ceramic substrate
A semiconductor package characterized by the above-mentioned.
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