JP3228609B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを含む半導体装置に係り、とくに、Ｎ型及びＰ型の
両導電型埋込み領域を用いた縦型構造に関するものであ
る。
スタを含む半導体装置に係り、とくに、Ｎ型及びＰ型の
両導電型埋込み領域を用いた縦型構造に関するものであ
る。
【０００２】
【従来の技術】従来、バイポーラトランジスタを有する
ＬＳＩなどの半導体装置は、高い集積密度と少ない消費
電力をめざして開発が進められている。図１２は、従来
の縦型ＮＰＮトランジスタの断面図である。Ｐ型シリコ
ン半導体基板９上にＮ型エピタキシャルシリコン半導体
層７を形成したウエーハを用いる。ウエーハ主面には、
エミッタ電極Ｅが接触しているＮ＋エミッタ領域１が形
成されている。エミッタ領域１を囲むようにＰ−ベース
領域３が形成されている。ベース領域３０内には高濃度
のベース電極取出し領域２０が形成されていて、その上
にベース電極Ｂが取付けられている。ベース領域３０に
離隔して、ベース領域３０を囲むようにＮ＋コレクタ領
域５０が形成されている。コレクタ領域５０には、Ｎ＋
コレクタ電極取出し領域４０が形成され、その上にコレ
クタ電極Ｃが取付けられている。これらトランジスタを
構成する領域は、シリコン半導体基板９上に形成された
前記エピタキシャルシリコン半導体層７又はこの半導体
層に形成されたＮウエル領域に形成される。このトラン
ジスタを囲んでＰ−素子分離領域６が半導体基板９まで
形成されている。素子領域の半導体基板９表面にはＮ＋
埋込み領域８０が形成され、これにコレクタ領域５０が
接触している。
ＬＳＩなどの半導体装置は、高い集積密度と少ない消費
電力をめざして開発が進められている。図１２は、従来
の縦型ＮＰＮトランジスタの断面図である。Ｐ型シリコ
ン半導体基板９上にＮ型エピタキシャルシリコン半導体
層７を形成したウエーハを用いる。ウエーハ主面には、
エミッタ電極Ｅが接触しているＮ＋エミッタ領域１が形
成されている。エミッタ領域１を囲むようにＰ−ベース
領域３が形成されている。ベース領域３０内には高濃度
のベース電極取出し領域２０が形成されていて、その上
にベース電極Ｂが取付けられている。ベース領域３０に
離隔して、ベース領域３０を囲むようにＮ＋コレクタ領
域５０が形成されている。コレクタ領域５０には、Ｎ＋
コレクタ電極取出し領域４０が形成され、その上にコレ
クタ電極Ｃが取付けられている。これらトランジスタを
構成する領域は、シリコン半導体基板９上に形成された
前記エピタキシャルシリコン半導体層７又はこの半導体
層に形成されたＮウエル領域に形成される。このトラン
ジスタを囲んでＰ−素子分離領域６が半導体基板９まで
形成されている。素子領域の半導体基板９表面にはＮ＋
埋込み領域８０が形成され、これにコレクタ領域５０が
接触している。
【０００３】また、図１３は、従来の縦型ＰＮＰトラン
ジスタの断面図である。Ｐ型シリコン半導体基板９上に
Ｎ型エビタキシャルシリコン半導体層を形成した図１２
と同じウエーハを用いる。ウエーハ主面には、エミッタ
電極Ｅが接触しているＰ＋エミッタ領域１５が形成され
ている。エミッタ領域１５に対向してＮ＋ベース電極取
出し領域２５が複数形成され、その上にベース電極Ｂが
取付けられている。ベース領域は、エミッタ領域とコレ
クタ領域とに囲まれたＮウエル領域又はＮ型エピタキシ
ャルシリコン半導体層７全体がこれに相当する。ベース
電極取出し領域２５及びエミッタ領域１５を囲むよう
に、Ｐ＋コレクタ領域５５が形成されている。コレクタ
領域５５にはＰ＋コレクタ電極取りだし領域４５が形成
され、その上にコレクタ電極Ｃが取付けられている。コ
レクタ領域５５に近接し、ベース電極取りだし領域２５
とは反対側に、高濃度のＮ＋不純物拡散領域３５が形成
されている。このＮ＋不純物拡散領域３５には、電極取
出し領域６５が形成され、この上に入力電極Ｖccが形成
されている。また、これらのトランジスタを形成する領
域は、シリコン半導体基板９上に形成された前記エピタ
キシャルシリコン半導体層７又はこの半導体層に形成さ
れたＮウエル領域に形成される。このトランジスタを囲
んで、Ｐ−素子分離領域６が半導体基板９まで形成され
ている。
ジスタの断面図である。Ｐ型シリコン半導体基板９上に
Ｎ型エビタキシャルシリコン半導体層を形成した図１２
と同じウエーハを用いる。ウエーハ主面には、エミッタ
電極Ｅが接触しているＰ＋エミッタ領域１５が形成され
ている。エミッタ領域１５に対向してＮ＋ベース電極取
出し領域２５が複数形成され、その上にベース電極Ｂが
取付けられている。ベース領域は、エミッタ領域とコレ
クタ領域とに囲まれたＮウエル領域又はＮ型エピタキシ
ャルシリコン半導体層７全体がこれに相当する。ベース
電極取出し領域２５及びエミッタ領域１５を囲むよう
に、Ｐ＋コレクタ領域５５が形成されている。コレクタ
領域５５にはＰ＋コレクタ電極取りだし領域４５が形成
され、その上にコレクタ電極Ｃが取付けられている。コ
レクタ領域５５に近接し、ベース電極取りだし領域２５
とは反対側に、高濃度のＮ＋不純物拡散領域３５が形成
されている。このＮ＋不純物拡散領域３５には、電極取
出し領域６５が形成され、この上に入力電極Ｖccが形成
されている。また、これらのトランジスタを形成する領
域は、シリコン半導体基板９上に形成された前記エピタ
キシャルシリコン半導体層７又はこの半導体層に形成さ
れたＮウエル領域に形成される。このトランジスタを囲
んで、Ｐ−素子分離領域６が半導体基板９まで形成され
ている。
【０００４】素子領域の半導体基板９表面にはＮウエル
９５が形成されており、その中にＰ＋埋込み領域１０５
が形成されこれにコレクタ領域５５が接触している。ま
た、同じＮウエル９５内において、Ｐ＋埋込み領域１０
５に近接してＮ＋埋込み領域８５が形成され、これに前
記Ｎ＋不純物拡散領域３５が接触している。従来の縦型
ＮＰＮトランジスタは、エミッタ領域であるＮ＋不純物
拡散領域６０の周囲のベース領域にｈfe、Ｖceo を決定
している不純物濃度のＰ−不純物拡散領域３３及びそれ
よりも不純物濃度の高いＰ＋不純物拡散領域２０を設
け、そこにベース電位を与えていた（図１２参照）。縦
型ＰＮＰトランジスタも同様にエミッタ領域であるＰ＋
不純物拡散領域１５の周囲にＮ＋不純物拡散領域２５を
設け、そこにベース電位を与えていた（図１３参照）。
９５が形成されており、その中にＰ＋埋込み領域１０５
が形成されこれにコレクタ領域５５が接触している。ま
た、同じＮウエル９５内において、Ｐ＋埋込み領域１０
５に近接してＮ＋埋込み領域８５が形成され、これに前
記Ｎ＋不純物拡散領域３５が接触している。従来の縦型
ＮＰＮトランジスタは、エミッタ領域であるＮ＋不純物
拡散領域６０の周囲のベース領域にｈfe、Ｖceo を決定
している不純物濃度のＰ−不純物拡散領域３３及びそれ
よりも不純物濃度の高いＰ＋不純物拡散領域２０を設
け、そこにベース電位を与えていた（図１２参照）。縦
型ＰＮＰトランジスタも同様にエミッタ領域であるＰ＋
不純物拡散領域１５の周囲にＮ＋不純物拡散領域２５を
設け、そこにベース電位を与えていた（図１３参照）。
【０００５】
【発明が解決しようとする課題】これら従来の縦型トラ
ンジスタは、ベース電位がエミッタ領域の周辺部で最も
大きくなる。そのために電流集中効果により縦型ＮＰＮ
又はＰＮＰ構造の有効活性領域が減少していた。この効
果はとくに大面積のエミッタを持つ縦型ＮＰＮ又はＰＮ
Ｐ構造のトランジスタに顕著に現れる。また、エミッタ
領域とコレクタ電極取りだし領域の間にベース領域内に
形成されたベース領域の高濃度不純物拡散領域が存在す
るので、エミッターコレクタ間距離が大きくなり、実質
的なコレクタ抵抗が増大していた。
ンジスタは、ベース電位がエミッタ領域の周辺部で最も
大きくなる。そのために電流集中効果により縦型ＮＰＮ
又はＰＮＰ構造の有効活性領域が減少していた。この効
果はとくに大面積のエミッタを持つ縦型ＮＰＮ又はＰＮ
Ｐ構造のトランジスタに顕著に現れる。また、エミッタ
領域とコレクタ電極取りだし領域の間にベース領域内に
形成されたベース領域の高濃度不純物拡散領域が存在す
るので、エミッターコレクタ間距離が大きくなり、実質
的なコレクタ抵抗が増大していた。
【０００６】本発明はこのような事情によりなされたも
のであり、縦型トランジスタの電流集中効果を緩和し、
コレクタ内部抵抗の低減をはかった半導体装置及びその
製造方法を提供することを目的にしている。
のであり、縦型トランジスタの電流集中効果を緩和し、
コレクタ内部抵抗の低減をはかった半導体装置及びその
製造方法を提供することを目的にしている。
【０００７】
【課題を解決するための手段】本発明は、ベース電位を
高濃度不純物拡散埋込み領域を介してエミッタ領域の直
下に与えることを特徴としている。また、Ｐ型及びＮ型
の埋込み領域を形成するに際し、不純物の拡散係数の差
を利用して２種類の埋込み領域を同時に形成することを
特徴としている。
高濃度不純物拡散埋込み領域を介してエミッタ領域の直
下に与えることを特徴としている。また、Ｐ型及びＮ型
の埋込み領域を形成するに際し、不純物の拡散係数の差
を利用して２種類の埋込み領域を同時に形成することを
特徴としている。
【０００８】すなわち、本発明の半導体装置は、半導体
ウエーハの主面に露出して形成されたＰ型エミッタ領域
と、前記半導体ウエーハの主面に露出して形成され、前
記Ｐ型エミッタ領域を囲む第１のＮ型ベース領域と、前
記半導体ウエーハの主面に露出して形成され、前記第１
のＮ型ベース領域に離隔して対向している第２のＮ型ベ
ース領域と、前記半導体ウエーハの主面に露出して形成
された少なくとも１つのＰ型コレクタ領域と、前記半導
体ウエーハ内部に、前記Ｐ型エミッタ領域、前記第１の
Ｎ型ベース領域及び前記Ｐ型コレクタ領域の下に形成さ
れているＮ型埋込み領域と、前記半導体ウエーハ内部
に、前記Ｎ型埋込み領域と重なって形成され、前記Ｎ型
埋込み領域より上方向又は上方向及び下方向に厚くなっ
ているＰ型埋込み領域とを備え、前記Ｐ型埋込み領域
は、前記Ｐ型コレクタ領域と電気的に接続し、このＰ型
埋込み領域には前記Ｐ型エミッタ領域の直下の所定領域
に少なくとも１つのこのＰ型埋込み領域が形成されてい
ない窓が形成され、前記Ｎ型埋込み込み領域は、１端が
第２のＮ型ベース領域に電気的に接続し他端が前記Ｐ型
エミッタ領域の直下に延在して前記窓に突出しており、
かつ、前記第１のＮ型ベース領域に電気的に接続してい
ることを特徴としている。
ウエーハの主面に露出して形成されたＰ型エミッタ領域
と、前記半導体ウエーハの主面に露出して形成され、前
記Ｐ型エミッタ領域を囲む第１のＮ型ベース領域と、前
記半導体ウエーハの主面に露出して形成され、前記第１
のＮ型ベース領域に離隔して対向している第２のＮ型ベ
ース領域と、前記半導体ウエーハの主面に露出して形成
された少なくとも１つのＰ型コレクタ領域と、前記半導
体ウエーハ内部に、前記Ｐ型エミッタ領域、前記第１の
Ｎ型ベース領域及び前記Ｐ型コレクタ領域の下に形成さ
れているＮ型埋込み領域と、前記半導体ウエーハ内部
に、前記Ｎ型埋込み領域と重なって形成され、前記Ｎ型
埋込み領域より上方向又は上方向及び下方向に厚くなっ
ているＰ型埋込み領域とを備え、前記Ｐ型埋込み領域
は、前記Ｐ型コレクタ領域と電気的に接続し、このＰ型
埋込み領域には前記Ｐ型エミッタ領域の直下の所定領域
に少なくとも１つのこのＰ型埋込み領域が形成されてい
ない窓が形成され、前記Ｎ型埋込み込み領域は、１端が
第２のＮ型ベース領域に電気的に接続し他端が前記Ｐ型
エミッタ領域の直下に延在して前記窓に突出しており、
かつ、前記第１のＮ型ベース領域に電気的に接続してい
ることを特徴としている。
【０００９】本発明の半導体装置の製造方法は、半導体
ウエーハ内部にＮ型高濃度不純物領域を形成する工程
と、前記半導体ウエーハ内部に前記Ｎ型高濃度不純物領
域と少なくとも部分的に重なっているＰ型高濃度不純物
領域を形成する工程と、前記半導体ウエーハを熱処理す
ることにより前記Ｎ型及びＰ型高濃度不純物拡散領域の
不純物を熱拡散して、Ｎ型埋込み領域と、前記Ｎ型埋込
み領域と重なって形成され、前記Ｎ型埋込み領域より上
方向又は上方向及び下方向に厚くなっているＰ型埋込み
領域とを形成する工程と、前記半導体ウエーハの主面に
Ｐ型エミッタ領域を前記Ｎ型埋込み領域の真上に位置す
るように形成する工程と、前記半導体ウエーハの主面に
前記Ｐ型エミッタ領域を囲み、前記Ｎ型埋込み領域に電
気的に接続している第１のＮ型ベース領域を形成する工
程と、前記半導体ウエーハの主面に露出し、前記第１の
Ｎ型ベース領域に離隔して対向し、前記Ｎ型埋込み領域
と電気的に接続している第２のＮ型ベース領域を形成す
る工程と、前記半導体ウエーハの主面に、前記Ｐ型埋込
み領域と電気的に接続している少なくとも１つのＰ型コ
レクタ領域を形成する工程とを備え、前記Ｐ型埋込み領
域は、前記Ｐ型エミッタ領域の直下の所定領域に少なく
とも１つのこのＰ型埋込み領域が形成されていない窓が
形成され、前記Ｎ型埋込み領域の一端は、前記窓に突出
していることを特徴としている。
ウエーハ内部にＮ型高濃度不純物領域を形成する工程
と、前記半導体ウエーハ内部に前記Ｎ型高濃度不純物領
域と少なくとも部分的に重なっているＰ型高濃度不純物
領域を形成する工程と、前記半導体ウエーハを熱処理す
ることにより前記Ｎ型及びＰ型高濃度不純物拡散領域の
不純物を熱拡散して、Ｎ型埋込み領域と、前記Ｎ型埋込
み領域と重なって形成され、前記Ｎ型埋込み領域より上
方向又は上方向及び下方向に厚くなっているＰ型埋込み
領域とを形成する工程と、前記半導体ウエーハの主面に
Ｐ型エミッタ領域を前記Ｎ型埋込み領域の真上に位置す
るように形成する工程と、前記半導体ウエーハの主面に
前記Ｐ型エミッタ領域を囲み、前記Ｎ型埋込み領域に電
気的に接続している第１のＮ型ベース領域を形成する工
程と、前記半導体ウエーハの主面に露出し、前記第１の
Ｎ型ベース領域に離隔して対向し、前記Ｎ型埋込み領域
と電気的に接続している第２のＮ型ベース領域を形成す
る工程と、前記半導体ウエーハの主面に、前記Ｐ型埋込
み領域と電気的に接続している少なくとも１つのＰ型コ
レクタ領域を形成する工程とを備え、前記Ｐ型埋込み領
域は、前記Ｐ型エミッタ領域の直下の所定領域に少なく
とも１つのこのＰ型埋込み領域が形成されていない窓が
形成され、前記Ｎ型埋込み領域の一端は、前記窓に突出
していることを特徴としている。
【００１０】
【作用】埋込み領域としてＰ型及びＮ型の２つの領域を
形成し、そのいずれかをベース領域としてバイポーラト
ランジスタを縦型構造にすることにより、ベース電位を
与える部分がエミッタ領域直下の任意の場所に与えるこ
とができ、また、エミッタ領域と高不純物濃度のコレク
タ電極取り出し領域の距離を短くすることができる。さ
らに、Ｎ型埋込み領域を形成する不純物とＰ型埋込み領
域を形成する不純物の拡散係数の差を利用してベース領
域又はコレクタ領域を兼ねる埋込み領域を他の埋込み領
域に重ねて形成することができる。
形成し、そのいずれかをベース領域としてバイポーラト
ランジスタを縦型構造にすることにより、ベース電位を
与える部分がエミッタ領域直下の任意の場所に与えるこ
とができ、また、エミッタ領域と高不純物濃度のコレク
タ電極取り出し領域の距離を短くすることができる。さ
らに、Ｎ型埋込み領域を形成する不純物とＰ型埋込み領
域を形成する不純物の拡散係数の差を利用してベース領
域又はコレクタ領域を兼ねる埋込み領域を他の埋込み領
域に重ねて形成することができる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１及び図２を参照して本発明を説明する
ための第１の参照例を説明する。図１は、縦型ＮＰＮト
ランジスタの断面図であり、図２は、表面に形成された
電極の表示を省いた前図のトランジスタの平面図であ
る。図２のＡ−Ａ′線に沿う断面図が図１になってい
る。この参照例では、前述の従来例と同様に、Ｐ型シリ
コン半導体基板９上にＮ型エピタキシャルシリコン半導
体層７を形成したウエーハを用いる。ウエーハ主面には
エミッタ電極Ｅが形成されているＮ＋エミッタ領域１が
設けられている。エミッタ領域１を囲むようにＰ−ベー
ス領域３が形成されている。ベース領域３と離隔して高
不純物濃度のＰ＋ベース領域１１が形成されている。こ
のＰ＋ベース領域１１内には、高不純物濃度のベース電
極取出し領域２が形成されていて、その上にベース電極
Ｂが取付けられている。この電極取出し領域２は、ベー
ス領域１１に５×１０15／ｃｍ2 程度の不純物を打ち込
んで形成する。ベース領域３に離隔して、ベース領域３
に対向するようにＮ＋コレクタ領域５が形成されてい
る。コレクタ領域５にはＮ＋コレクタ電極取出し領域４
が形成され、その上にコレクタ電極Ｃが取付けられてい
る。
する。まず、図１及び図２を参照して本発明を説明する
ための第１の参照例を説明する。図１は、縦型ＮＰＮト
ランジスタの断面図であり、図２は、表面に形成された
電極の表示を省いた前図のトランジスタの平面図であ
る。図２のＡ−Ａ′線に沿う断面図が図１になってい
る。この参照例では、前述の従来例と同様に、Ｐ型シリ
コン半導体基板９上にＮ型エピタキシャルシリコン半導
体層７を形成したウエーハを用いる。ウエーハ主面には
エミッタ電極Ｅが形成されているＮ＋エミッタ領域１が
設けられている。エミッタ領域１を囲むようにＰ−ベー
ス領域３が形成されている。ベース領域３と離隔して高
不純物濃度のＰ＋ベース領域１１が形成されている。こ
のＰ＋ベース領域１１内には、高不純物濃度のベース電
極取出し領域２が形成されていて、その上にベース電極
Ｂが取付けられている。この電極取出し領域２は、ベー
ス領域１１に５×１０15／ｃｍ2 程度の不純物を打ち込
んで形成する。ベース領域３に離隔して、ベース領域３
に対向するようにＮ＋コレクタ領域５が形成されてい
る。コレクタ領域５にはＮ＋コレクタ電極取出し領域４
が形成され、その上にコレクタ電極Ｃが取付けられてい
る。
【００１２】これらトランジスタを構成する領域は、シ
リコン半導体基板９上に形成された前記エピタキシャル
シリコン半導体層７かもしくはこの半導体層が形成され
たＮウエル領域に形成される。このトランジスタを囲ん
で、Ｐ−素子分離領域６が半導体基板９まで形成されて
いる。素子領域の半導体基板９表面にはＮ＋埋込み領域
８が形成され、これにコレクタ領域５が接触している。
一方、Ｎ＋埋込み領域８表面にはＰ＋埋込み領域１０が
形成され、これにＰ＋ベース領域１１が接触している。
図２に平面図に示すようにＰ＋埋込み領域１０の幅は、
Ｎ＋埋込み領域８より狭くて良い。また、Ｐ＋ベース領
域１１の幅よりも狭くても良い。Ｐ＋埋込み領域１０の
どの部分でもエミッタ領域１の直下に存在してベース電
位を与えることができればその先端がこの領域を越えて
コレクタ領域に近付いても良く、その幅も必要に応じて
広くすることができる。Ｐ＋埋込み領域１０の厚さは、
Ｎ＋埋込み領域８より厚くなっている。その断面を見る
とＰ＋埋込み領域１０は、Ｎ＋埋込み領域８の上方及び
下方に厚くなっている。両者が重なる領域はＮ型領域に
なっている。
リコン半導体基板９上に形成された前記エピタキシャル
シリコン半導体層７かもしくはこの半導体層が形成され
たＮウエル領域に形成される。このトランジスタを囲ん
で、Ｐ−素子分離領域６が半導体基板９まで形成されて
いる。素子領域の半導体基板９表面にはＮ＋埋込み領域
８が形成され、これにコレクタ領域５が接触している。
一方、Ｎ＋埋込み領域８表面にはＰ＋埋込み領域１０が
形成され、これにＰ＋ベース領域１１が接触している。
図２に平面図に示すようにＰ＋埋込み領域１０の幅は、
Ｎ＋埋込み領域８より狭くて良い。また、Ｐ＋ベース領
域１１の幅よりも狭くても良い。Ｐ＋埋込み領域１０の
どの部分でもエミッタ領域１の直下に存在してベース電
位を与えることができればその先端がこの領域を越えて
コレクタ領域に近付いても良く、その幅も必要に応じて
広くすることができる。Ｐ＋埋込み領域１０の厚さは、
Ｎ＋埋込み領域８より厚くなっている。その断面を見る
とＰ＋埋込み領域１０は、Ｎ＋埋込み領域８の上方及び
下方に厚くなっている。両者が重なる領域はＮ型領域に
なっている。
【００１３】次ぎに、前図及び図３乃至図６を参照して
この参照例の半導体装置の製造方法について説明する。
図３乃至図６は、この参照例の製造工程断面図である。
硼素（Ｂ）をドープしたＰ型シリコン半導体基板９の表
面を高温の酸化雰囲気中で熱処理して第１の絶縁膜であ
る熱酸化膜（ＳｉＯ２）９２を形成する。次いで、フォ
トレジスト（図示せず）を塗布し、このフォトレジスト
に埋込み（Ｎ＋層）領域パターンを形成し、これをマス
クとして埋込み領域パターン内の絶縁膜９２を除去して
絶縁膜９２に前記パターン形状の開口部９３を形成す
る。次に、フォトレジストを取り除いてから、再びシリ
コン半導体基板９の表面を高温の酸化雰囲気中で熱処理
して第２の絶縁膜である熱酸化膜（ＳｉＯ２）９４を形
成する（図３）。次に、半導体基板９の表面から第２の
絶縁膜９４を取り除き、前記開口部９３内の半導体基板
表面領域を一部取り除く。次に、前処理を行ってから半
導体基板９全面に例えばアンチモン（Ｓｂ）を不純物に
含んだシリケートガラス膜９５を形成する。そして、こ
のシリケートガラス膜９５を熱処理して第１の絶縁膜９
２の開口部９３から半導体基板９の内部にＳｂを拡散
し、Ｎ＋領域９６を形成する。第１の絶縁膜９２は、拡
散に対するマスクとして用いられる。
この参照例の半導体装置の製造方法について説明する。
図３乃至図６は、この参照例の製造工程断面図である。
硼素（Ｂ）をドープしたＰ型シリコン半導体基板９の表
面を高温の酸化雰囲気中で熱処理して第１の絶縁膜であ
る熱酸化膜（ＳｉＯ２）９２を形成する。次いで、フォ
トレジスト（図示せず）を塗布し、このフォトレジスト
に埋込み（Ｎ＋層）領域パターンを形成し、これをマス
クとして埋込み領域パターン内の絶縁膜９２を除去して
絶縁膜９２に前記パターン形状の開口部９３を形成す
る。次に、フォトレジストを取り除いてから、再びシリ
コン半導体基板９の表面を高温の酸化雰囲気中で熱処理
して第２の絶縁膜である熱酸化膜（ＳｉＯ２）９４を形
成する（図３）。次に、半導体基板９の表面から第２の
絶縁膜９４を取り除き、前記開口部９３内の半導体基板
表面領域を一部取り除く。次に、前処理を行ってから半
導体基板９全面に例えばアンチモン（Ｓｂ）を不純物に
含んだシリケートガラス膜９５を形成する。そして、こ
のシリケートガラス膜９５を熱処理して第１の絶縁膜９
２の開口部９３から半導体基板９の内部にＳｂを拡散
し、Ｎ＋領域９６を形成する。第１の絶縁膜９２は、拡
散に対するマスクとして用いられる。
【００１４】次に、半導体基板９表面に形成されていた
第１の絶縁膜９２及びその上に形成されているシリケー
トガラス９５を除去する（図４）。次に、半導体基板９
の表面を高温の酸化雰囲気中で熱処理して第３の絶縁膜
である熱酸化膜（ＳｉＯ２）９７を形成する。次に、フ
ォトレジスト（図示せず）を塗布し、このフォトレジス
トに埋込み（Ｐ＋層）領域パターンを形成し、これをマ
スクとして埋込み領域パターン内の絶縁膜９７を除去し
て、この絶縁膜９７に前記パターン形状の開口部９８を
形成する。次に、前処理を行ってから半導体基板９全面
に、例えば、ボロン（Ｂ）を不純物として含んだボロン
シリケートガラス膜９９を形成する（図５）。そして、
このボロンシリケートガラス膜９９を熱処理して第３の
絶縁膜９７の開口部９８から半導体基板９の内部にＢ不
純物を拡散し、Ｐ＋領域１００を形成する。第３の絶縁
膜９７は、拡散に対するマスクとして用いられる。実施
例では、この様にＮ＋領域９６やＰ＋領域１００を形成
する場合には固相拡散法を用いているがこれら領域をイ
オン注入法により形成することも可能である。次に、半
導体基板９表面に形成されている第３の絶縁膜９７及び
その上に形成されているボロンシリケートガラス膜９９
を取り除く。
第１の絶縁膜９２及びその上に形成されているシリケー
トガラス９５を除去する（図４）。次に、半導体基板９
の表面を高温の酸化雰囲気中で熱処理して第３の絶縁膜
である熱酸化膜（ＳｉＯ２）９７を形成する。次に、フ
ォトレジスト（図示せず）を塗布し、このフォトレジス
トに埋込み（Ｐ＋層）領域パターンを形成し、これをマ
スクとして埋込み領域パターン内の絶縁膜９７を除去し
て、この絶縁膜９７に前記パターン形状の開口部９８を
形成する。次に、前処理を行ってから半導体基板９全面
に、例えば、ボロン（Ｂ）を不純物として含んだボロン
シリケートガラス膜９９を形成する（図５）。そして、
このボロンシリケートガラス膜９９を熱処理して第３の
絶縁膜９７の開口部９８から半導体基板９の内部にＢ不
純物を拡散し、Ｐ＋領域１００を形成する。第３の絶縁
膜９７は、拡散に対するマスクとして用いられる。実施
例では、この様にＮ＋領域９６やＰ＋領域１００を形成
する場合には固相拡散法を用いているがこれら領域をイ
オン注入法により形成することも可能である。次に、半
導体基板９表面に形成されている第３の絶縁膜９７及び
その上に形成されているボロンシリケートガラス膜９９
を取り除く。
【００１５】次に、半導体基板９を約１２００℃で約３
時間熱処理を行うことによってＮ＋領域９６及びＰ＋領
域１００の不純物Ｓｂ、Ｂを拡散して、これら領域をＮ
＋埋込み領域８及びＰ＋埋込み領域１０に変える。Ｐ＋
領域９６とＰ＋領域１００は部分的に重なって形成され
ているが、Ｎ＋領域９６の導電型を規定するＳｂとＰ＋
領域１０の導電型を規定するＢとは拡散係数が異なり、
Ｂの拡散係数はＳｂより小さいので、熱処理拡散によっ
て不純物の広がる速度は、Ｐ＋領域１００のほうが大き
い。したがって、Ｐ＋領域１００の不純物が拡散して最
終的に形成されるＰ＋埋込み領域１０は、Ｎ＋領域９６
の不純物が拡散して最終的に形成されるＮ＋埋込み領域
８よりその上下方向の厚みが大きく、その断面形状（図
１参照）は、Ｎ＋埋込み領域８より上下方向に飛び出し
ている。そして、この重なっている部分の導電型は、埋
込み領域８、１０の不純物濃度に依存している。即ち、
濃い不純物濃度の埋込み領域の不純物濃度が薄い不純物
濃度の埋込み領域の不純物濃度の大体１０倍を越える
と、この重なる部分の導電型は濃い不純物濃度の埋込み
領域の導電型に規定されるようになる。この実施例では
Ｎ＋埋込み領域８の不純物濃度は、約７×１０18／cm3
であり、Ｐ＋埋込み領域１０の不純物濃度は、約６×１
０17／cm3 である。したがって、この２つの領域８、１
０の重なる部分８３はＮ型不純物拡散領域になる。
時間熱処理を行うことによってＮ＋領域９６及びＰ＋領
域１００の不純物Ｓｂ、Ｂを拡散して、これら領域をＮ
＋埋込み領域８及びＰ＋埋込み領域１０に変える。Ｐ＋
領域９６とＰ＋領域１００は部分的に重なって形成され
ているが、Ｎ＋領域９６の導電型を規定するＳｂとＰ＋
領域１０の導電型を規定するＢとは拡散係数が異なり、
Ｂの拡散係数はＳｂより小さいので、熱処理拡散によっ
て不純物の広がる速度は、Ｐ＋領域１００のほうが大き
い。したがって、Ｐ＋領域１００の不純物が拡散して最
終的に形成されるＰ＋埋込み領域１０は、Ｎ＋領域９６
の不純物が拡散して最終的に形成されるＮ＋埋込み領域
８よりその上下方向の厚みが大きく、その断面形状（図
１参照）は、Ｎ＋埋込み領域８より上下方向に飛び出し
ている。そして、この重なっている部分の導電型は、埋
込み領域８、１０の不純物濃度に依存している。即ち、
濃い不純物濃度の埋込み領域の不純物濃度が薄い不純物
濃度の埋込み領域の不純物濃度の大体１０倍を越える
と、この重なる部分の導電型は濃い不純物濃度の埋込み
領域の導電型に規定されるようになる。この実施例では
Ｎ＋埋込み領域８の不純物濃度は、約７×１０18／cm3
であり、Ｐ＋埋込み領域１０の不純物濃度は、約６×１
０17／cm3 である。したがって、この２つの領域８、１
０の重なる部分８３はＮ型不純物拡散領域になる。
【００１６】２つの埋込み領域の体積比は、拡散温度を
一定にすれば拡散時間に依存する。半導体基板９に埋込
み領域８、１０を形成してから、半導体基板９の上に、
例えば、シラン化合物とリン化合物を高温で分解反応さ
せるエピタキシャル成長によりシリコン半導体層７を形
成する（図６）。そして、この半導体層７の上に熱酸化
膜からなる絶縁膜（ＳｉＯ２）を形成し、この絶縁膜に
素子分離領域パターンの開口部を形成する。この開口部
を有する絶縁膜全面に、Ｂを添加したボロンシリケート
ガラス膜を低温気相成長により形成する。そして、半導
体基板９及び半導体層７を約１２００℃で熱処理するこ
とによりガラス膜中のＢ不純物を熱拡散させ、半導体層
７に半導体基板９に達するＰ型不純物拡散領域を形成
し、これを素子分離領域６とする。次に、半導体層７上
の絶縁膜及びガラス膜を取り除く。そして、前述と同じ
様に、マスクとなる絶縁膜及びＢを添加したボロンシリ
ケートガラス膜を形成し、これらを用いて半導体層７の
素子分離領域６に囲まれた領域内に前記Ｐ＋埋込み領域
１０に接するＰ−ベース領域３を形成する。次に、半導
体層７の素子分離領域６に囲まれた領域内に前記Ｐ＋埋
込み領域１０に接するＰ＋ベース領域１１及びＰ＋ベー
ス電極取出し領域２を形成する。
一定にすれば拡散時間に依存する。半導体基板９に埋込
み領域８、１０を形成してから、半導体基板９の上に、
例えば、シラン化合物とリン化合物を高温で分解反応さ
せるエピタキシャル成長によりシリコン半導体層７を形
成する（図６）。そして、この半導体層７の上に熱酸化
膜からなる絶縁膜（ＳｉＯ２）を形成し、この絶縁膜に
素子分離領域パターンの開口部を形成する。この開口部
を有する絶縁膜全面に、Ｂを添加したボロンシリケート
ガラス膜を低温気相成長により形成する。そして、半導
体基板９及び半導体層７を約１２００℃で熱処理するこ
とによりガラス膜中のＢ不純物を熱拡散させ、半導体層
７に半導体基板９に達するＰ型不純物拡散領域を形成
し、これを素子分離領域６とする。次に、半導体層７上
の絶縁膜及びガラス膜を取り除く。そして、前述と同じ
様に、マスクとなる絶縁膜及びＢを添加したボロンシリ
ケートガラス膜を形成し、これらを用いて半導体層７の
素子分離領域６に囲まれた領域内に前記Ｐ＋埋込み領域
１０に接するＰ−ベース領域３を形成する。次に、半導
体層７の素子分離領域６に囲まれた領域内に前記Ｐ＋埋
込み領域１０に接するＰ＋ベース領域１１及びＰ＋ベー
ス電極取出し領域２を形成する。
【００１７】次に、前述と同じように、マスクとなる絶
縁膜及びＰ及びＡｓを添加したシリケートガラス膜を形
成し、これらを用いて半導体層７の素子分離領域６に囲
まれた領域内にシリケートガラス膜中のＰ及びＡｓなど
を約１１００℃で熱拡散させて前記Ｎ＋埋込み領域８に
接するＮ＋コレクタ領域５、Ｎ＋コレクタ電極取出し領
域４及びＰ−ベース領域３内のＮ＋エミッタ領域１を形
成する。次に、半導体層７上に層間絶縁膜を形成し、金
属配線を形成し、エミッタ領域１、ベース電極取出し領
域２及びコレクタ電極取出し領域４にそれぞれアルミニ
ウム金属などのエミッタ電極Ｅ、ベース電極Ｂ及びコレ
クタ電極Ｃを形成する。工程の最後にリンシリケートガ
ラスなどの絶縁膜を保護膜としてこれら配線などを被覆
する（図１及び図２参照）。
縁膜及びＰ及びＡｓを添加したシリケートガラス膜を形
成し、これらを用いて半導体層７の素子分離領域６に囲
まれた領域内にシリケートガラス膜中のＰ及びＡｓなど
を約１１００℃で熱拡散させて前記Ｎ＋埋込み領域８に
接するＮ＋コレクタ領域５、Ｎ＋コレクタ電極取出し領
域４及びＰ−ベース領域３内のＮ＋エミッタ領域１を形
成する。次に、半導体層７上に層間絶縁膜を形成し、金
属配線を形成し、エミッタ領域１、ベース電極取出し領
域２及びコレクタ電極取出し領域４にそれぞれアルミニ
ウム金属などのエミッタ電極Ｅ、ベース電極Ｂ及びコレ
クタ電極Ｃを形成する。工程の最後にリンシリケートガ
ラスなどの絶縁膜を保護膜としてこれら配線などを被覆
する（図１及び図２参照）。
【００１８】次に、図７及び図８を参照して第１の実施
例を説明する。図７は、縦型ＰＮＰトランジスタの断面
図であり、図８は、表面に形成された電極の表示を省い
た前図のトランジスタの平面図である。図８のＢ−Ｂ′
部断面図が図７の平面図になっている。この実施例で
は、Ｐ型シリコン半導体基板９上にＮ型エピタキシャル
シリコン半導体層７を形成した図１３と同じウエーハを
用いる。ウエーハ主面には、エミッタ電極Ｅが接触して
いるＰ＋エミッタ領域１２が形成されている。半導体層
７は、第１のベース領域を構成している。エミッタ領域
１２に対向してその両側に第１及び第２のＰ＋コレクタ
領域５１、５２が形成されている。これら第１及び第２
のコレクタ領域５１、５２にはＰ＋コレクタ電極取出し
領域４１、４２が複数形成され、その上にコレクタ電極
Ｃが形成されている。コレクタ領域５２のエミッタ領域
１２とは反対側に第２のベース領域を構成するＮ＋ベー
ス領域２４が形成され、その上にＮ＋ベース電極取出し
領域２１が複数形成され、その上にベース電極Ｂが取付
けられている。コレクタ領域５１には、Ｐ＋コレクタ電
極取出し領域４１が形成され、その上にコレクタ電極Ｃ
が取付けられている。また、これらトランジスタを構成
する領域は、シリコン半導体基板９上に形成された前記
エピタキシャルシリコン半導体層７又はこの半導体層に
形成されたＮウエル領域に形成される。
例を説明する。図７は、縦型ＰＮＰトランジスタの断面
図であり、図８は、表面に形成された電極の表示を省い
た前図のトランジスタの平面図である。図８のＢ−Ｂ′
部断面図が図７の平面図になっている。この実施例で
は、Ｐ型シリコン半導体基板９上にＮ型エピタキシャル
シリコン半導体層７を形成した図１３と同じウエーハを
用いる。ウエーハ主面には、エミッタ電極Ｅが接触して
いるＰ＋エミッタ領域１２が形成されている。半導体層
７は、第１のベース領域を構成している。エミッタ領域
１２に対向してその両側に第１及び第２のＰ＋コレクタ
領域５１、５２が形成されている。これら第１及び第２
のコレクタ領域５１、５２にはＰ＋コレクタ電極取出し
領域４１、４２が複数形成され、その上にコレクタ電極
Ｃが形成されている。コレクタ領域５２のエミッタ領域
１２とは反対側に第２のベース領域を構成するＮ＋ベー
ス領域２４が形成され、その上にＮ＋ベース電極取出し
領域２１が複数形成され、その上にベース電極Ｂが取付
けられている。コレクタ領域５１には、Ｐ＋コレクタ電
極取出し領域４１が形成され、その上にコレクタ電極Ｃ
が取付けられている。また、これらトランジスタを構成
する領域は、シリコン半導体基板９上に形成された前記
エピタキシャルシリコン半導体層７又はこの半導体層に
形成されたＮウエル領域に形成される。
【００１９】このトランジスタを囲んでＰ−素子分離領
域６が半導体基板９まで形成されている。素子領域の半
導体基板９表面にはＮウエル９１が形成されており、そ
の中にＰ＋埋込み領域１０１が形成され、この埋込み領
域１０１は、コレクタ領域５１、５２に接続している。
また、同じＮウエル９１内において、Ｐ＋埋込み領域１
０１に重なるようにＮ＋埋込み領域８２が形成され、こ
れに前記ベース領域２４が接続されている。コレクタ領
域に接続されたＰ＋埋込み領域１０１は素子分離領域６
を囲むほぼ全領域に形成されているが、Ｐ＋埋込み領域
１０１のエミッタ領域１２直下の所定の領域１０２は、
窓になっていて、Ｐ＋埋込み領域が形成されていない、
そして、その窓１０２の位置に前記Ｎ＋埋込み領域８２
の先端が配置され、その先端からベース電位が与えられ
る。図８の平面図に示すようにＮ＋埋込み領域８２の幅
は、Ｐ＋埋込み領域１０１より狭く、Ｎ＋ベース領域２
４の幅よりも狭くしてある。Ｎ＋埋込み領域８２のどの
部分でもエミッタ領域１２の直下に存在してベース電位
を与えることができれば、前記窓を広くしてその先端が
この領域を越えてコレクタ領域５１に近付いても良く、
その幅も必要に応じて広くすることができる。Ｐ＋埋込
み領域１０１の厚さは、Ｎ＋埋込み領域８２より厚くな
っている。
域６が半導体基板９まで形成されている。素子領域の半
導体基板９表面にはＮウエル９１が形成されており、そ
の中にＰ＋埋込み領域１０１が形成され、この埋込み領
域１０１は、コレクタ領域５１、５２に接続している。
また、同じＮウエル９１内において、Ｐ＋埋込み領域１
０１に重なるようにＮ＋埋込み領域８２が形成され、こ
れに前記ベース領域２４が接続されている。コレクタ領
域に接続されたＰ＋埋込み領域１０１は素子分離領域６
を囲むほぼ全領域に形成されているが、Ｐ＋埋込み領域
１０１のエミッタ領域１２直下の所定の領域１０２は、
窓になっていて、Ｐ＋埋込み領域が形成されていない、
そして、その窓１０２の位置に前記Ｎ＋埋込み領域８２
の先端が配置され、その先端からベース電位が与えられ
る。図８の平面図に示すようにＮ＋埋込み領域８２の幅
は、Ｐ＋埋込み領域１０１より狭く、Ｎ＋ベース領域２
４の幅よりも狭くしてある。Ｎ＋埋込み領域８２のどの
部分でもエミッタ領域１２の直下に存在してベース電位
を与えることができれば、前記窓を広くしてその先端が
この領域を越えてコレクタ領域５１に近付いても良く、
その幅も必要に応じて広くすることができる。Ｐ＋埋込
み領域１０１の厚さは、Ｎ＋埋込み領域８２より厚くな
っている。
【００２０】その断面を見ると、Ｐ＋埋込み領域１０１
はＮ＋埋込み領域８２の上方及び下方に厚くなってい
る。このような両方向の埋込み領域を形成するには、イ
オン注入や固相拡散により導電型の異なる複数種の不純
物を半導体基板内に打ち込み、その後熱拡散して導電型
の異なる２種類の埋込み領域を同時に形成する。拡散係
数の異なる不純物を利用しているので、２つの埋込み領
域が重なっていてもその形成は容易である。この領域が
重なっている場合にその重なっている部分の導電型は、
この重なりを形成する領域の不純物濃度の高い領域の導
電型に依存する。そして、埋込み領域の厚さは、拡散時
間により容易に決められる。
はＮ＋埋込み領域８２の上方及び下方に厚くなってい
る。このような両方向の埋込み領域を形成するには、イ
オン注入や固相拡散により導電型の異なる複数種の不純
物を半導体基板内に打ち込み、その後熱拡散して導電型
の異なる２種類の埋込み領域を同時に形成する。拡散係
数の異なる不純物を利用しているので、２つの埋込み領
域が重なっていてもその形成は容易である。この領域が
重なっている場合にその重なっている部分の導電型は、
この重なりを形成する領域の不純物濃度の高い領域の導
電型に依存する。そして、埋込み領域の厚さは、拡散時
間により容易に決められる。
【００２１】次に、図９を参照して第２の参照例を説明
する。この参照例では、前述の従来例と同様にＰ型シリ
コン半導体基板９上にＮ型エピタキシャルシリコン半導
体層７を形成したウエーハの主面には、エミッタ電極Ｅ
が形成されているＮ＋エミッタ領域１、エミッタ領域１
を囲むＰ−ベース領域３、ベース領域３と離隔している
高不純物濃度のＰ＋ベース領域１１、Ｐ＋ベース領域１
１内の高不純物濃度のベース電極取出し領域２、ベース
領域３に離隔して、ベース領域３に対向するＮ＋コレク
タ領域５、コレクタ領域５内のＮ＋コレクタ電極取出し
領域４などのトランジスタを構成するＰ型素子分離領域
６内に形成された各領域及び半導体基板９の表面領域に
形成されたＮ＋埋込み領域８の配置は、第１の実施例で
ある図１に示された半導体装置と同じであるが、半導体
基板９の表面領域に形成されたＰ＋埋込み領域１０が前
記実施例と相違している。Ｐ＋埋込み領域１０は、Ｐ＋
ベース領域１１に接触している。そして、その一端はベ
ース領域３に接して、エミッタ領域１の直下に来るよう
に配置されている。この実施例では、Ｐ＋埋込み領域１
０は、一部は、Ｎ＋埋込み領域８と重なっているが、残
りは、Ｎ＋埋込み領域８の上に配置されており、Ｎ＋埋
込み領域８より下には形成されていない。第１の参照例
において、Ｐ＋埋込み領域１０は、Ｎ＋埋込み領域８の
上方及び下方に突出している。
する。この参照例では、前述の従来例と同様にＰ型シリ
コン半導体基板９上にＮ型エピタキシャルシリコン半導
体層７を形成したウエーハの主面には、エミッタ電極Ｅ
が形成されているＮ＋エミッタ領域１、エミッタ領域１
を囲むＰ−ベース領域３、ベース領域３と離隔している
高不純物濃度のＰ＋ベース領域１１、Ｐ＋ベース領域１
１内の高不純物濃度のベース電極取出し領域２、ベース
領域３に離隔して、ベース領域３に対向するＮ＋コレク
タ領域５、コレクタ領域５内のＮ＋コレクタ電極取出し
領域４などのトランジスタを構成するＰ型素子分離領域
６内に形成された各領域及び半導体基板９の表面領域に
形成されたＮ＋埋込み領域８の配置は、第１の実施例で
ある図１に示された半導体装置と同じであるが、半導体
基板９の表面領域に形成されたＰ＋埋込み領域１０が前
記実施例と相違している。Ｐ＋埋込み領域１０は、Ｐ＋
ベース領域１１に接触している。そして、その一端はベ
ース領域３に接して、エミッタ領域１の直下に来るよう
に配置されている。この実施例では、Ｐ＋埋込み領域１
０は、一部は、Ｎ＋埋込み領域８と重なっているが、残
りは、Ｎ＋埋込み領域８の上に配置されており、Ｎ＋埋
込み領域８より下には形成されていない。第１の参照例
において、Ｐ＋埋込み領域１０は、Ｎ＋埋込み領域８の
上方及び下方に突出している。
【００２２】２つの領域は重なっており、重なっている
部分は、両埋込み領域の不純物濃度を第１の参照例と同
じにしてあるのでＮ型領域になっている。したがって、
Ｐ＋埋込み領域１０は、Ｎ＋埋込み領域８の上の部分と
下の部分に分断される事になる。ところが、上の部分
は、高不純物濃度のＰ＋ベース領域１１及びベース領域
３に繋がっており、ベース領域としての役割を果たして
いるが、下の部分は、トランジスタの構成要素としての
役割も果たしておらず、不要な部分である。そこで、こ
の実施例では、この部分を形成しないようにすることに
よって、不要な部分を無くし、しかもその結果としてベ
ース抵抗を低くすることができる。この下の部分を除く
ためには、第１の実施例で説明したＮ＋領域９６とＰ＋
領域１００を形成する際に、Ｐ＋領域１００をＮ＋領域
９６より浅く形成しておき、その後これを熱拡散して行
う。そして、Ｐ＋領域がＮ＋領域より深くなる前に拡散
を止めれば、この実施例の両埋込み領域８、１０が形成
される。Ｐ＋埋込み領域をＮ＋埋込み領域より深くしな
いようにすることは、例えば、第２の実施例のように他
の例にも適用することができる。
部分は、両埋込み領域の不純物濃度を第１の参照例と同
じにしてあるのでＮ型領域になっている。したがって、
Ｐ＋埋込み領域１０は、Ｎ＋埋込み領域８の上の部分と
下の部分に分断される事になる。ところが、上の部分
は、高不純物濃度のＰ＋ベース領域１１及びベース領域
３に繋がっており、ベース領域としての役割を果たして
いるが、下の部分は、トランジスタの構成要素としての
役割も果たしておらず、不要な部分である。そこで、こ
の実施例では、この部分を形成しないようにすることに
よって、不要な部分を無くし、しかもその結果としてベ
ース抵抗を低くすることができる。この下の部分を除く
ためには、第１の実施例で説明したＮ＋領域９６とＰ＋
領域１００を形成する際に、Ｐ＋領域１００をＮ＋領域
９６より浅く形成しておき、その後これを熱拡散して行
う。そして、Ｐ＋領域がＮ＋領域より深くなる前に拡散
を止めれば、この実施例の両埋込み領域８、１０が形成
される。Ｐ＋埋込み領域をＮ＋埋込み領域より深くしな
いようにすることは、例えば、第２の実施例のように他
の例にも適用することができる。
【００２３】次に、図１０及び図１１を参照して第２の
実施例を説明する。図１０は、半導体装置の平面図であ
り、図１１は、図１０のＣ−Ｃ′線に沿う断面図であ
る。図１０のＢ−Ｂ′線に沿う断面図は、図７と同じで
ある。この実施例では、Ｐ型シリコン半導体基板９上に
Ｎ型エピタキシャルシリコン半導体層７を形成したウェ
ーハを用いる。ウェーハ主面には、Ｐ＋エミッタ領域１
２が形成されている。エミッタ領域１２に対向してその
両側に第１及び第２のＰ＋コレクタ領域５１、５２が形
成されている。コレクタ領域５２のエミッタ領域とは反
対側に第１のベース領域であるＮ＋ベース領域２４が形
成され、その上にＮ＋ベース電極取り出し領域２１が複
数に分割されて形成されている。ベース電極Ｂは、電極
取出し領域２１上に取付けられている。半導体層７は、
エミッタ領域１２下の第１のベース領域として用いられ
る。コレクタ領域５１には、Ｐ＋コレクタ電極取出し領
域４１が形成されている。また、これらトランジスタを
構成する領域は、半導体基板９上に形成された半導体層
７またはこの半導体層に形成されたＮウエル領域に形成
される。このトランジスタは、半導体層７に形成され、
半導体基板９にまで達するＰ型素子分離領域６に囲まれ
ている。素子分離領域６に囲まれた半導体層７の領域下
の半導体基板９の表面領域にはＮウエル（図７に示す９
１）が形成されており、その中にＰ＋埋込み領域１０１
が形成され、このＰ＋埋込み領域１０１は、コレクタ領
域５１、５２に接続している。
実施例を説明する。図１０は、半導体装置の平面図であ
り、図１１は、図１０のＣ−Ｃ′線に沿う断面図であ
る。図１０のＢ−Ｂ′線に沿う断面図は、図７と同じで
ある。この実施例では、Ｐ型シリコン半導体基板９上に
Ｎ型エピタキシャルシリコン半導体層７を形成したウェ
ーハを用いる。ウェーハ主面には、Ｐ＋エミッタ領域１
２が形成されている。エミッタ領域１２に対向してその
両側に第１及び第２のＰ＋コレクタ領域５１、５２が形
成されている。コレクタ領域５２のエミッタ領域とは反
対側に第１のベース領域であるＮ＋ベース領域２４が形
成され、その上にＮ＋ベース電極取り出し領域２１が複
数に分割されて形成されている。ベース電極Ｂは、電極
取出し領域２１上に取付けられている。半導体層７は、
エミッタ領域１２下の第１のベース領域として用いられ
る。コレクタ領域５１には、Ｐ＋コレクタ電極取出し領
域４１が形成されている。また、これらトランジスタを
構成する領域は、半導体基板９上に形成された半導体層
７またはこの半導体層に形成されたＮウエル領域に形成
される。このトランジスタは、半導体層７に形成され、
半導体基板９にまで達するＰ型素子分離領域６に囲まれ
ている。素子分離領域６に囲まれた半導体層７の領域下
の半導体基板９の表面領域にはＮウエル（図７に示す９
１）が形成されており、その中にＰ＋埋込み領域１０１
が形成され、このＰ＋埋込み領域１０１は、コレクタ領
域５１、５２に接続している。
【００２４】同じＮウエル内において、Ｐ＋埋込み領域
１０１に重なるようにＮ＋埋込み領域８２が形成され、
これに前記ベース領域２４が接続されている。コレクタ
領域５１、５２に接続されたＰ＋埋込み領域１０１は、
素子分離領域６に囲まれた半導体層７又はＮウエルのほ
ぼ全域に形成されているが、エミッタ領域１２直下の所
定領域１０２は窓になっていて、Ｐ＋埋込み領域１０１
が形成されていない。そして、その窓の位置に前記Ｎ＋
埋込み領域８２の先端が配置され、その先端からベース
電位が与えられる。図１０の平面図に示すようにＮ＋埋
込み領域８２の幅は、Ｐ＋埋込み領域１０１より狭い。
また、Ｐ＋エミッタ領域１２の幅より狭くなっている。
Ｐ＋埋込み領域１０１のどの部分でもエミッタ領域１２
の直下に存在してベース電位を与えることができれば、
前記窓を広くしてその先端がこの領域を越えてコレクタ
領域５に近づいてもよく、その幅も必要に応じて広くす
ることができる。
１０１に重なるようにＮ＋埋込み領域８２が形成され、
これに前記ベース領域２４が接続されている。コレクタ
領域５１、５２に接続されたＰ＋埋込み領域１０１は、
素子分離領域６に囲まれた半導体層７又はＮウエルのほ
ぼ全域に形成されているが、エミッタ領域１２直下の所
定領域１０２は窓になっていて、Ｐ＋埋込み領域１０１
が形成されていない。そして、その窓の位置に前記Ｎ＋
埋込み領域８２の先端が配置され、その先端からベース
電位が与えられる。図１０の平面図に示すようにＮ＋埋
込み領域８２の幅は、Ｐ＋埋込み領域１０１より狭い。
また、Ｐ＋エミッタ領域１２の幅より狭くなっている。
Ｐ＋埋込み領域１０１のどの部分でもエミッタ領域１２
の直下に存在してベース電位を与えることができれば、
前記窓を広くしてその先端がこの領域を越えてコレクタ
領域５に近づいてもよく、その幅も必要に応じて広くす
ることができる。
【００２５】この実施例の特徴は、Ｐ＋埋込み領域１０
１に形成されエミッタ領域１２の直下に配置された埋込
み領域のない窓１０２が複数個形成されていることにあ
る。窓１０２を複数に分けて形成すると、電流集中が無
くなる。Ｐ＋埋込み領域１０１の厚さは、Ｎ＋埋込み領
域８２より厚くなっている。そして、その断面を見る
と、Ｐ＋埋込み領域１０１は、Ｎ＋埋込み領域８２の上
方及び下方に厚くなっている。この様な両埋込み領域を
形成するには、イオン注入や固相拡散により導電型の異
なる複数種の不純物を半導体基板内に打込みその後熱拡
散を行なって導電型の異なる２種類の埋込み領域を同時
に形成する。拡散係数の異なる不純物を利用しているの
で、２つの埋込み領域が重なってもその形成は容易であ
る。この領域が重なっている場合において、その重なっ
ている部分の導電型はこの重なりを構成する領域の不純
物濃度の高いほうの領域の導電型に依存する。そして、
埋込み領域の厚さは熱拡散時間により容易に決められ
る。ベース領域及びコレクタ領域の取出し電極数は、電
流集中を避けるために複数に別けて設けることが多い。
本発明の半導体装置及びその製造方法は、Ｂｉ−ＣＭＯ
Ｓ素子に適用することができる。また、モータ制御ドラ
イバ用ＩＣなどに用いることができる。
１に形成されエミッタ領域１２の直下に配置された埋込
み領域のない窓１０２が複数個形成されていることにあ
る。窓１０２を複数に分けて形成すると、電流集中が無
くなる。Ｐ＋埋込み領域１０１の厚さは、Ｎ＋埋込み領
域８２より厚くなっている。そして、その断面を見る
と、Ｐ＋埋込み領域１０１は、Ｎ＋埋込み領域８２の上
方及び下方に厚くなっている。この様な両埋込み領域を
形成するには、イオン注入や固相拡散により導電型の異
なる複数種の不純物を半導体基板内に打込みその後熱拡
散を行なって導電型の異なる２種類の埋込み領域を同時
に形成する。拡散係数の異なる不純物を利用しているの
で、２つの埋込み領域が重なってもその形成は容易であ
る。この領域が重なっている場合において、その重なっ
ている部分の導電型はこの重なりを構成する領域の不純
物濃度の高いほうの領域の導電型に依存する。そして、
埋込み領域の厚さは熱拡散時間により容易に決められ
る。ベース領域及びコレクタ領域の取出し電極数は、電
流集中を避けるために複数に別けて設けることが多い。
本発明の半導体装置及びその製造方法は、Ｂｉ−ＣＭＯ
Ｓ素子に適用することができる。また、モータ制御ドラ
イバ用ＩＣなどに用いることができる。
【００２６】
【発明の効果】本発明は、以上の構成により、ベース電
位を与える領域が、エミッタ領域直下の任意の場所を選
択する事ができ、ベース内部抵抗による電流集中効果を
緩和させることができる。また、エミッタ領域とコレク
タ電極取出し領域の距離が短くなるので、コレクタ内部
抵抗を小さくすることができる。更に、拡散係数のこと
なる不純物の熱拡散により導電型の異なる２種類の埋込
み領域を同時に形成することができ、更に拡散時間を調
整することによって埋込み領域の大きさを任意に調整す
ることが可能になる。
位を与える領域が、エミッタ領域直下の任意の場所を選
択する事ができ、ベース内部抵抗による電流集中効果を
緩和させることができる。また、エミッタ領域とコレク
タ電極取出し領域の距離が短くなるので、コレクタ内部
抵抗を小さくすることができる。更に、拡散係数のこと
なる不純物の熱拡散により導電型の異なる２種類の埋込
み領域を同時に形成することができ、更に拡散時間を調
整することによって埋込み領域の大きさを任意に調整す
ることが可能になる。
【図１】参照例の半導体装置の断面図。
【図２】参照例の半導体装置の概略平面図。
【図３】参照例の半導体装置の製造工程断面図。
【図４】参照例の半導体装置の製造工程断面図。
【図５】参照例の半導体装置の製造工程断面図。
【図６】参照例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の断面図。
【図８】第１の実施例の半導体装置の平面図。
【図９】参照例の半導体装置の断面図。
【図１０】第２の実施例の半導体装置の平面図。
【図１１】図１０のＣ−Ｃ′線に沿う半導体装置の断面
図。
図。
【図１２】従来の半導体装置の断面図。
【図１３】従来の半導体装置の断面図。
１、１２ エミッタ領域 ２、２１ ベース領域 ３ ベース領域 ４、４１、４２ コレクタ電極取出し領域 ５ コレクタ領域 ６ 素子分離領域 ７ 半導体層（シリコン半導体エピタキシ
ャル成長層） ８、８１、８２ Ｎ＋埋込み領域 ９ 半導体基板（Ｐ型シリコン半導体基
板） １０、１０１ Ｐ＋埋込み領域 １１ Ｐ＋ベース領域 ２２ Ｎ＋不純物拡散領域 ２３ 入力電極取出し領域 ２４ Ｎ＋ベース領域 ５１、５２ Ｐ＋コレクタ領域 ９１ Ｎウエル ９３、９８ 絶縁膜の開孔部 ９５、９９ ガラス膜 ９６ Ｎ＋領域 １００ Ｐ＋領域 １０２ Ｐ＋埋込み領域の窓
ャル成長層） ８、８１、８２ Ｎ＋埋込み領域 ９ 半導体基板（Ｐ型シリコン半導体基
板） １０、１０１ Ｐ＋埋込み領域 １１ Ｐ＋ベース領域 ２２ Ｎ＋不純物拡散領域 ２３ 入力電極取出し領域 ２４ Ｎ＋ベース領域 ５１、５２ Ｐ＋コレクタ領域 ９１ Ｎウエル ９３、９８ 絶縁膜の開孔部 ９５、９９ ガラス膜 ９６ Ｎ＋領域 １００ Ｐ＋領域 １０２ Ｐ＋埋込み領域の窓
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−268169（ＪＰ，Ａ) 特開 昭63−155657（ＪＰ，Ａ) 特開 昭63−219166（ＪＰ，Ａ) 特開 平５−121424（ＪＰ，Ａ) 特開 昭61−244066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/73 H01L 21/331
Claims (2)
- 【請求項１】 半導体ウエーハの主面に露出して形成さ
れたＰ型エミッタ領域と、 前記半導体ウエーハの主面に露出して形成され、前記Ｐ
型エミッタ領域を囲む第１のＮ型ベース領域と、 前記半導体ウエーハの主面に露出して形成され、前記第
１のＮ型ベース領域に離隔して対向している第２のＮ型
ベース領域と、 前記半導体ウエーハの主面に露出して形成された少なく
とも１つのＰ型コレクタ領域と、 前記半導体ウエーハ内部に、前記Ｐ型エミッタ領域、前
記第１のＮ型ベース領域及び前記Ｐ型コレクタ領域の下
に形成されているＮ型埋込み領域と、 前記半導体ウエーハ内部に、前記Ｎ型埋込み領域と重な
って形成され、前記Ｎ型埋込み領域より上方向又は上方
向及び下方向に厚くなっているＰ型埋込み領域とを備
え、 前記Ｐ型埋込み領域は、前記Ｐ型コレクタ領域と電気的
に接続し、前記Ｐ型埋込み領域には前記Ｐ型エミッタ領
域の直下の所定領域に少なくとも１つのこのＰ型埋込み
領域が形成されていない窓が形成され、前記Ｎ型埋込み
込み領域は、１端が第２のＮ型ベース領域に電気的に接
続し他端が前記Ｐ型エミッタ領域の直下に延在して前記
窓に突出しており、かつ、前記第１のＮ型ベース領域に
電気的に接続していることを特徴とする半導体装置。 - 【請求項２】 半導体ウエーハ内部にＮ型高濃度不純物
領域を形成する工程と、 前記半導体ウエーハ内部に前記Ｎ型高濃度不純物領域と
少なくとも部分的に重なっているＰ型高濃度不純物領域
を形成する工程と、 前記半導体ウエーハを熱処理することにより前記Ｎ型及
びＰ型高濃度不純物拡散領域の不純物を熱拡散して、Ｎ
型埋込み領域と、前記Ｎ型埋込み領域と重なって形成さ
れ、前記Ｎ型埋込み領域より上方向又は上方向及び下方
向に厚くなっているＰ型埋込み領域とを形成する工程
と、 前記半導体ウエーハの主面にＰ型エミッタ領域を前記Ｎ
型埋込み領域の真上に位置するように形成する工程と、 前記半導体ウエーハの主面に前記Ｐ型エミッタ領域を囲
み、前記Ｎ型埋込み領域に電気的に接続している第１の
Ｎ型ベース領域を形成する工程と、 前記半導体ウエーハの主面に露出し、前記第１のＮ型ベ
ース領域に離隔して対向し、前記Ｎ型埋込み領域と電気
的に接続している第２のＮ型ベース領域を形成する工程
と、 前記半導体ウエーハの主面に、前記Ｐ型埋込み領域と電
気的に接続している少なくとも１つのＰ型コレクタ領域
を形成する工程とを備え、 前記Ｐ型埋込み領域には、前記Ｐ型エミッタ領域の直下
の所定領域に少なくとも１つのこのＰ型埋込み領域が形
成されていない窓が形成され、前記Ｎ型埋込み領域の一
端は、前記窓に突出し ていることを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052093A JP3228609B2 (ja) | 1993-08-13 | 1993-08-13 | 半導体装置及びその製造方法 |
| US08/670,105 US5719432A (en) | 1993-08-13 | 1996-06-25 | Semiconductor device including bipolar transistor with improved current concentration characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052093A JP3228609B2 (ja) | 1993-08-13 | 1993-08-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758121A JPH0758121A (ja) | 1995-03-03 |
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Family
ID=16752306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22052093A Expired - Fee Related JP3228609B2 (ja) | 1993-08-13 | 1993-08-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5719432A (ja) |
| JP (1) | JP3228609B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW512529B (en) | 2000-06-14 | 2002-12-01 | Infineon Technologies Ag | Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor |
| US7141865B2 (en) * | 2001-05-21 | 2006-11-28 | James Rodger Leitch | Low noise semiconductor amplifier |
| CN101216103B (zh) * | 2002-03-27 | 2011-05-25 | 爱信艾达株式会社 | 带换档位置检测装置的控制装置 |
| KR100698075B1 (ko) * | 2005-10-31 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 테스트 패턴 및 패턴 쉬프트 측정방법 |
| US9520486B2 (en) * | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US9484739B2 (en) | 2014-09-25 | 2016-11-01 | Analog Devices Global | Overvoltage protection device and method |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
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1993
- 1993-08-13 JP JP22052093A patent/JP3228609B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-25 US US08/670,105 patent/US5719432A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758121A (ja) | 1995-03-03 |
| US5719432A (en) | 1998-02-17 |
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