JP3225059B2

JP3225059B2 - 符号誤り検出装置

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Publication number: JP3225059B2
Application number: JP17987991A
Authority: JP
Inventors: 司服部
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1991-07-19
Filing date: 1991-07-19
Publication date: 2001-11-05
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Also published as: JPH0529957A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。

【０００２】

【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図１０に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。

【０００３】試験信号発生装置２内には、図１１に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２^m−１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１２に示すように構成されている。

【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。

【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。

【０００６】このような符号誤り検出装置３は例えば図
１３に示すように構成されている。

【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１１に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。

【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。

【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、例
えば誤り率を算出する。

【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図１４の流れ図を用いて説明す
る。

【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。

【００１２】Ｐ５にて比較回路１０から誤り検出信号が
入力されると、Ｐ１へ戻り、再度切換回路８を入力端子
側へ切り換えて受信信号ａのｍビット分のデータをＦＳ
Ｒ９へ読込む。

【００１３】Ｐ５にて誤り検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度誤り検出
信号の有無を調べる。

【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。

【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。

【００１６】

【発明が解決しようとする課題】図１０に示す被試験シ
ステム１の規格や種類によっては、図１５に示すよう
に、例えば一定期間Ｔ_Bだけ信号を送出し、次の一定期
間Ｔ_Cは休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間Ｔ_Cは符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。

【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間Ｔ_Aは、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。

【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間Ｔ_Aの受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間Ｔ_Mが短縮され
る。この同期確立までの期間Ｔ_Aはバーストフレーム期
間Ｔ_B（280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。

【００１９】本発明はこのような事情に鑑みてなされた
ものであり、動作モードを正順ＰＮ信号モードおよび逆
順ＰＮ信号モードに切換可能な正順／逆順ＦＳＲおよび
ＬＩＦＯ型シフトレジスタを用いることによって、同期
確立までに入力された受信信号の各ビットデータに対し
ても確実に符号誤り検出を実行でき、たとえバーストフ
レーム期間が短かったとしてもこのバーストフレームに
組込まれた受信信号に対する符号誤り検出精度を向上で
きる符号誤り検出装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】上記課題を解消するため
に本発明の符号誤り検出装置においては、動作モードを
正順ＰＮ信号モードおよび逆順ＰＮ信号モードに切換可
能なｍ段構成の正順／逆順ＦＳＲと、バーストフレーム
に組込まれた状態で入力されたＭ系列の（２^m−１）周
期を有する受信信号のバーストフレーム長を示すバース
トビット数以上のレジスタを有し、受信信号の各ビット
データを順次各レジスタに記憶していき、バーストビッ
ト数のビットデータが記憶されると、記憶したときと逆
の順序で出力していくＬＩＦＯ型シフトレジスタと、受
信信号の連続するｍ個の各ビットデータを切換回路を介
して正順ＰＮ信号モードに設定された正順／逆順ＦＳＲ
の各レジスタに取込んだ後、切換回路を動作させて正順
／逆順ＦＲＳの入出力間を接続してこの正順／逆順ＦＲ
Ｓを自走状態にし、正順／逆順ＦＲＳから順次出力され
る正順ＰＮ信号の各ビットデータと受信信号の各ビット
データとが一致するか否かを順次比較して、一致ビット
がｍ個連続すると、正順ＰＮ信号の受信信号に対する同
期が確立したと判断する同期確立手段と、正順ＰＮ信号
の受信信号に対する同期確立後で、かつバーストビット
数のビットデータがＬＩＦＯ型シフトレジスタに記憶さ
れた時点で正順／逆順ＦＳＲの動作モードを逆順ＰＮ信
号モードに切換える動作モード切換手段と、動作モード
切換手段にて逆順ＰＮ信号モードに切換られた正順／逆
順ＦＳＲから出力される逆順ＰＮ信号の各ビットデータ
とＬＩＦＯ型シフトレジスタから出力される受信信号の
各ビットデータとが一致するか否かを比較して不一致の
とき不一致検出信号を出力する比較回路とを備えたもの
である。

【００２１】

【作用】まず、正順ＰＮ信号と逆順ＰＮ信号との関係を
説明する。正順ＰＮ信号はバーストフレームに組込まれ
て入力される受信信号と同一周期（２^m−１）を有する
同一系列のＰＮ信号である。一方、逆順ＰＮ信号は前記
正順ＰＮ信号と同一周期（２^m−１）を有するが、逆系
列のＰＮ信号である。そして、正順ＰＮ信号を出力する
ＦＳＲを正順ＦＳＲとし、逆順ＰＮ信号を出力するＦＳ
Ｒを逆順ＳＦＲとすると、正順／逆順ＦＳＲは、図２で
示すように一つのＦＳＲでもって正順ＦＳＲの機能を有
する正順ＰＮ信号モードと、逆順ＦＳＲの機能を有する
逆順ＰＮ信号モードとを選択信号でもって選択可能に構
成されている。

【００２２】しかして、入力される受信信号は切換回路
を介して正順ＰＮ信号モードに設定された正順／逆順Ｆ
ＳＲの各レジスタへ順次格納されると共に、ＬＩＦＯ
（先入れ後出し）型シフトレジスタの各レジスタに順次
格納されていく。そして、正順／逆順ＦＳＲから出力さ
れる正順ＰＮ信号の受信信号に対する同期が確立する。
同期が確立すると、正順／逆順ＦＳＲは自走状態にな
る。

【００２３】一方、バーストフレームに組込まれた受信
信号のすべてのビットデータがＬＩＦＯ型シフトレジス
タに取込まれた時点で、自走状態の正順／逆順ＦＳＲの
動作モードが正順ＰＮ信号モードから逆順ＰＮ信号モー
ドに変換する。その結果、正順／逆順ＦＳＲは正順ＰＮ
信号と逆順序のビットパータンを有する逆順ＰＮ信号を
出力開始する。

【００２４】逆順ＰＮ信号の出力開始と同時にＬＩＦＯ
型シフトレジスタから受信信号の各ビットデータが最終
ビットデータから逆順序で順次出力される。よって、逆
順ＰＮ信号は逆の順序で出力される受信信号に同期す
る。受信信号の最終ビットデータがＬＩＦＯ型シフトレ
ジスタから出力される時刻から、この順序が逆転された
受信信号の各ビットデータと逆順ＰＮ信号の各ビットデ
ータとを比較することによって、同期確立以前に入力さ
れ受信信号の符号誤り検出が実施される。

【００２５】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２６】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図１３に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。

【００２７】図１０に示す被試験システム１から出力さ
れて入力端子７へ入力される受信信号ａは、例えば図５
に示すように、Ｎビットのバースト期間Ｔ_Bと休止期間
Ｔ_Cとを有するバーストフレーム伝送方式における期間
Ｔ_Bのバーストフレームに組込まれている。したがっ
て、受信信号ａは１フレーム内に合計Ｎ個のビットデー
タを有する。そして、この受信信号ａはＭ系列のビット
周期（２^m−１）を有するＰＮ信号である。

【００２８】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
してｍ段構成の正順／逆順ＦＳＲ１８内の先頭レジスタ
のデータ端子へ印加される。

【００２９】この正順／逆順ＦＳＲ１８は、図２に示す
ように、ｍ個のレジスタ１８ａが直列接続されたｍ段双
方向シフトレジスタと各レジスタ１８ａの各出力の排他
的論理和をとるそれぞれ複数のＥＸＯＲゲート１８ｂ，
１８ｃと１個の切換器１８ｄとで構成されている。各レ
ジスタ１８ａは図示するようにそれぞれ一対の入出力端
子を有しており、外部から印加された動作モード切換信
号ｆによって、入力されたデータのシフト方向が変化す
る。実施例においては、テキサス・インストルメント社
製のＩＣ［SN74ALS299］を採用している。

【００３０】そして、例えば、動作モード切換信号ｆを
ハイ（Ｈ）レベルにすると、データが１番からｍ番の各
レジスタへ順方向にシフトしていき、常閉側に接続され
た切換器１８ｄを介して正順ＰＮ信号ｂ₁が出力され
る。一方、動作モード切換信号ｆをロー（Ｌ）レベルに
すると、データがｍ番から１番へと逆方向にシフトして
いき、常開側に切換えられた切換器１８ｄを介して逆順
ＰＮ信号ｂ₂が出力される。

【００３１】動作モードが正順ＰＮ信号モードに設定さ
れた状態の正順／逆順ＦＳＲ１８の出力端子から出力さ
れる正順ＰＮ信号ｂ₁は同期検出用の比較回路１０を構
成するＥＸＯＲゲート１０ａの一方の入力端子へ入力さ
れる。また、同時に、出力された正順ＰＮ信号ｂ₁は切
換回路８の他方の入力端子へ入力される。この切換回路
８は制御部１５からの切換信号ｃにて切換制御される。

【００３２】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。比較
回路１０は正順ＰＮ信号モードに設定された正順／逆順
ＦＳＲ１８から出力された正順ＰＮ信号ｂ₁の各ビット
データと受信信号ａの各ビットデータとを比較して不一
致の場合に不一致検出信号ｄを制御部１５へ出力する。
また、入力端子７から入力されたバーストフレームに組
込まれた受信信号ａの開始および終了位置を示すバース
トゲート信号ｃ₁が制御部１５へ入力される。

【００３３】正順／逆順ＦＳＲ１８のクロック端子には
受信信号ａからクロック抽出回路１２にて再生された、
受信信号ａのビットレートに対応するクロック信号が供
給される。さらに、この再生されたクロック信号は制御
部１５内の各カウンタ１６ａ，１６ｂへ印加される。し
たがって、この各カウンタ１６ａ，１６ｂは受信信号ａ
のビット数を計数する。

【００３４】また、動作モードが逆順ＰＮ信号モードに
設定された状態の正順／逆順ＦＳＲ１８から出力される
逆順ＰＮ信号ｂ₂は、前記切換回路８を介して正順／逆
順ＦＳＲ１８の入力端子へ帰還すると共に、符号誤り検
出用の比較回路１９のＥＸＯＲゲート１９ａの一方の入
力端子へ入力される。

【００３５】さらに、入力端子７から入力された受信信
号ａはＬＩＦＯ（先入れ後出し）型シフトレジススタ２
１へ入力される。このＬＩＦＯ型シフトレジススタ２１
は内部にＤ個のレジスタが組込まれている。具体的には
図３に示すように、Ｄ個のレジスタが組込まれたＲＡＭ
２１ａとアップ／ダウンカウンタ２１ｂとで構成されて
いる。

【００３６】制御部１５からの切換信号ｇがハイ（Ｈ）
レベルの場合に入力モードになると、クロック抽出回路
１２からのクロック信号に同期してアドレスが上昇し
て、受信信号ａの各ビットデータを指定アドレスに順番
に格納していく。制御部１５からの切換信号ｇがロー
（Ｌ）レベルの場合に出力モードになると、クロック信
号に同期してアドレスが下降して、指定されたアドレス
の各レジスタに記憶された受信信号ａの各ビットデータ
が最終ビットデータから先頭ビットデータまで逆順序に
出力されていく。逆順序に出力された受信信号ａ₁は比
較回路１９のＥＸＯＲゲート１９ａの他方の入力端子へ
入力される。

【００３７】比較回路１９は、動作モードが逆順ＰＮ信
号モードに設定された正順／逆順ＦＳＲ１８から出力さ
れた逆順ＰＮ信号ｂ₂の各ビットデータとＬＩＦＯ型シ
フトレジスタ２１から出力された逆順序の受信信号ａ₁
の各ビットデータとを比較して不一致の場合に不一致検
出信号ｅを誤り測定部２０へ出力する。誤り測定部２０
は入力された不一致検出信号数を計数して符号誤り率等
を算出する。

【００３８】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図４の流れ図を用いて説明する。

【００３９】まず、動作モード切換信号ｆをハイ（Ｈ）
レベルにして、正順／逆順ＦＳＲ１８を正順ＰＮ信号モ
ードに設定する。そして、バーストゲート信号ｃ₁が入
力するのを待つ。バーストゲート信号ｃ₁が入力される
と、バーストが開始されたので、カウンタ１６ｂのカウ
ント値ＣＮｂを０にリセットする。さらに、切換信号ｃ
をハイ（Ｈ）レベルにして切換回路８を入力端子７側に
設定する（Ｑ１）。そして、カウンタ１６ａのカウント
値ＣＮａを０に初期設定した後（Ｑ２）、クロック信号
にてカウント値ＣＮａがインクリメントされ、カウント
値ＣＮａがｍになるのを待つ（Ｑ３）。

【００４０】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
正順／逆順ＦＳＲ１８を構成する直列ｍ段のシフトレジ
スタの各段に読込まれたと判断する。そして、切換信号
ｃをロー（Ｌ）レベルへ変更して、切換回路８を正順／
逆順ＦＳＲ１８の出力端子側に切換える。同時にカウン
タ１６ａのカウント値ＣＮａを０に初期設定する。する
と、正順／逆順ＦＳＲ１８の入力端子にはこの正順／逆
順ＦＳＲ１８から出力される正順ＰＮ信号ｂ₁が入力さ
れる。そして、正順／逆順ＦＳＲ１８は基準となる正順
ＰＮ信号ｂ₁を継続して出力する自走状態になる。

【００４１】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順／逆順ＦＳＲ１８へ読込む。

【００４２】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。

【００４３】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、正順／逆順ＦＳＲ１８
から出力される正順ＰＮ信号ｂ₁の受信信号ａに対する
同期が確立したと判断する。

【００４４】同期が確立すると、正順／逆順ＦＳＲ１８
を自走状態にしたまま、Ｑ６にてカウンタ１６ｂのカウ
ント値ＣＮｂが受信信号ａにおける１フレーム分のビッ
ト数であるＮに達するまで待つ。Ｑ６にてカウント値Ｃ
ＮｂがＮに達すると（ＣＮｂ＝Ｎ）、受信信号ａの１フ
レーム分の全ビットデータがＬＩＦＯ型シフトレジスタ
２１の各レジスタに格納されたと判断する。そして、Ｑ
７にて動作モード切換信号ｆを逆順ＰＮ信号モードに切
換える。その結果、正順／逆順ＦＳＲ１８はクロック信
号に同期して逆順ＰＮ信号ｂ₂を出力する。また、同時
に、切換信号ｇをロー（Ｌ）レベルに変更して、ＬＩＦ
Ｏ型シフトレジスタ２１の動作モードを出力モードに切
換える。よって、ＬＩＦＯ型シフトレジスタ２１から逆
順序の受信信号ａ₁が出力開始する。

【００４５】このタイミングで出力開始された逆順ＰＮ
信号ｂ₂と逆順序の受信信号ａ₁とは完全に同期してい
るので、Ｑ８にて受信信号ａ₁に対する符号誤り検出を
実行する。すなわち、誤り測定部２０へ検出指令を出力
する。誤り測定部２０は比較回路１９から出力される不
一致検出信号数を計数する。

【００４６】次に、図５のタイムチャートを用いて装置
全体の動作を説明する。

【００４７】時刻ｔ₀にてバーストフレームが開始され
ると、受信信号ａの各ビットデータは正順ＰＮ信号モー
ドに設定された正順／逆順ＦＳＲ１８およびＬＩＦＯ型
シフトレジスタ２１に順次記憶されていく。そして、期
間Ｔ_A経過後の時刻ｔ₁にて正順ＰＮ信号ｂ₁の受信信
号ａに対する同期が確立すると、正順／逆順ＦＳＲ１８
は同期が確立した状態で自走状態となる。

【００４８】時刻ｔ₂にて、バーストフレームが終了
し、受信信号ａに含まれるＮ個の全てのビットデータの
ＬＩＦＯ型シフトレジスタ２１に対する格納が終了する
と、ＬＩＦＯ型シフトレジスタ２１から逆順序の受信信
号ａ₁が出力開始されると同時に、正順／逆順ＦＳＲ１
８から逆順ＰＮ信号ｂ₂が出力開始される。この受信信
号ａ₁と正順／逆順ＦＳＲ１８から出力される逆順ＰＮ
信号ｂ₂とは同期している。そして、比較回路１９で両
信号ａ₁，ｂ₂の各ビットデータを順番に一致，不一致
を比較していく。

【００４９】そして、不一致ビットが存在すると、不一
致検出信号ｅが誤り測定部２０へ入力される。誤り測定
部２０は不一致検出信号数を計数開始する。時刻ｔ₃に
て受信信号ａ₁に含まれるＮビット分のビットデータに
対する不一致検出信号数の計測が終了すると、誤り測定
部２０は不一致検出信号数を集計して符号誤り率を算出
する。

【００５０】このように構成された符号誤り検出装置で
あれば、同期確立後に逆順ＰＮ信号モードに設定された
正順／逆順ＦＳＲ１８から出力される逆順ＰＮ信号ｂ₂
とＬＩＦＯ型シフトレジスタ２１でビットパターンの各
ビットデータの発生順序が逆転された受信信号ａ₁とが
比較回路１９にて比較対照されて符号誤りが検出され
る。

【００５１】すなわち、たとえ同期確立までに要する期
間Ｔ_Aが存在したとしても、受信信号ａの先頭のビット
データからＮ番目の最終ビットデータまで確実に符号誤
り検出が実施される。よって、符号誤り検出装置全体の
検出精度を向上できる。

【００５２】また、実施例のＬＩＦＯ型シフトレジスタ
２１のレジスタ数Ｄはバーストフレーム長さを示すバー
ストビット数Ｎ以上に設定されていればよい。したがっ
て、逆に、ＬＩＦＯ型シフトレジスタ２１のレジスタ数
Ｄをバーストフレームの繰返し周期Ｔ_F（Ｒビット）を
越えない範囲で多少多目に設定すれば、バーストフレー
ム期間Ｔ_Bが異なる被試験システム１においても正常に
測定できる。

【００５３】図６は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。

【００５４】この実施例装置は、図１の制御部１５と誤
り測定部２０を除く二点鎖線で囲った部分を誤り検出器
とすると、この誤り検出器を２台用いた装置である。

【００５５】入力端子７から入力された受信信号ａは制
御部１５からの切換信号ｈで切換制御される切換回路２
２を介して各誤り検出器２３ａ，２３ｂへ入力される。
各誤り検出器２３ａ，２３ｂから出力される誤りビット
信号ｅ₁，ｅ₂は制御部１５からの切換信号ｉで切換制
御される切換回路２４を介して誤り測定部２０へ入力さ
れる。制御部１５は、バーストフレームの繰返し周期Ｔ
_F毎に各切換信号ｈ，ｉを切換える。

【００５６】図７は図６に示す符号誤り検出装置の動作
を示すタイムチャートである。前述したようにバースト
フレームの繰返し周期Ｔ_F毎に切換信号ｈを送出して、
各バーストフレームの受信信号ａのＮ個のビットデータ
に対する符号誤り検出を、バーストフレームの繰返し周
期Ｔ_F毎に異なる誤り検出器２３ａ，２３ｂで実施して
いる。また、各誤り検出器２３ａ，２３ｂで得られた各
不一致検出信号ｅ₁，ｅ₂も切換回路２４を介してバー
ストフレームの繰返し周期Ｔ_F毎に誤り測定部２０へ入
力される。

【００５７】したがって、各バーストフレームのＮビッ
トの受信信号ａは交互に各誤り検出器２３ａ，ｂのＬＩ
ＦＯ型シフトレジスタ２１に記憶される。したがって、
一方の誤り検出器２３ａのＬＩＦＯ型シフトレジスタ２
１が逆向きの受信信号ａ₁を出力期間中においては、他
方の誤り検出器２３ｂのＬＩＦＯ型シフトレジスタ２１
は入力端子７から入力された順方向の受信信号ａの各ビ
ットデータを順次取込むことが可能である。

【００５８】その結果、図７に示すように、たとえバー
ストフレームの繰返し周期Ｔ_F内における休止期間Ｔ_C
がバースト期間Ｔ_Bより短かったとしても、各バースト
フレームに組込まれた受信信号ａの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号ａ
の符号誤りを正確に検出できる。

【００５９】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずに符号誤りだけを検出することが
可能である。

【００６０】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
符号誤り検出を容易におこなうことができる。

【００６１】例えば３つの移動局から基地局に伝送する
システムの符号誤りを検出する方法を図８を用いて説明
する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同期に
ＰＮ信号を出力するＰＮ信号発生装置を取付け、基地局
に１台の符号誤り検出装置を接続する。

【００６２】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。

【００６３】なお、本発明は上述した実施例に限定され
るものではない。実施例においては、正順／逆順ＳＦＲ
を図２に示すように直列ｍ段双方向シストレジスタを使
用したが、例えば図９に示すように、通常の正順ＰＮ信
号ｂ₁を出力する通常の正順ＦＳＲ３１ａと、この正順
ＰＮ信号ｂ₁に対して逆順序のビットパータンを有する
逆順ＰＮ信号ｂ₂を出力する逆順ＦＳＲ３１ｂとを設
け、各ＦＳＲ３１ａ，３１ｂからの各出力信号ｂ₁，ｂ
₂を切換器３１ｃでもって切換えるようにしてもよい。

【００６４】

【発明の効果】以上説明したように、本発明の符号誤り
検出装置によれば、動作モードを正順ＰＮ信号モードお
よび逆順ＰＮ信号モードに切換可能な正順／逆順ＦＳＲ
およびＬＩＦＯ型シフトレジスタを用いて、同期確立ま
でに入力された受信信号を一旦ＬＩＦＯ型シフトレジス
タに記憶しておき、受信信号を逆方向に出力する過程で
逆順ＰＮ信号モードに設定された正順／逆順ＦＳＲから
出力された逆順ＰＮ信号を用いて符号誤りを測定してい
る。したがって、受信信号に含まれる全部のビットデー
タに対する符号誤り検出を確実に実施できる。よって、
たとえバーストフレーム期間が短かったとしてもこのバ
ーストフレームに組込まれた受信信号に対する符号誤り
検出精度を向上できる。

【００６５】また、種々のバーストフレーム長を有する
受信信号も各設定値を変更することなくそのまま符号誤
り検出できる。

【図面の簡単な説明】

【図１】本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、

【図２】同実施例装置の正順／逆順ＦＳＲの概略構成
を示すブロック図、

【図３】同実施例装置のＬＩＦＯ型シフトレジスタの
概略構成を示すブロック図、

【図４】同実施例装置の動作を示す流れ図、

【図５】同実施例装置の動作を示すタイムチャート、

【図６】本発明の他の実施例に関わる符号誤り検出装
置の概略構成を示すブロック図、

【図７】同実施例装置の動作を示すタイムチャート、

【図８】同実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、

【図９】本発明の他の実施例に関わる符号誤り検出装
置における正順／逆順ＦＳＲの概略構成を示すブロック
図、

【図１０】一般的な符号誤り検出システムを示す模式
図、

【図１１】一般的なＦＳＲの概略構成を示すブロック
図、

【図１２】５段のシフトレジスを用いたＦＳＲを示す
ブロック図、

【図１３】従来の符号誤り検出装置の概略構成を示す
ブロック図、

【図１４】同従来装置の動作を示す流れ図、

【図１５】同従来装置の動作を示すタイムチャート。

【符号の説明】

７…入力端子、８…切換回路、１０，１９…比較回路、
１２…クロック抽出回路、１５…制御部、１６ａ，１６
ｂ…カウンタ、１８…正順／逆順ＦＳＲ、２０…誤り測
定部、２１…ＬＩＦＯ型シフトレジスタ、２２，２４…
切換回路、ａ…受信信号、ｂ₁…正順ＰＮ信号、ｂ₂…
逆順ＰＮ信号、ｅ…不一致検出信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭64−50120（ＪＰ，Ａ) 特開平５−29955（ＪＰ，Ａ) 特開平５−29956（ＪＰ，Ａ) 特開平５−29958（ＪＰ，Ａ) 特開平５−29959（ＪＰ，Ａ) 特公平７−105786（ＪＰ，Ｂ２) 特許2920778（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00

Claims

(57)【特許請求の範囲】

【請求項１】動作モードを正順ＰＮ信号モードおよび
逆順ＰＮ信号モードに切換可能なｍ段構成の正順／逆順
ＦＳＲ(18)と、バーストフレームに組込まれた状態で入力されたＭ系列
の（２^m−１）周期を有する受信信号(a) のバーストフ
レーム長を示すバーストビット数以上のレジスタを有
し、前記受信信号の各ビットデータを順次各レジスタに
記憶していき、バーストビット数のビットデータが記憶
されると、記憶したときと逆の順序で出力していくＬＩ
ＦＯ型シフトレジスタ(21)と、前記受信信号の連続するｍ個の各ビットデータを切換回
路(8) を介して正順ＰＮ信号モードに設定された前記正
順／逆順ＦＳＲの各レジスタに取込んだ後、前記切換回
路を動作させて前記正順／逆順ＦＲＳの入出力間を接続
してこの正順／逆順ＦＲＳを自走状態にし、この正順／
逆順ＦＲＳから出力される正順ＰＮ信号（ｂ₁）の各ビ
ットデータと前記受信信号の各ビットデータとが一致す
るか否かを順次比較して、一致ビットがｍ個連続する
と、前記正順ＰＮ信号の前記受信信号に対する同期が確
立したと判断する同期確立手段(Q1 〜 Q5)と、前記正順ＰＮ信号の受信信号に対する同期確立後で、か
つ前記バーストビット数のビットデータが前記ＬＩＦＯ
型シフトレジスタに記憶された時点で前記正順／逆順Ｆ
ＳＲの動作モードを逆順ＰＮ信号モードに切換える動作
モード切換手段(Q7)と、この動作モード切換手段にて逆順ＰＮ信号モードに切換
られた正順／逆順ＦＳＲから出力される逆順ＰＮ信号
（ｂ₂）の各ビットデータと前記ＬＩＦＯ型シフトレジ
スタから出力される前記受信信号の各ビットデータとが
一致するか否かを比較して不一致のとき不一致検出信号
を出力する比較回路(19)とを備えた符号誤り検出装置。