JP2758983B2

JP2758983B2 - 試験装置

Info

Publication number: JP2758983B2
Application number: JP2323739A
Authority: JP
Inventors: 富士雄菅田; 哲郎窪田
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1990-11-27
Filing date: 1990-11-27
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: JPH04192830A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデジタル通信網における伝送回線を伝送され
る途中で生じるデジタル信号のビット誤りや、信号がこ
の伝送回線を伝送される過程で生じる遅延量を測定する
試験装置に関する。

［従来の技術］近年、電話回線や通信回線等がデジタル回線化されて
いる。そして、このようなデジタル通信網における、局
に設置された伝送装置や局と局とを接続する伝送路やこ
の伝送路の途中位置に配設された中継器等からなる伝送
回線を新たに設置した場合や、一定期間毎に実施する定
期点検時においては、この伝送回線の伝送特性を測定す
る必要がある。

この測定は多くの項目があるが、比較的重要な測定項
目として、誤り測定と遅延量測定とがある。通常この誤
り測定と遅延量測定とを１台の試験装置で実施する。

第７図は、誤り測定機能と遅延量測定機能とが組込ま
れた試験装置を伝送回線に接続して試験を実施する状態
を示した模式図である。試験対象としての伝送回線１
は、前述したように局に設置された伝送装置2a,2bや局
と局とを接続する伝送路3a,3bやこの伝送路3a,3bの途中
位置に配設された複数の中継器4a,4b,4c等で構成されて
いる。そして、この伝送回線１を試験する場合は、終端
に存在する伝送装置2bを故意に短絡状態に設定し、他方
端に存在する伝送装置2aに試験装置５の入出力端子を接
続する。

試験装置５内には、擬似ランダム信号発生回路が組込
んであり、この擬似ランダム信号発生回路から出力され
る擬似ランダム信号を、第８図に示すように、例えば７
ビット構成の誤り測定信号ａとしてと伝送回線１の伝送
装置2aに印加する。伝送装置2aから入力された誤り測定
信号ａは伝送路3a,各中継器4a,4b,4cを経由して終端の
伝送装置2bへ入力される。そして、この伝送装置2bで折
り返されて、再度伝送路3b,各中継器4c,4d,4aを経由し
て伝送装置2aへ戻る。試験装置５は、この伝送装置2aか
ら前記誤り測定信号ａを受信信号ｂとして取込む。そし
て、試験装置５は送信した誤り測定信号ａの各ビットデ
ータと受信信号ｂの各ビットデータとを比較して一致す
るか否かを調べる。

次に、この試験装置５でもって、信号が伝送回線１を
往復するのに要する時間で示される遅延量を測定する手
順を説明する。

まず、試験装置５は、第９図に示すように、送信クロ
ック信号ｃに同期して、時刻t₀から［１］のビットが連
続する遅延量測定信号ｄを伝送回線１へ送出する。そし
て、伝送回線１を往復した遅延量測定信号ｄを試験装置
５で受信して、その受信信号ｅにおける［１］のビット
が開始する時刻t₁を検出する。そして、送信時刻t₀と受
信時刻T₁との時間差を例えばカウンタ等で測定して遅延
時間ΔＴとしていた。したがって、１台の試験装置で誤
り測定と遅延量測定が可能となる。

［発明が解決しようとする課題］しかしながら第８図および第９図に示す手順で誤り測
定および遅延量測定を行う試験装置においてもまだ解消
すべき次のような問題があった。

すなわち、第９図に示すように、遅延量を測定するた
めに用いる遅延量測定信号ｄは受信信号ｅの受信開始時
間t₁を特定する必要があるので、第８図に示す擬似ラン
ダム信号で形成された誤り測定信号ａを用いることがで
きない。すなわち、［１］，［０］のビットがランダム
に発生すると、受信時刻を特定できない。

その結果、誤り測定信号ａと遅延量測定信号ｄとはそ
れぞれ専用のビットパターン列となるので、誤り測定と
遅延量測定とはそれぞれ独立して実施する必要がある。
したがって、試験に要する時間が増大する。また、操作
もその都度、誤り測定と遅延量測定とを切換える必要が
あり、以上に繁雑である。特に測定回線のチャンネル数
が増加すると、測定に要する時間と手間が大幅に増加す
る。

本発明はこのような事情に鑑みてなされたものであ
り、擬似ランダム信号からなる誤り測定信号に含まれる
特定ビットパターン列を送信信号と受信信号の送受信タ
イミングとして用いることによって、誤り測定信号のみ
で誤り測定と遅延量測定とを同時に実行でき、別途遅延
量測定信号を用いた測定を実行する必要がなく、誤り測
定と遅延量測定とを同時に測定でき、測定作業性の向上
および測定作業能率の大幅向上を図ることができる試験
装置を提供することを目的とする。

［課題を解決するための手段］上記課題を解消するために本発明は、Ｎ個のシフトレ
ジスタを用いて（2^N−１）ビット周期の擬似ランダム信
号を出力する擬似ランダム信号発生回路と、この擬似ラ
ンダム信号発生回路から出力された擬似ランダム信号を
誤り測定信号として被試験伝送回線へ送出する信号送信
回路と、被試験伝送回線を往復した誤り測定信号を受信
する信号受信回路と、この信号受信回路にて受信された
誤り測定信号に含まれる擬似ランダム信号の各ビットデ
ータが擬似ランダム信号発生回路から出力された擬似ラ
ンダム信号の各ビットデータに一致するか否かを調べる
誤り検出回路とを備えた試験装置において、擬似ランダム信号発生回路から出力される擬似ランダ
ム信号内の予め指定された特定のビットパターン列を検
出して送信タイミング信号を出力する送信側特定パータ
ン列検出回路と、信号受信回路から出力された擬似ラン
ダム信号に含まれる特定のビットパータン列と同一のビ
ットパターン列を検出して受信タイミング信号を出力す
る受信側特定パターン列検出回路と、この各特定パター
ン列検出回路から出力される各タイミング信号相互間の
時間差を検出して被試験伝送回線を伝送する信号の遅延
量として出力する遅延量検出回路とを備えたものであ
る。

［作用］一般に伝送回線のビット誤りを測定するための誤り測
定信号のビットパターンはランダムに変化するビット列
であることが望ましい。完全なランダム信号は簡単に実
現できないので、一般に擬似ランダム信号を用いる。こ
の擬似ランダム信号を出力する擬似ランダム信号発生回
路は、Ｎ個のシフトレジスタと１個の排他的論理和ゲー
トとで構成されており、（2^N−１）ビット周期の擬似ラ
ンダム信号を出力する。すなわち、この擬似ランダム信
号発生回路から出力される擬似ランダム信号のビットパ
ターンは（2^N−１）ビット周期で繰り返す。そして、
（2^N−１）ビットのうちの任意の連続したＮ個以上のビ
ットパターン列を特定すると、このビットパターン列
は、この（2^N−１）ビットで構成される擬似ランダム信
号のなかに１個しか存在しない。したがって、この特定
のビットパターン列を特定パターン列検出回路で検出す
ると、その検出タイミングで擬似ランダム信号からなる
誤り測定信号の送信タイミングおよび受信タイミングを
特定できる。よって、このタイミング検出信号相互間の
時間差を測定すれば、被試験伝送回路の遅延量が測定可
能となる。

なお、誤り測定信号として擬似ランダム信号を用いて
いるので、従来手法と同様の手順で誤り測定が可能であ
る。すなわち、誤り測定と遅延量測定とを同時に実施可
能となる。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の試験装置の概略構成を示すブロック
図である。この試験試験11内において、擬似ランダム信
号発生回路12から出力された擬似ランダム信号ｆは送信
側特定パターン検出回路14および信号送信回路13へ入力
される。信号送信回路13は入力された擬似ランダム信号
ｆに例えば送信先アドレス等を含むヘッダーを加えて誤
り測定信号ｇとして試験対象である伝送回線11へ送出す
る。伝送回線15は、第７図に示した伝送回線１と同様
に、伝送装置2a,2b、伝送路3a,3b、中継器4a,4b,4c等で
構成されており、終端の伝送装置2bは今回の試験を実施
するために故意に短絡されている。

伝送回線15内へ入力された誤り測定信号ｇは第７図と
同様にこの伝送回線15内を往復して、再度試験装置11へ
入力して信号受信回路16へ入力される。信号受信回路16
は伝送回線15から受信した誤り測定信号ｇからヘッダー
を除いて擬似ランダム信号ｉのみを取出して誤り検出回
路17および受信側特定パターン列検出回路18へ送出す
る。

誤り検出回路17は比較パターン発生回路17aと比較回
路17bとで構成されている。比較パターン発生回路17b内
には前記擬似ランダム信号発生回路12と同一構成の擬似
ランダム信号発生回路および同期回路が組込まれてい
る。したがって、比較パターン発生回路17aは擬似ラン
ダム信号発生回路12から出力される同一ピットパターン
を有する擬似ランダム信号ｊを出力する。比較回路17は
信号受信回路16から出力された擬似ランダム信号ｉのビ
ットパターンの各ビットデータと比較パータン発生回路
17aから出力される擬似ランダム信号ｊのビットパーン
の各ビットデータとを比較して一致するか否かを調べ
る。不一致の場合は誤り検出信号をエラー表示器19へ送
出して誤り発生表示する。

なお、実際には、信号受信回路16から出力される擬似
ランダム信号ｉは比較パターン発生回路17a内の擬似ラ
ンダム信号発生回路から出力される擬似ランダム信号と
同期しないので、前述した同期回路でもって同期制御し
ている。

前記送信側特定パターン列検出回路14および受信側特
定パターン列検出回路18は同一構成を有し、各特定パタ
ーン列検出回路14,18からそれぞれ出力される送信タイ
ミング信号ｋおよび受信タイミング信号ｌは遅延量検出
回路20へ入力される。遅延量検出回路20は各タイミング
信号k,l相互間の時間差ΔＴを測定して前記伝送回線15
を伝送する信号の遅延量ｍとして次の遅延量表示器21へ
送出して表示する。

前記擬似ランダム信号発生回路12は第２図に示すよう
に、直列接続された４個のシフトレジスタ12a,12b,12c,
12dと１個の排他的論理和ゲート12eとで構成されてお
り、最終段のシフトレジスタ12dの出力と第１段のシフ
トレジスタ12aの出力との排他的論理和信号が同じく第
１段のシフトレジスタ12aの入力端子に印加される。前
述したように、一般にＮ個のシフトレジスタと１個の排
他的論理和ゲートとで構成された回路は（2^N−１）ビッ
ト周期の擬似ランダム信号を出力する。すなわち、この
Ｎ＝４の擬似ランダム信号発生回路12は第４図に示すよ
うに外部から入力される送信クロック信号CLKに同期し
て（2⁴−１）＝15のヒット周期を有する擬似ランダム信
号ｆを出力する。

送信側特定パターン列検出回路14は第３図に示すよう
に、４段構成のシフトレジスタ14aと４入力端子を有す
るアンドゲート14bとで構成されている。そして、アン
ドゲート14bにはシフトレジスタ14aの各レジスタR₁,R₂,
R₃,R₄の各値が入力される。そして、シフトレジスタ14a
は前記送信クロック信号CLKに同期して擬似ランダム信
号ｆの各ビットデータを取込む。

このような構成の送信側特定パターン列検出回路14に
第４図に示す15ビット周期を有する擬似ランダム信号ｆ
が入力されると、［１］が４つ連続したビットパターン
列［1111］が各レジスタR₁,R₂,R₃,R₄に格納されたタイ
ミングでアンドゲート14bが成立する。前述したよう
に、［1111］からなる連続した４（＝４）個のビットパ
ターン列は、15ビットで構成された擬似ランダム信号ｆ
のなかに１個しか存在しないので、実施例においては、
この［1111］のビットパータン列を特定ビットパターン
列と定義している。したがって、この特定ビットパター
ン列が検出されたタイミングでアンドゲート14bから１
ビット幅を有したハイ（Ｈ）レベルの送信タイミング信
号ｋが出力される。

前記受信側特定パターン検出回路18も送信側特定パタ
ーン検出回路14と同一動作を行い、信号受信回路16から
出力される擬似ランダム信号ｉ内に［1111］の特定ビッ
トパターン列を検出したタインミングで受信タイミング
信号ｌを出力する。

前記遅延量検出回路20は第５図に示すように構成され
ている。前記各特定パターン列検出回路14,18から出力
された送信タイミング信号k,受信タイミング信号ｌは例
えばＲ−Ｓフリップフロップで構成されたセット／リセ
ット回路20aへ入力される。このセット／リセット回路2
0は動作制御端子に印加されているイネーブル信号がハ
イ（Ｈ）レベル期間において、送信タイミング信号ｋ入
力に同期してハイ（Ｈ）レベルへ立上がり、受信タイミ
ング信号ｌ入力に同期してロー（Ｌ）レベルへ立下がる
信号ｎを出力する。セット／リセット回路20aの出力信
号ｎはアントゲート20bの一端に入力される。アンドゲ
ート20bの他端には発振回路20cから例えば2MHz（周期１
μｓ）のクロック信号ｏが入力されている。アンドゲー
ト20bの出力信号ｐはカウンタ20dへ入力される。すなわ
ち、カウンタ20dはセット／リセット回路20aの出力信号
ｎがＨレベル期間だけ発振回路20cから出力されるクロ
ック信号ｏのクロック数を送信タインミング信号ｋと受
信タイミング信号ｌとの間の時間差ΔＴとして計数す
る。そして、この時間差ΔＴを遅延量ｍとして出力す
る。

このように構成された試験装置11における遅延量測定
の動作を第６図のタイムチャートを用いて説明する。

第１図の試験装置11を起動すると、擬似ランダム信号
発生回路12から送信クロック信号CLKに同期して15ビッ
ト周期T₀を有する擬似ランダム信号ｆが出力される。こ
の擬似ランダム信号ｆは前述したように送信送信回路13
でヘッダーが付されて誤り測定信号ｇとして伝送回線15
内へ送出される。誤り測定信号ｇは伝送回線15内を往復
する間に遅延される。遅延された誤り測定信号ｈは識見
装置11内へ入力され、信号受信回路16にてヘッダー部が
除去されて擬似ランダム信号ｉに戻されて受信側特定パ
ターン検出回路18へ入力される。

そして、送信側特定パターン列検出回路14が時刻t₂で
送信の擬似ランダム信号ｆの［1111］の特定ビットパタ
ーン列を検出すると送信タイミング信号ｋが出力され
る。その後、受信側特定パターン列検出回路18が時刻t₃
で受信した擬似ランダム信号ｉ［1111］の特定ビットパ
ターン列を検出すると受信タイミング信号ｌが出力され
る。その結果、時刻t₂から時刻t₃までの期間だけ遅延量
検出回路20のアンドゲート20bから１μｓのクロック信
号ｏがカウンタ20dへ入力する。よって、カンウンタ20d
は時刻t₂から時刻t₃までの時間差ΔＴを遅延量ｍとして
遅延量表示器21へ送出する。遅延量表示器21はその遅延
量ｍを表示する。

このような構成の試験装置であれば、擬似ランダム信
号ｆを組込んだ誤り測定信号ｇを本来の誤り測定の他に
遅延量測定にもそのまま使用することが可能となる。よ
って、誤り測定と遅延量測定とを別々に測定していた従
来の試験装置に比較して試験能率を大幅に向上できる。
また、操作者にとっても、誤り試験を実行すると自動的
に遅延量測定が実施されるので、装置全体の操作性を大
幅に向上できる。

なお、測定対象としての伝送回線15を誤り試験信号ｇ
が往復するに要する時間で示される遅延量は、伝送回線
15に含まれる伝送路の長さや中継器の数によって変化す
る。したがって、伝送回線15の伝送路が長かったり、中
継器数が多い場合には、測定された遅延量が擬似ランダ
ム信号ｆのビット周期（2^N−１）より大きくなる場合が
想定される。このような場合は、擬似ランダム信号発生
回路12に組込まれるシフトレジスタの数（Ｎ）を大きく
することによって、擬似ランダム信号ｆのビット周期
（2^N−１）を大きく設定すればよい。

なお、伝送回線15を測定する際には、伝送路を経由し
ないで、中継器，端局装置，多重化装置等の装置単体を
測定するものも含む。

また、遅延量としての時間差ΔＴの測定精度は送信ク
ロック信号CLKのクロック周期で定まるが、全体の遅延
量に対してはほとんど無視できる値である。

さらに、実施例装置においては、イネーブル信号をＨ
レベルに設定している限りにおいては、遅延量表示器21
には擬似ランダム信号のビット周期（2^N−１）毎に遅延
量が表示される。しかし、連続して遅延量を表示すると
読取ることが困難な場合は、１ビット周期（2^N−１）が
経過すると、イネーブル信号を元のＬレベルに戻せばよ
い。

また、遅延量ｍをその都度遅延量表示器21に表示する
代りに、別途遅延量メモリを設けて、ビット周期（2^N−
１）毎に得られる遅延量をこの遅延量メモリに時系列的
に記憶してもよい。また、誤り検出回路17にて得られる
誤り検出情報も誤り検出メモリに累積記憶するようにし
てもよい。

また、一般の誤り試験装置には、送信する擬似ランダ
ム信号と受信した擬似ランダム信号の１周期分のドット
パターンを観測するための同期信号を持っている。そし
て、この同期信号を作成する過程で、前記各特定パター
ン列検出回路と同様な同期信号検出回路を用いている場
合には、その同期信号を用いれば、特別に各特定パター
ン列検出回路14,18を設ける必要がない。

［発明の効果］以上説明したように本発明の試験装置によれば、擬似
ランダム信号からなる誤り測定信号に含まれる特定ビッ
トパターン列を検出してこの特定ビットパターン列の各
検出タイミングを送信信号と受信信号の送受信タイミン
グとして用いている。したがって。誤り測定信号のみで
誤り測定と遅延量測定とを同時に実行でき、別途遅延量
測定信号を用いた測定を実行する必要がなく、誤り測定
と遅延量測定とを同時に測定でき、測定作業性の向上お
よび測定作業能率の大幅向上を図ることができる

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例に係わる試験装置
を示すものであり、第１図は全体の概略構成を示すブロ
ック図、第２図は擬似ランダム信号発生回路を示すブロ
ック図、第３図は送信側特定パターン列検出回路を示す
ブロック図、第４図は擬似ランダム信号のビットパター
ン図、第５図は遅延量検出回路を示すブロック図、第６
図は動作を示す流れ図であり、第７図は一般的な試験装
置と伝送回線との接続関係を示す図、第８図は同従来装
置における誤り測定を示す図、第９図は従来装置におけ
る遅延量測定を示す図である。 11……試験装置、12……擬似ランダム信号発生回路、13
……信号送信回路、14……送信側特定パターン列検出回
路、15……伝送回路、16……信号受信回路、17……誤り
検出回路、18……受信側特定パターン列検出回路、19…
…エラー表示器、20……遅延量検出回路、21……遅延量
表示器。

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ個のシフトレジスタを用いて（2^N−１）
ビット周期の擬似ランダム信号を出力する擬似ランダム
信号発生回路（12）と、この擬似ランダム信号発生回路
から出力された擬似ランダム信号を誤り測定信号として
被試験伝送回線（15）へ送出する信号送信回路（13）
と、前記被試験伝送回線を往復した前記誤り測定信号を
受信する信号受信回路（16）と、この信号受信回路にて
受信された誤り測定信号に含まれる擬似ランダム信号の
各ビットデータが前記擬似ランダム信号発生回路から出
力された擬似ランダム信号の各ビットデータに一致する
か否かを調べる誤り検出回路（17）とを備えた試験装置
において、前記擬似ランダム信号発生回路から出力される擬似ラン
ダム信号内の予め指定された特定のビットパターン列を
検出して送信タイミング信号を出力する送信側特定パー
タン列検出回路（14）と、前記信号受信回路から出力さ
れた擬似ランダム信号に含まれる前記特定のビットパー
タン列と同一のビットパターン列を検出して受信タイミ
ング信号を出力する受信側特定パターン列検出回路（1
8）と、この各特定パターン列検出回路から出力される
各タイミング信号相互間の時間差を検出して前記被試験
伝送回線を伝送する信号の遅延量として出力する遅延量
検出回路（20）とを備えた試験装置。