JP3225059B2 - Code error detection device - Google Patents
Code error detection deviceInfo
- Publication number
- JP3225059B2 JP3225059B2 JP17987991A JP17987991A JP3225059B2 JP 3225059 B2 JP3225059 B2 JP 3225059B2 JP 17987991 A JP17987991 A JP 17987991A JP 17987991 A JP17987991 A JP 17987991A JP 3225059 B2 JP3225059 B2 JP 3225059B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reverse
- output
- received signal
- fsr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a code error detecting device used for detecting a code error in various digital transmission systems and digital transmission devices using an M sequence (maximum long period sequence) PN signal (pseudo random signal). More particularly, the present invention relates to a code error detection device that detects a code error of a received signal embedded in a burst frame.
【０００２】[0002]
【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図１０に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。2. Description of the Related Art For example, when detecting a code error occurring in a digital transmission system, a test signal generator 2 is connected to a signal input terminal of a system under test 1 as shown in FIG. Then, a PN signal is transmitted from the test signal generator 2 to the system under test 1 as a test signal.
A code error is detected by a code error detection device 3 connected to a signal output terminal of the system under test 1.
【０００３】試験信号発生装置２内には、図１１に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１２に示すように構成されている。As shown in FIG. 11, a test signal generating apparatus 2 includes a shift register 4 having m stages in series and a single register which performs an exclusive OR operation on each output of a plurality of registers 4a constituting the shift register 4. Or an m-stage FSR composed of a plurality of EXOR gates (exclusive OR circuits) 4b
(Feedback Shift Register) 6 is incorporated. By connecting the switching circuit 8 connected to the input terminal of the leading register 4a to the EXOR gate 4b, a PN signal having a period of (2 m -1) bits is generated by the FSR 6. For example, a five-stage (m = 5) configuration F
The SR is configured as shown in FIG.
【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。An FSR 6 having the same configuration as the FSR 6 of the test signal generator 2 is incorporated in the code error detector 3. Then, the PN signal (reference signal) of the same series as the test signal is generated by the FSR 6, and the received signal received from the system under test 1 is compared with the reference PN signal, so that the signal passes through the system under test 1. , A code error of the received signal occurring at the time is detected.
【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。It is to be noted that the FSR is the same series of PN
A state in which a signal is being generated is referred to as a state in which the FSR is synchronized with the received signal. In a state in which the FSR is out of synchronization, the PN signal generated by the FSR and the received signal are compared at least for at least m consecutive bits. A mismatch is detected. Conversely, FSR
The PN signal generated by is compared with the received signal only between successive m bits, and if no mismatch is detected, it is determined that synchronization has been established.
【０００６】このような符号誤り検出装置３は例えば図
１３に示すように構成されている。[0006] Such a code error detecting device 3 is configured, for example, as shown in FIG.
【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１１に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。The received signal a input from the input terminal 7 is 2
For example, a head in an FSR 9 composed of a serial m-stage shift register and an exclusive OR circuit shown in FIG. 11 through one input terminal of a switching circuit 8 composed of AND gates 8a and 8b, an OR gate 8c and an inverter 8d. Register 4
a is applied to the data terminal. The PN signal b output from the output terminal of the FSR 9 is
The signal is input to one input terminal of the XOR gate 10a. At the same time, the PN signal b output from the FSR 9 is input to the other input terminal of the switching circuit 8. This switching circuit 8
Are controlled by a switching signal c from the control unit 11.
【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。On the other hand, the reception signal a input to the input terminal 7
Is input to the switching circuit 8 and EX of the comparison circuit 10
The signal is input to the other input terminal of the OR gate 10a. Further, a clock signal corresponding to the bit rate of the received signal a and reproduced by the clock extracting circuit 12 from the received signal a is supplied to the clock terminal of the FSR 9. Further, the reproduced clock signal is supplied to a counter 1 in the control unit 11.
4 is applied.
【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、例
えば誤り率を算出する。The comparison circuit 10 compares each bit data of the PN signal b with each bit data of the reception signal a, and outputs a mismatch detection signal d when they do not match. The mismatch detection signal d output from the comparison circuit 10 is input to the control unit 11 and also to the error measurement unit 13. Error measurement unit 13
Calculates the error rate by counting the number of input mismatch detection signals, for example.
【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図１４の流れ図を用いて説明す
る。The operation of the control section 11 in the code error detecting device 3 having such a configuration will be described with reference to the flowchart of FIG.
【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。First, a high (H) level switching signal c is output to set the switching circuit 8 to the input terminal side (P1). Next, the count value CN of the counter 14 is set to 0, and waits until the count value CN becomes m. When the count value CN becomes m, it is determined that data of m bits of the received signal a has been read into each stage of the serial m-stage shift register constituting the FSR 9 (P2). When m bits of data are read into the FSR 9, the switching signal c is changed to a low (L) level, and the switching circuit 8 is switched to the output terminal side of the FSR 9.
Then, the FSR 9 enters a self-running state in which a reference PN signal b is generated (P3). At the same time, the count value CN is set to 0 (P4).
【００１２】Ｐ５にて比較回路１０から誤り検出信号が
入力されると、Ｐ１へ戻り、再度切換回路８を入力端子
側へ切り換えて受信信号ａのｍビット分のデータをＦＳ
Ｒ９へ読込む。When the error detection signal is input from the comparison circuit 10 at P5, the process returns to P1, and the switching circuit 8 is again switched to the input terminal side so that the data of m bits of the reception signal a is transmitted to the FS.
Read into R9.
【００１３】Ｐ５にて誤り検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度誤り検出
信号の有無を調べる。If no error detection signal is input at P5, it is confirmed at P6 that the count value CN of the counter 14 has not reached m, and the process returns to P5 to check again for the presence of an error detection signal.
【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。When it is confirmed in P6 that the count value CN has reached m, FS is determined in the continuous m-bit data.
Since no mismatch was detected by comparing the PN signal b output from R9 with the received signal a, the FSR
It is determined that synchronization of the PN signal b output from 9 with the received signal a has been established.
【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。When synchronization is established, detection of a code error with respect to the received signal a is started at P7. That is, the error measuring unit 1
An error measurement command is output to the counter 3, and the number of mismatch detection signals output from the comparison circuit 10 is counted for a certain period of time to calculate a bit error rate.
【００１６】[0016]
【発明が解決しようとする課題】図１０に示す被試験シ
ステム１の規格や種類によっては、図１５に示すよう
に、例えば一定期間ＴB だけ信号を送出し、次の一定期
間ＴC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間ＴC は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。Depending on the standard or type of the system under test 1 shown in FIG. 10, as shown in FIG. 15, for example, a signal is transmitted only for a certain period T B , and the next certain period T C is suspended. In some cases, a burst frame transmission method that repeats the above operation is employed. Therefore, in this case, rest period T C is the received signal a in the code error detection apparatus 3
Will be cut off. Therefore, when measuring a code error in the burst frame transmission method using the PN signal, it may be necessary to re-establish pattern synchronization for each burst frame.
【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。The period T A required until synchronization is established between the beginning of the burst frame and the received signal a and the PN signal b, to the number m of FSR9 described above, also requires 2m bits at a minimum, and reference numeral The length varies depending on the error occurrence situation.
【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。In the conventional code error detecting device, it is assumed that the synchronization of the PN signal is established until the last bit of the burst frame is received, but the period from the beginning of the burst frame until the synchronization of the PN signal is established. there can not be correctly detected defect code errors included in the received signal a T a. Therefore, the actual error measurement period T M is shortened. The period T A until synchronization establishment is a value that can not be neglected as compared with the burst frame period T B (280 bits),
For example, when trying to measure the bit error rate of the entire burst frame, a correct measurement result cannot be obtained.
【００１９】本発明はこのような事情に鑑みてなされた
ものであり、動作モードを正順ＰＮ信号モードおよび逆
順ＰＮ信号モードに切換可能な正順／逆順ＦＳＲおよび
ＬＩＦＯ型シフトレジスタを用いることによって、同期
確立までに入力された受信信号の各ビットデータに対し
ても確実に符号誤り検出を実行でき、たとえバーストフ
レーム期間が短かったとしてもこのバーストフレームに
組込まれた受信信号に対する符号誤り検出精度を向上で
きる符号誤り検出装置を提供することを目的とする。The present invention has been made in view of such circumstances, and uses a forward / reverse FSR and LIFO type shift register capable of switching the operation mode between a forward PN signal mode and a reverse PN signal mode. , It is possible to reliably perform code error detection on each bit data of the received signal input until the establishment of synchronization, and even if the burst frame period is short, the code error detection accuracy for the received signal embedded in this burst frame It is an object of the present invention to provide a code error detection device capable of improving the error rate.
【００２０】[0020]
【課題を解決するための手段】上記課題を解消するため
に本発明の符号誤り検出装置においては、動作モードを
正順ＰＮ信号モードおよび逆順ＰＮ信号モードに切換可
能なｍ段構成の正順／逆順ＦＳＲと、バーストフレーム
に組込まれた状態で入力されたＭ系列の（２m −１）周
期を有する受信信号のバーストフレーム長を示すバース
トビット数以上のレジスタを有し、受信信号の各ビット
データを順次各レジスタに記憶していき、バーストビッ
ト数のビットデータが記憶されると、記憶したときと逆
の順序で出力していくＬＩＦＯ型シフトレジスタと、受
信信号の連続するｍ個の各ビットデータを切換回路を介
して正順ＰＮ信号モードに設定された正順／逆順ＦＳＲ
の各レジスタに取込んだ後、切換回路を動作させて正順
／逆順ＦＲＳの入出力間を接続してこの正順／逆順ＦＲ
Ｓを自走状態にし、正順／逆順ＦＲＳから順次出力され
る正順ＰＮ信号の各ビットデータと受信信号の各ビット
データとが一致するか否かを順次比較して、一致ビット
がｍ個連続すると、正順ＰＮ信号の受信信号に対する同
期が確立したと判断する同期確立手段と、正順ＰＮ信号
の受信信号に対する同期確立後で、かつバーストビット
数のビットデータがＬＩＦＯ型シフトレジスタに記憶さ
れた時点で正順／逆順ＦＳＲの動作モードを逆順ＰＮ信
号モードに切換える動作モード切換手段と、動作モード
切換手段にて逆順ＰＮ信号モードに切換られた正順／逆
順ＦＳＲから出力される逆順ＰＮ信号の各ビットデータ
とＬＩＦＯ型シフトレジスタから出力される受信信号の
各ビットデータとが一致するか否かを比較して不一致の
とき不一致検出信号を出力する比較回路とを備えたもの
である。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, a code error detecting apparatus according to the present invention has an m-stage forward / backward configuration in which an operation mode can be switched between a forward PN signal mode and a reverse PN signal mode. A register having a number of burst bits equal to or greater than a burst bit length indicating a burst frame length of a received signal having a period of (2 m -1) of an M sequence input in a state of being incorporated in a burst frame, Data is sequentially stored in each register, and when bit data of the burst bit number is stored, a LIFO type shift register that outputs in the reverse order of the stored data, Forward / reverse FSR with bit data set to forward PN signal mode via switching circuit
After that, the switching circuit is operated to connect the input / output of the forward / reverse FRS to connect the forward / reverse FR.
S is set to the free-running state, and whether or not each bit data of the forward PN signal sequentially output from the forward / reverse FRS matches each bit data of the received signal is sequentially compared. If they continue, a synchronization establishing means for determining that the synchronization of the forward PN signal with respect to the received signal has been established, and after the synchronization of the forward PN signal with the received signal has been established, the bit data of the burst bit number is stored in the LIFO shift register. Operation mode switching means for switching the operation mode of the forward / reverse FSR to the reverse PN signal mode at that time, and the reverse PN output from the forward / reverse FSR switched to the reverse PN signal mode by the operation mode switching means. Each bit data of the signal is compared with each bit data of the received signal output from the LIFO type shift register to determine whether or not they match. It is obtained by a comparison circuit for outputting.
【００２１】[0021]
【作用】まず、正順ＰＮ信号と逆順ＰＮ信号との関係を
説明する。正順ＰＮ信号はバーストフレームに組込まれ
て入力される受信信号と同一周期（２m −１）を有する
同一系列のＰＮ信号である。一方、逆順ＰＮ信号は前記
正順ＰＮ信号と同一周期（２m −１）を有するが、逆系
列のＰＮ信号である。そして、正順ＰＮ信号を出力する
ＦＳＲを正順ＦＳＲとし、逆順ＰＮ信号を出力するＦＳ
Ｒを逆順ＳＦＲとすると、正順／逆順ＦＳＲは、図２で
示すように一つのＦＳＲでもって正順ＦＳＲの機能を有
する正順ＰＮ信号モードと、逆順ＦＳＲの機能を有する
逆順ＰＮ信号モードとを選択信号でもって選択可能に構
成されている。First, the relationship between the forward PN signal and the reverse PN signal will be described. The forward PN signal is a PN signal of the same sequence having the same period (2 m -1) as the received signal incorporated in the burst frame and input. On the other hand, the reverse PN signal has the same period (2 m -1) as the forward PN signal, but is a reverse PN signal. The FSR that outputs the forward PN signal is referred to as a forward FSR, and the FS that outputs the reverse PN signal.
Assuming that R is a reverse SFR, the forward / reverse FSR includes a forward PN signal mode having a function of a forward FSR with one FSR as shown in FIG. 2 and a reverse PN signal mode having a function of a reverse FSR. Is selectable with a selection signal.
【００２２】しかして、入力される受信信号は切換回路
を介して正順ＰＮ信号モードに設定された正順／逆順Ｆ
ＳＲの各レジスタへ順次格納されると共に、ＬＩＦＯ
（先入れ後出し）型シフトレジスタの各レジスタに順次
格納されていく。そして、正順／逆順ＦＳＲから出力さ
れる正順ＰＮ信号の受信信号に対する同期が確立する。
同期が確立すると、正順／逆順ＦＳＲは自走状態にな
る。Thus, the input received signal is transmitted via the switching circuit to the forward / reverse F signal set in the forward PN signal mode.
The data is sequentially stored in each register of the SR and the LIFO
The data is sequentially stored in each register of the (first-in first-out) type shift register. Then, synchronization with the received signal of the forward PN signal output from the forward / reverse FSR is established.
When synchronization is established, the forward / reverse FSR enters a free running state.
【００２３】一方、バーストフレームに組込まれた受信
信号のすべてのビットデータがＬＩＦＯ型シフトレジス
タに取込まれた時点で、自走状態の正順／逆順ＦＳＲの
動作モードが正順ＰＮ信号モードから逆順ＰＮ信号モー
ドに変換する。その結果、正順／逆順ＦＳＲは正順ＰＮ
信号と逆順序のビットパータンを有する逆順ＰＮ信号を
出力開始する。On the other hand, when all the bit data of the received signal incorporated in the burst frame are taken into the LIFO type shift register, the operation mode of the free running forward / reverse FSR is changed from the forward PN signal mode. Convert to the reverse PN signal mode. As a result, the forward / reverse FSR becomes the forward PN
The output of the reverse PN signal having the bit pattern of the reverse order to the signal is started.
【００２４】逆順ＰＮ信号の出力開始と同時にＬＩＦＯ
型シフトレジスタから受信信号の各ビットデータが最終
ビットデータから逆順序で順次出力される。よって、逆
順ＰＮ信号は逆の順序で出力される受信信号に同期す
る。受信信号の最終ビットデータがＬＩＦＯ型シフトレ
ジスタから出力される時刻から、この順序が逆転された
受信信号の各ビットデータと逆順ＰＮ信号の各ビットデ
ータとを比較することによって、同期確立以前に入力さ
れ受信信号の符号誤り検出が実施される。At the same time when the output of the reverse PN signal is started, the LIFO
Each bit data of the received signal is sequentially output from the type shift register in the reverse order from the last bit data. Therefore, the reverse PN signal is synchronized with the received signal output in the reverse order. From the time when the last bit data of the reception signal is output from the LIFO type shift register, each bit data of the reception signal whose order has been reversed is compared with each bit data of the reverse PN signal, so that the input before synchronization is established. Then, code error detection of the received signal is performed.
【００２５】[0025]
【実施例】以下本発明の一実施例を図面を用いて説明す
る。An embodiment of the present invention will be described below with reference to the drawings.
【００２６】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図１３に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。FIG. 1 is a block diagram showing a schematic configuration of a code error detection device according to the embodiment. The same parts as those of the conventional code error detecting device shown in FIG.
【００２７】図１０に示す被試験システム１から出力さ
れて入力端子７へ入力される受信信号ａは、例えば図５
に示すように、Ｎビットのバースト期間ＴBと休止期間
ＴC とを有するバーストフレーム伝送方式における期間
ＴB のバーストフレームに組込まれている。したがっ
て、受信信号ａは１フレーム内に合計Ｎ個のビットデー
タを有する。そして、この受信信号ａはＭ系列のビット
周期（２m −１）を有するＰＮ信号である。The received signal a output from the system under test 1 shown in FIG. 10 and input to the input terminal 7 is, for example, as shown in FIG.
As shown in, it is incorporated in a burst frame period T B in a burst frame transmission scheme with and the rest period T C burst period T B of N bits. Therefore, the received signal a has a total of N bit data in one frame. The received signal a is a PN signal having an M-sequence bit period (2 m -1).
【００２８】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
してｍ段構成の正順／逆順ＦＳＲ１８内の先頭レジスタ
のデータ端子へ印加される。The received signal a input from the input terminal 7 is 2
The data is applied to the data terminal of the first register in the m-stage forward / reverse FSR 18 via one input terminal of the switching circuit 8 including the AND gates 8a and 8b, the OR gate 8c and the inverter 8d.
【００２９】この正順／逆順ＦＳＲ１８は、図２に示す
ように、ｍ個のレジスタ１８ａが直列接続されたｍ段双
方向シフトレジスタと各レジスタ１８ａの各出力の排他
的論理和をとるそれぞれ複数のＥＸＯＲゲート１８ｂ，
１８ｃと１個の切換器１８ｄとで構成されている。各レ
ジスタ１８ａは図示するようにそれぞれ一対の入出力端
子を有しており、外部から印加された動作モード切換信
号ｆによって、入力されたデータのシフト方向が変化す
る。実施例においては、テキサス・インストルメント社
製のＩＣ［SN74ALS299］を採用している。As shown in FIG. 2, the forward / reverse FSR 18 includes a plurality of m-stage bidirectional shift registers in which m registers 18a are connected in series and a plurality of exclusive ORs of respective outputs of the respective registers 18a. EXOR gate 18b,
18c and one switch 18d. Each register 18a has a pair of input / output terminals as shown, and the shift direction of the input data changes according to the operation mode switching signal f applied from the outside. In the embodiment, an IC [SN74ALS299] manufactured by Texas Instruments is used.
【００３０】そして、例えば、動作モード切換信号ｆを
ハイ（Ｈ）レベルにすると、データが１番からｍ番の各
レジスタへ順方向にシフトしていき、常閉側に接続され
た切換器１８ｄを介して正順ＰＮ信号ｂ1 が出力され
る。一方、動作モード切換信号ｆをロー（Ｌ）レベルに
すると、データがｍ番から１番へと逆方向にシフトして
いき、常開側に切換えられた切換器１８ｄを介して逆順
ＰＮ信号ｂ2 が出力される。For example, when the operation mode switching signal f is set to a high (H) level, the data is shifted in the forward direction from the first register to the m-th register, and the switch 18d connected to the normally closed side is switched. forward order PN signal b 1 is output through the. On the other hand, when the operation mode switching signal f is set to low (L) level, the data is shifted in the reverse direction from the m-th to the first, and the reverse PN signal b is switched via the switch 18d switched to the normally open side. 2 is output.
【００３１】動作モードが正順ＰＮ信号モードに設定さ
れた状態の正順／逆順ＦＳＲ１８の出力端子から出力さ
れる正順ＰＮ信号ｂ1 は同期検出用の比較回路１０を構
成するＥＸＯＲゲート１０ａの一方の入力端子へ入力さ
れる。また、同時に、出力された正順ＰＮ信号ｂ1 は切
換回路８の他方の入力端子へ入力される。この切換回路
８は制御部１５からの切換信号ｃにて切換制御される。The forward PN signal b 1 output from the output terminal of the forward / reverse FSR 18 in the state where the operation mode is set to the forward PN signal mode is supplied to the EXOR gate 10 a constituting the synchronization detecting comparison circuit 10. Input to one input terminal. At the same time, the output forward PN signal b 1 is input to the other input terminal of the switching circuit 8. The switching of the switching circuit 8 is controlled by a switching signal c from the control unit 15.
【００３２】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。比較
回路１０は正順ＰＮ信号モードに設定された正順／逆順
ＦＳＲ１８から出力された正順ＰＮ信号ｂ1 の各ビット
データと受信信号ａの各ビットデータとを比較して不一
致の場合に不一致検出信号ｄを制御部１５へ出力する。
また、入力端子７から入力されたバーストフレームに組
込まれた受信信号ａの開始および終了位置を示すバース
トゲート信号ｃ1 が制御部１５へ入力される。On the other hand, the received signal a input to the input terminal 7
Is input to the switching circuit 8 and EX of the comparison circuit 10
The signal is input to the other input terminal of the OR gate 10a. Mismatch when the comparison circuit 10 is mismatch by comparing the respective bit data of the received signal a and each bit data of the normal order PN signal b 1 output from the normal order / reverse FSR18 set in forward order PN signal mode The detection signal d is output to the control unit 15.
Further, a burst gate signal c 1 indicating the start and end positions of the received signal a incorporated in the burst frame input from the input terminal 7 is input to the control unit 15.
【００３３】正順／逆順ＦＳＲ１８のクロック端子には
受信信号ａからクロック抽出回路１２にて再生された、
受信信号ａのビットレートに対応するクロック信号が供
給される。さらに、この再生されたクロック信号は制御
部１５内の各カウンタ１６ａ，１６ｂへ印加される。し
たがって、この各カウンタ１６ａ，１６ｂは受信信号ａ
のビット数を計数する。The clock terminal of the forward / reverse FSR 18 reproduces the received signal a by the clock extracting circuit 12 from the received signal a.
A clock signal corresponding to the bit rate of the received signal a is supplied. Further, the reproduced clock signal is applied to each of the counters 16a and 16b in the control unit 15. Therefore, each of the counters 16a and 16b receives the received signal a
Is counted.
【００３４】また、動作モードが逆順ＰＮ信号モードに
設定された状態の正順／逆順ＦＳＲ１８から出力される
逆順ＰＮ信号ｂ2 は、前記切換回路８を介して正順／逆
順ＦＳＲ１８の入力端子へ帰還すると共に、符号誤り検
出用の比較回路１９のＥＸＯＲゲート１９ａの一方の入
力端子へ入力される。The reverse PN signal b 2 output from the forward / reverse FSR 18 in the state where the operation mode is set to the reverse PN signal mode is input to the input terminal of the forward / reverse FSR 18 via the switching circuit 8. At the same time, the signal is input to one input terminal of the EXOR gate 19a of the comparison circuit 19 for detecting a code error.
【００３５】さらに、入力端子７から入力された受信信
号ａはＬＩＦＯ（先入れ後出し）型シフトレジススタ２
１へ入力される。このＬＩＦＯ型シフトレジススタ２１
は内部にＤ個のレジスタが組込まれている。具体的には
図３に示すように、Ｄ個のレジスタが組込まれたＲＡＭ
２１ａとアップ／ダウンカウンタ２１ｂとで構成されて
いる。The received signal a input from the input terminal 7 is a LIFO (first-in first-out) shift register 2
1 is input. This LIFO type shift register 21
Has D registers incorporated therein. Specifically, as shown in FIG. 3, a RAM incorporating D registers
21a and an up / down counter 21b.
【００３６】制御部１５からの切換信号ｇがハイ（Ｈ）
レベルの場合に入力モードになると、クロック抽出回路
１２からのクロック信号に同期してアドレスが上昇し
て、受信信号ａの各ビットデータを指定アドレスに順番
に格納していく。制御部１５からの切換信号ｇがロー
（Ｌ）レベルの場合に出力モードになると、クロック信
号に同期してアドレスが下降して、指定されたアドレス
の各レジスタに記憶された受信信号ａの各ビットデータ
が最終ビットデータから先頭ビットデータまで逆順序に
出力されていく。逆順序に出力された受信信号ａ1 は比
較回路１９のＥＸＯＲゲート１９ａの他方の入力端子へ
入力される。The switching signal g from the control unit 15 is high (H).
When the input mode is entered in the case of the level, the address rises in synchronization with the clock signal from the clock extraction circuit 12, and the bit data of the received signal a is sequentially stored at the designated address. When the output mode is entered when the switching signal g from the control unit 15 is at the low (L) level, the address falls in synchronization with the clock signal, and each of the received signals a stored in each register at the designated address. Bit data is output in the reverse order from the last bit data to the first bit data. The received signal a 1 output in the reverse order is input to the other input terminal of the EXOR gate 19 a of the comparison circuit 19.
【００３７】比較回路１９は、動作モードが逆順ＰＮ信
号モードに設定された正順／逆順ＦＳＲ１８から出力さ
れた逆順ＰＮ信号ｂ2 の各ビットデータとＬＩＦＯ型シ
フトレジスタ２１から出力された逆順序の受信信号ａ1
の各ビットデータとを比較して不一致の場合に不一致検
出信号ｅを誤り測定部２０へ出力する。誤り測定部２０
は入力された不一致検出信号数を計数して符号誤り率等
を算出する。The comparison circuit 19 outputs the bit data of the reverse PN signal b 2 output from the forward / reverse FSR 18 whose operation mode is set to the reverse PN signal mode and the reverse data output from the LIFO type shift register 21. Received signal a 1
And outputs a mismatch detection signal e to the error measuring unit 20 when there is a mismatch. Error measuring unit 20
Calculates the bit error rate and the like by counting the number of input mismatch detection signals.
【００３８】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図４の流れ図を用いて説明する。The operation of the control section 15 in the code error detecting device having such a configuration will be described with reference to the flowchart of FIG.
【００３９】まず、動作モード切換信号ｆをハイ（Ｈ）
レベルにして、正順／逆順ＦＳＲ１８を正順ＰＮ信号モ
ードに設定する。そして、バーストゲート信号ｃ1 が入
力するのを待つ。バーストゲート信号ｃ1 が入力される
と、バーストが開始されたので、カウンタ１６ｂのカウ
ント値ＣＮｂを０にリセットする。さらに、切換信号ｃ
をハイ（Ｈ）レベルにして切換回路８を入力端子７側に
設定する（Ｑ１）。そして、カウンタ１６ａのカウント
値ＣＮａを０に初期設定した後（Ｑ２）、クロック信号
にてカウント値ＣＮａがインクリメントされ、カウント
値ＣＮａがｍになるのを待つ（Ｑ３）。First, the operation mode switching signal f is set to high (H).
Level, the forward / reverse FSR 18 is set to the forward PN signal mode. The burst gate signal c 1 waits for the input. When the burst gate signal c 1 is input, since the burst is started, resets the count value CNb of the counter 16b to zero. Further, the switching signal c
To a high (H) level to set the switching circuit 8 to the input terminal 7 side (Q1). Then, after the count value CNa of the counter 16a is initialized to 0 (Q2), the count value CNa is incremented by the clock signal and waits until the count value CNa becomes m (Q3).
【００４０】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
正順／逆順ＦＳＲ１８を構成する直列ｍ段のシフトレジ
スタの各段に読込まれたと判断する。そして、切換信号
ｃをロー（Ｌ）レベルへ変更して、切換回路８を正順／
逆順ＦＳＲ１８の出力端子側に切換える。同時にカウン
タ１６ａのカウント値ＣＮａを０に初期設定する。する
と、正順／逆順ＦＳＲ１８の入力端子にはこの正順／逆
順ＦＳＲ１８から出力される正順ＰＮ信号ｂ1 が入力さ
れる。そして、正順／逆順ＦＳＲ１８は基準となる正順
ＰＮ信号ｂ1 を継続して出力する自走状態になる。When the count value CNa becomes m, it is assumed that continuous m-bit data of the received signal a has been read into each stage of the serial m-stage shift register constituting the forward / reverse FSR 18 via the switching circuit 8. to decide. Then, the switching signal c is changed to the low (L) level, and the switching circuit 8 is switched to the normal /
Switching to the output terminal side of the reverse FSR18. At the same time, the count value CNa of the counter 16a is initialized to zero. Then, the forward PN signal b 1 output from the forward / reverse FSR 18 is input to the input terminal of the forward / reverse FSR 18. Then, the normal order / reverse FSR18 becomes self state to continuously output the forward order PN signal b 1 as a reference.
【００４１】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順／逆順ＦＳＲ１８へ読込む。When the inconsistency detection signal d is detected from the comparison circuit 10 in Q4, the switching circuit 8 is turned on again to the input terminal side, and the m bit data of the reception signal a are forward / reverse. Read into FSR18.
【００４２】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。If the inconsistency detection signal d is not detected in Q4, it is confirmed in Q5 that the count value CNa has not reached m, and the process returns to Q4 to check again whether or not the inconsistency detection signal d is generated.
【００４３】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、正順／逆順ＦＳＲ１８
から出力される正順ＰＮ信号ｂ1 の受信信号ａに対する
同期が確立したと判断する。At Q5, when the count value CNa reaches m, since the mismatch detection signal d is not detected in m consecutive bits, the forward / reverse FSR 18 at this time is not detected.
It is determined that synchronization is established for the received signal a normal order PN signal b 1 output from.
【００４４】同期が確立すると、正順／逆順ＦＳＲ１８
を自走状態にしたまま、Ｑ６にてカウンタ１６ｂのカウ
ント値ＣＮｂが受信信号ａにおける１フレーム分のビッ
ト数であるＮに達するまで待つ。Ｑ６にてカウント値Ｃ
ＮｂがＮに達すると（ＣＮｂ＝Ｎ）、受信信号ａの１フ
レーム分の全ビットデータがＬＩＦＯ型シフトレジスタ
２１の各レジスタに格納されたと判断する。そして、Ｑ
７にて動作モード切換信号ｆを逆順ＰＮ信号モードに切
換える。その結果、正順／逆順ＦＳＲ１８はクロック信
号に同期して逆順ＰＮ信号ｂ2 を出力する。また、同時
に、切換信号ｇをロー（Ｌ）レベルに変更して、ＬＩＦ
Ｏ型シフトレジスタ２１の動作モードを出力モードに切
換える。よって、ＬＩＦＯ型シフトレジスタ２１から逆
順序の受信信号ａ1 が出力開始する。When synchronization is established, the forward / reverse FSR 18
Is kept in the self-running state, and waits until the count value CNb of the counter 16b reaches N which is the number of bits for one frame in the received signal a in Q6. Count value C at Q6
When Nb reaches N (CNb = N), it is determined that all bits of one frame of the received signal a have been stored in each register of the LIFO shift register 21. And Q
At 7, the operation mode switching signal f is switched to the reverse PN signal mode. As a result, the forward / reverse FSR 18 outputs the reverse PN signal b 2 in synchronization with the clock signal. At the same time, the switching signal g is changed to a low (L) level to
The operation mode of the O-type shift register 21 is switched to the output mode. Therefore, the output of the reception signal a 1 in the reverse order from the LIFO shift register 21 starts.
【００４５】このタイミングで出力開始された逆順ＰＮ
信号ｂ2 と逆順序の受信信号ａ1 とは完全に同期してい
るので、Ｑ８にて受信信号ａ1 に対する符号誤り検出を
実行する。すなわち、誤り測定部２０へ検出指令を出力
する。誤り測定部２０は比較回路１９から出力される不
一致検出信号数を計数する。Reverse PN output started at this timing
Since perfectly synchronized with the signals b 2 and the reception signal a 1 of the reverse order, executes the code error detection for the received signal a 1 at Q8. That is, a detection command is output to the error measuring unit 20. The error measuring section 20 counts the number of mismatch detection signals output from the comparison circuit 19.
【００４６】次に、図５のタイムチャートを用いて装置
全体の動作を説明する。Next, the operation of the entire apparatus will be described with reference to the time chart of FIG.
【００４７】時刻ｔ0 にてバーストフレームが開始され
ると、受信信号ａの各ビットデータは正順ＰＮ信号モー
ドに設定された正順／逆順ＦＳＲ１８およびＬＩＦＯ型
シフトレジスタ２１に順次記憶されていく。そして、期
間ＴA 経過後の時刻ｔ1 にて正順ＰＮ信号ｂ1 の受信信
号ａに対する同期が確立すると、正順／逆順ＦＳＲ１８
は同期が確立した状態で自走状態となる。When the burst frame starts at time t 0 , each bit data of the received signal a is sequentially stored in the forward / reverse FSR 18 and the LIFO shift register 21 set in the forward PN signal mode. . When the synchronization is established at time t 1 after the lapse of the period T A for the received signal a normal order PN signal b 1, the normal order / reverse FSR18
Becomes self-propelled with synchronization established.
【００４８】時刻ｔ2 にて、バーストフレームが終了
し、受信信号ａに含まれるＮ個の全てのビットデータの
ＬＩＦＯ型シフトレジスタ２１に対する格納が終了する
と、ＬＩＦＯ型シフトレジスタ２１から逆順序の受信信
号ａ1 が出力開始されると同時に、正順／逆順ＦＳＲ１
８から逆順ＰＮ信号ｂ2 が出力開始される。この受信信
号ａ1 と正順／逆順ＦＳＲ１８から出力される逆順ＰＮ
信号ｂ2 とは同期している。そして、比較回路１９で両
信号ａ1 ，ｂ2 の各ビットデータを順番に一致，不一致
を比較していく。At time t 2 , when the burst frame is completed and all the N bit data included in the received signal a are stored in the LIFO shift register 21, the data is received from the LIFO shift register 21 in the reverse order. At the same time the signal a 1 is started output, the normal order / reverse FSR1
8, the output of the reverse PN signal b 2 is started. This received signal a 1 and the reverse order PN output from the forward order / reverse order FSR 18
It is synchronized with the signal b 2. Then, the comparison circuit 19 compares the bit data of both signals a 1 and b 2 in order to determine whether they match or not.
【００４９】そして、不一致ビットが存在すると、不一
致検出信号ｅが誤り測定部２０へ入力される。誤り測定
部２０は不一致検出信号数を計数開始する。時刻ｔ3 に
て受信信号ａ1 に含まれるＮビット分のビットデータに
対する不一致検出信号数の計測が終了すると、誤り測定
部２０は不一致検出信号数を集計して符号誤り率を算出
する。When a mismatch bit exists, a mismatch detection signal e is input to the error measuring section 20. The error measuring section 20 starts counting the number of mismatch detection signals. When the measurement of the mismatch detection signal number ends for the N bits of the bit data included in the received signal a 1 at time t 3, the error measurement section 20 by aggregating the number of mismatch detection signal to calculate a code error rate.
【００５０】このように構成された符号誤り検出装置で
あれば、同期確立後に逆順ＰＮ信号モードに設定された
正順／逆順ＦＳＲ１８から出力される逆順ＰＮ信号ｂ2
とＬＩＦＯ型シフトレジスタ２１でビットパターンの各
ビットデータの発生順序が逆転された受信信号ａ1 とが
比較回路１９にて比較対照されて符号誤りが検出され
る。With the thus configured code error detecting device, the reverse PN signal b 2 output from the normal / reverse FSR 18 set to the reverse PN signal mode after synchronization is established.
The comparison circuit 19 compares and compares the received signal a 1 in which the generation order of each bit data of the bit pattern is inverted by the LIFO type shift register 21, and a code error is detected.
【００５１】すなわち、たとえ同期確立までに要する期
間ＴA が存在したとしても、受信信号ａの先頭のビット
データからＮ番目の最終ビットデータまで確実に符号誤
り検出が実施される。よって、符号誤り検出装置全体の
検出精度を向上できる。That is, even if there is a period T A required until the synchronization is established, a code error is reliably detected from the first bit data of the received signal a to the N-th last bit data. Therefore, the detection accuracy of the entire code error detection device can be improved.
【００５２】また、実施例のＬＩＦＯ型シフトレジスタ
２１のレジスタ数Ｄはバーストフレーム長さを示すバー
ストビット数Ｎ以上に設定されていればよい。したがっ
て、逆に、ＬＩＦＯ型シフトレジスタ２１のレジスタ数
Ｄをバーストフレームの繰返し周期ＴF （Ｒビット）を
越えない範囲で多少多目に設定すれば、バーストフレー
ム期間ＴB が異なる被試験システム１においても正常に
測定できる。The register number D of the LIFO type shift register 21 in the embodiment may be set to be equal to or larger than the burst bit number N indicating the burst frame length. Therefore, conversely, by setting the register number D of the LIFO type shift register 21 somewhat versatile in repetition period T F range not exceeding the (R bits) of burst frames, burst frame period T B are different the system under test 1 Can be measured normally.
【００５３】図６は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。FIG. 6 is a block diagram showing a schematic configuration of a code error detecting device according to another embodiment of the present invention.
【００５４】この実施例装置は、図１の制御部１５と誤
り測定部２０を除く二点鎖線で囲った部分を誤り検出器
とすると、この誤り検出器を２台用いた装置である。The apparatus of this embodiment is an apparatus using two error detectors, provided that a portion surrounded by a two-dot chain line excluding the control unit 15 and the error measurement unit 20 in FIG. 1 is an error detector.
【００５５】入力端子７から入力された受信信号ａは制
御部１５からの切換信号ｈで切換制御される切換回路２
２を介して各誤り検出器２３ａ，２３ｂへ入力される。
各誤り検出器２３ａ，２３ｂから出力される誤りビット
信号ｅ1 ，ｅ2 は制御部１５からの切換信号ｉで切換制
御される切換回路２４を介して誤り測定部２０へ入力さ
れる。制御部１５は、バーストフレームの繰返し周期Ｔ
F 毎に各切換信号ｈ，ｉを切換える。The switching circuit 2 controlled to switch the reception signal a input from the input terminal 7 by the switching signal h from the control unit 15
2 to each of the error detectors 23a and 23b.
The error bit signals e 1 and e 2 output from the error detectors 23 a and 23 b are input to the error measuring unit 20 via a switching circuit 24 that is switched and controlled by a switching signal i from the control unit 15. The control unit 15 determines the repetition period T of the burst frame.
The switching signals h and i are switched for each F.
【００５６】図７は図６に示す符号誤り検出装置の動作
を示すタイムチャートである。前述したようにバースト
フレームの繰返し周期ＴF 毎に切換信号ｈを送出して、
各バーストフレームの受信信号ａのＮ個のビットデータ
に対する符号誤り検出を、バーストフレームの繰返し周
期ＴF 毎に異なる誤り検出器２３ａ，２３ｂで実施して
いる。また、各誤り検出器２３ａ，２３ｂで得られた各
不一致検出信号ｅ1 ，ｅ2 も切換回路２４を介してバー
ストフレームの繰返し周期ＴF 毎に誤り測定部２０へ入
力される。FIG. 7 is a time chart showing the operation of the code error detecting device shown in FIG. As described above, the switching signal h is transmitted at every repetition period T F of the burst frame,
Code error detection for N bit data of the received signal a of each burst frame is performed by different error detectors 23a and 23b for each repetition period T F of the burst frame. Further, the respective mismatch detection signals e 1 and e 2 obtained by the respective error detectors 23 a and 23 b are also input to the error measuring section 20 via the switching circuit 24 at every burst frame repetition period T F.
【００５７】したがって、各バーストフレームのＮビッ
トの受信信号ａは交互に各誤り検出器２３ａ，ｂのＬＩ
ＦＯ型シフトレジスタ２１に記憶される。したがって、
一方の誤り検出器２３ａのＬＩＦＯ型シフトレジスタ２
１が逆向きの受信信号ａ1 を出力期間中においては、他
方の誤り検出器２３ｂのＬＩＦＯ型シフトレジスタ２１
は入力端子７から入力された順方向の受信信号ａの各ビ
ットデータを順次取込むことが可能である。Therefore, the N-bit received signal a of each burst frame is alternately transmitted to the LI of each of the error detectors 23a and 23b.
The data is stored in the FO shift register 21. Therefore,
LIFO shift register 2 of one error detector 23a
In 1 during the output period of the received signal a 1 in the opposite direction, the other error detector 23b in the LIFO type shift register 21
Can sequentially take in each bit data of the forward-direction received signal a input from the input terminal 7.
【００５８】その結果、図７に示すように、たとえバー
ストフレームの繰返し周期ＴF 内における休止期間ＴC
がバースト期間ＴB より短かったとしても、各バースト
フレームに組込まれた受信信号ａの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号ａ
の符号誤りを正確に検出できる。As a result, as shown in FIG. 7, even if the pause period T C is within the repetition period T F of the burst frame,
Even but shorter than the burst period T B, the code error of the received signal a incorporated in each burst frame can be reliably detected. That is, the received signal a arriving at an arbitrary interval
Can be detected accurately.
【００５９】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずに符号誤りだけを検出することが
可能である。Accordingly, by re-establishing pattern synchronization for each burst frame, even in a transmission system in which burst frames can be discarded and the order of the frames is changed, such as ATM (asynchronous transfer mode), or in a transmission system in which burst frames are retransmitted, , It is possible to detect only a code error without being affected by factors such as discarding, reordering, and retransmission.
【００６０】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
符号誤り検出を容易におこなうことができる。Further, in a digital radio communication system of a TDM (time division multiplexing) transmission system, one frequency is used by a plurality of stations in a time division manner.
Code error detection can be easily performed.
【００６１】例えば３つの移動局から基地局に伝送する
システムの符号誤りを検出する方法を図８を用いて説明
する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同期に
ＰＮ信号を出力するＰＮ信号発生装置を取付け、基地局
に１台の符号誤り検出装置を接続する。For example, a method of detecting a code error in a system for transmitting data from three mobile stations to a base station will be described with reference to FIG. A PN signal generator for outputting a PN signal asynchronously and independently is attached to each of the mobile stations A, B, and C, and one code error detector is connected to the base station.
【００６２】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。In this case, as described above, on the mobile station side, the previously transmitted burst frame and the next transmitted burst frame do not need to be continuous as the bit pattern of the PN signal, and each PN signal generator has Since they can be operated independently, it is easy to generate patterns. Since the base station does not need to be aware of which mobile station each burst frame was transmitted from, it is easy to detect a code error.
【００６３】なお、本発明は上述した実施例に限定され
るものではない。実施例においては、正順／逆順ＳＦＲ
を図２に示すように直列ｍ段双方向シストレジスタを使
用したが、例えば図９に示すように、通常の正順ＰＮ信
号ｂ1 を出力する通常の正順ＦＳＲ３１ａと、この正順
ＰＮ信号ｂ1 に対して逆順序のビットパータンを有する
逆順ＰＮ信号ｂ2 を出力する逆順ＦＳＲ３１ｂとを設
け、各ＦＳＲ３１ａ，３１ｂからの各出力信号ｂ1 ，ｂ
2 を切換器３１ｃでもって切換えるようにしてもよい。The present invention is not limited to the embodiment described above. In the embodiment, the forward / reverse SFR
The was used a series m-stage bidirectional cysts registers shown in FIG. 2, for example, as shown in FIG. 9, the normal and the normal order FSR31a, the normal order PN signal for outputting a normal forward order PN signal b 1 and a reverse FSR31b for outputting a reverse PN signal b 2 having a bit per Tan reverse order provided for b 1, each FSR31a, the output signal b 1 from 31b, b
2 may be switched by the switch 31c.
【００６４】[0064]
【発明の効果】以上説明したように、本発明の符号誤り
検出装置によれば、動作モードを正順ＰＮ信号モードお
よび逆順ＰＮ信号モードに切換可能な正順／逆順ＦＳＲ
およびＬＩＦＯ型シフトレジスタを用いて、同期確立ま
でに入力された受信信号を一旦ＬＩＦＯ型シフトレジス
タに記憶しておき、受信信号を逆方向に出力する過程で
逆順ＰＮ信号モードに設定された正順／逆順ＦＳＲから
出力された逆順ＰＮ信号を用いて符号誤りを測定してい
る。したがって、受信信号に含まれる全部のビットデー
タに対する符号誤り検出を確実に実施できる。よって、
たとえバーストフレーム期間が短かったとしてもこのバ
ーストフレームに組込まれた受信信号に対する符号誤り
検出精度を向上できる。As described above, according to the code error detecting device of the present invention, the forward / reverse FSR capable of switching the operation mode between the forward PN signal mode and the reverse PN signal mode.
And using a LIFO shift register to temporarily store the received signal input up to the establishment of synchronization in the LIFO shift register, and to output the received signal in the reverse direction while the forward signal is set to the reverse PN signal mode. The code error is measured using the reverse PN signal output from the reverse FSR. Therefore, it is possible to reliably detect a code error for all bit data included in the received signal. Therefore,
Even if the burst frame period is short, it is possible to improve the accuracy of detecting a code error with respect to the received signal embedded in the burst frame.
【００６５】また、種々のバーストフレーム長を有する
受信信号も各設定値を変更することなくそのまま符号誤
り検出できる。Further, even for received signals having various burst frame lengths, a code error can be detected without changing each set value.
【図１】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、FIG. 1 is a block diagram showing a schematic configuration of a code error detection device according to an embodiment of the present invention;
【図２】 同実施例装置の正順／逆順ＦＳＲの概略構成
を示すブロック図、FIG. 2 is a block diagram showing a schematic configuration of a forward / reverse FSR of the apparatus of the embodiment;
【図３】 同実施例装置のＬＩＦＯ型シフトレジスタの
概略構成を示すブロック図、FIG. 3 is a block diagram showing a schematic configuration of a LIFO type shift register of the device of the embodiment;
【図４】 同実施例装置の動作を示す流れ図、FIG. 4 is a flowchart showing the operation of the apparatus of the embodiment;
【図５】 同実施例装置の動作を示すタイムチャート、FIG. 5 is a time chart showing the operation of the apparatus of the embodiment;
【図６】 本発明の他の実施例に関わる符号誤り検出装
置の概略構成を示すブロック図、FIG. 6 is a block diagram showing a schematic configuration of a code error detection device according to another embodiment of the present invention;
【図７】 同実施例装置の動作を示すタイムチャート、FIG. 7 is a time chart showing the operation of the apparatus of the embodiment;
【図８】 同実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、FIG. 8 is a diagram showing a detection method when the apparatus of the embodiment is used for detecting a code error between a plurality of mobile stations and a base station;
【図９】 本発明の他の実施例に関わる符号誤り検出装
置における正順／逆順ＦＳＲの概略構成を示すブロック
図、FIG. 9 is a block diagram showing a schematic configuration of a forward / reverse FSR in a code error detection device according to another embodiment of the present invention;
【図１０】 一般的な符号誤り検出システムを示す模式
図、FIG. 10 is a schematic diagram showing a general code error detection system;
【図１１】 一般的なＦＳＲの概略構成を示すブロック
図、FIG. 11 is a block diagram showing a schematic configuration of a general FSR;
【図１２】 ５段のシフトレジスを用いたＦＳＲを示す
ブロック図、FIG. 12 is a block diagram showing an FSR using a five-stage shift register;
【図１３】 従来の符号誤り検出装置の概略構成を示す
ブロック図、FIG. 13 is a block diagram showing a schematic configuration of a conventional code error detection device;
【図１４】 同従来装置の動作を示す流れ図、FIG. 14 is a flowchart showing the operation of the conventional device;
【図１５】 同従来装置の動作を示すタイムチャート。FIG. 15 is a time chart showing the operation of the conventional device.
７…入力端子、８…切換回路、１０，１９…比較回路、
１２…クロック抽出回路、１５…制御部、１６ａ，１６
ｂ…カウンタ、１８…正順／逆順ＦＳＲ、２０…誤り測
定部、２１…ＬＩＦＯ型シフトレジスタ、２２，２４…
切換回路、ａ…受信信号、ｂ1 …正順ＰＮ信号、ｂ2 …
逆順ＰＮ信号、ｅ…不一致検出信号。7 input terminal, 8 switching circuit, 10, 19 comparison circuit,
12: clock extraction circuit, 15: control unit, 16a, 16
b: counter, 18: forward / reverse FSR, 20: error measuring unit, 21: LIFO shift register, 22, 24 ...
Switching circuit, a: reception signal, b 1 : forward PN signal, b 2 :
Reverse PN signal, e: mismatch detection signal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−50120（ＪＰ，Ａ) 特開 平５−29955（ＪＰ，Ａ) 特開 平５−29956（ＪＰ，Ａ) 特開 平５−29958（ＪＰ，Ａ) 特開 平５−29959（ＪＰ，Ａ) 特公 平７−105786（ＪＰ，Ｂ２) 特許2920778（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-64-50120 (JP, A) JP-A-5-29955 (JP, A) JP-A-5-29956 (JP, A) JP-A-5-29956 29958 (JP, A) JP-A-5-29959 (JP, A) JP 7-105786 (JP, B2) Patent 2920778 (JP, B2) (58) Fields investigated (Int. Cl. 7 , DB name) ) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00
Claims (1)
逆順ＰＮ信号モードに切換可能なｍ段構成の正順／逆順
ＦＳＲ(18)と、 バーストフレームに組込まれた状態で入力されたＭ系列
の（２m −１）周期を有する受信信号(a) のバーストフ
レーム長を示すバーストビット数以上のレジスタを有
し、前記受信信号の各ビットデータを順次各レジスタに
記憶していき、バーストビット数のビットデータが記憶
されると、記憶したときと逆の順序で出力していくＬＩ
ＦＯ型シフトレジスタ(21)と、 前記受信信号の連続するｍ個の各ビットデータを切換回
路(8) を介して正順ＰＮ信号モードに設定された前記正
順／逆順ＦＳＲの各レジスタに取込んだ後、前記切換回
路を動作させて前記正順／逆順ＦＲＳの入出力間を接続
してこの正順／逆順ＦＲＳを自走状態にし、この正順／
逆順ＦＲＳから出力される正順ＰＮ信号（ｂ1 ）の各ビ
ットデータと前記受信信号の各ビットデータとが一致す
るか否かを順次比較して、一致ビットがｍ個連続する
と、前記正順ＰＮ信号の前記受信信号に対する同期が確
立したと判断する同期確立手段(Q1 〜 Q5)と、 前記正順ＰＮ信号の受信信号に対する同期確立後で、か
つ前記バーストビット数のビットデータが前記ＬＩＦＯ
型シフトレジスタに記憶された時点で前記正順／逆順Ｆ
ＳＲの動作モードを逆順ＰＮ信号モードに切換える動作
モード切換手段(Q7)と、 この動作モード切換手段にて逆順ＰＮ信号モードに切換
られた正順／逆順ＦＳＲから出力される逆順ＰＮ信号
（ｂ2 ）の各ビットデータと前記ＬＩＦＯ型シフトレジ
スタから出力される前記受信信号の各ビットデータとが
一致するか否かを比較して不一致のとき不一致検出信号
を出力する比較回路(19)とを備えた符号誤り検出装置。1. An m-stage forward / reverse FSR (18) capable of switching an operation mode between a forward PN signal mode and a reverse PN signal mode, and an M-sequence input in a state incorporated in a burst frame. (2 m -1) a register having a number of burst bits equal to or greater than the burst frame length indicating the burst frame length of the received signal (a) having a period, and sequentially storing each bit data of the received signal in each register; Is stored, the LI is output in the reverse order of the storage.
The FO type shift register (21) and m successive bit data of the received signal are transferred to each register of the forward / reverse FSR set to the forward PN signal mode via a switching circuit (8). After that, the switching circuit is operated to connect the input / output of the forward / reverse FRS to bring the forward / reverse FRS into a self-running state.
Whether or not each bit data of the forward PN signal (b 1 ) output from the reverse FRS matches each bit data of the received signal is sequentially compared. Synchronization establishment means (Q1 to Q5) for judging that the synchronization of the PN signal with the reception signal has been established; and after establishing synchronization with the reception signal of the forward PN signal, the bit data of the burst bit number is stored in the LIFO.
The forward / reverse F
An operation mode switching means (Q7) for switching the operation mode of the SR to the reverse PN signal mode; and a reverse PN signal (b 2) output from the forward / reverse FSR switched to the reverse PN signal mode by the operation mode switching means. A) comparing each bit data of the received signal output from the LIFO type shift register with each bit data of the received signal and outputting a mismatch detection signal when there is a mismatch. Code error detection device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17987991A JP3225059B2 (en) | 1991-07-19 | 1991-07-19 | Code error detection device |
| US07/908,475 US5390199A (en) | 1991-07-19 | 1992-07-06 | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
| DE69214541T DE69214541T2 (en) | 1991-07-19 | 1992-07-10 | Device for error detection code and device with binary pseudo random sequence of maximum length |
| EP92111828A EP0523571B1 (en) | 1991-07-19 | 1992-07-10 | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17987991A JP3225059B2 (en) | 1991-07-19 | 1991-07-19 | Code error detection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529957A JPH0529957A (en) | 1993-02-05 |
| JP3225059B2 true JP3225059B2 (en) | 2001-11-05 |
Family
ID=16073500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17987991A Expired - Fee Related JP3225059B2 (en) | 1991-07-19 | 1991-07-19 | Code error detection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225059B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4575348B2 (en) * | 2006-12-15 | 2010-11-04 | アンリツ株式会社 | Packet error measuring device |
| JP2008214239A (en) * | 2007-03-02 | 2008-09-18 | Sumitomo Chemical Co Ltd | Underwater non-collapsible agrochemical granule |
-
1991
- 1991-07-19 JP JP17987991A patent/JP3225059B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529957A (en) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0523571B1 (en) | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence | |
| JP3225059B2 (en) | Code error detection device | |
| JP3225058B2 (en) | Code error detection device | |
| US5619532A (en) | Digital communication system | |
| JP3225061B2 (en) | Code error detection device | |
| JP3225060B2 (en) | Code error detection device | |
| JP3265423B2 (en) | Transmission delay time measuring device | |
| JP2758983B2 (en) | Testing equipment | |
| US5072448A (en) | Quasi-random digital sequence detector | |
| JP2512004B2 (en) | Bit error rate measuring device | |
| JP2751673B2 (en) | Bit error rate measurement equipment for digital communication systems | |
| JPH0591089A (en) | Code error detector | |
| JP3365160B2 (en) | Error measurement circuit | |
| JP2939100B2 (en) | Sync detection circuit | |
| JPH0529955A (en) | Code error detector | |
| JP3422403B2 (en) | Path monitoring system | |
| JPH08274763A (en) | Delay time measuring instrument | |
| JP4712233B2 (en) | Transmission equipment | |
| JPH0993228A (en) | Bit error measurement circuit | |
| KR100199186B1 (en) | Block sync. circuit of digital ultra frequency transmission device | |
| CN117614597A (en) | Optimal frame synchronization method in frame length dynamic variable process | |
| JP2655624B2 (en) | Frame synchronization detection circuit | |
| JPH06350569A (en) | Error check system | |
| JPH11177543A (en) | Serial communication equipment and its method | |
| JPH1022981A (en) | Bit error measuring device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |