JP3225059B2 - Code error detection device - Google Patents
Code error detection deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明はM系列(最大長周期系
列)のPN信号(擬似ランダム信号)を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a code error detecting device used for detecting a code error in various digital transmission systems and digital transmission devices using an M sequence (maximum long period sequence) PN signal (pseudo random signal). More particularly, the present invention relates to a code error detection device that detects a code error of a received signal embedded in a burst frame.
【0002】[0002]
【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図10に示すよう
に、被試験システム1の信号入力端に試験信号発生装置
2を接続する。そして、この試験信号発生装置2から被
試験システム1へ試験信号としてPN信号を送出させ、
被試験システム1の信号出力端に接続した符号誤り検出
装置3にて符号誤りを検出する。2. Description of the Related Art For example, when detecting a code error occurring in a digital transmission system, a test signal generator 2 is connected to a signal input terminal of a system under test 1 as shown in FIG. Then, a PN signal is transmitted from the test signal generator 2 to the system under test 1 as a test signal.
A code error is detected by a code error detection device 3 connected to a signal output terminal of the system under test 1.
【0003】試験信号発生装置2内には、図11に示す
ように、直列m段のシフトレジスタ4と、このシフトレ
ジスタ4を構成する複数レジスタ4aにおける各出力の
排他的論理和をとる1個又は複数のEXORゲート(排
他的論理和回路)4bとで構成されたm段構成のFSR
(Feedback Shift Register) 6が組込まれている。そし
て、先頭のレジスタ4aの入力端に接続された切換回路
8をEXORゲート4b側に接続することによって、こ
のFSR6によって(2m −1)ビットの周期を有する
PN信号を生成する。例えば、5段(m=5)構成のF
SRは図12に示すように構成されている。As shown in FIG. 11, a test signal generating apparatus 2 includes a shift register 4 having m stages in series and a single register which performs an exclusive OR operation on each output of a plurality of registers 4a constituting the shift register 4. Or an m-stage FSR composed of a plurality of EXOR gates (exclusive OR circuits) 4b
(Feedback Shift Register) 6 is incorporated. By connecting the switching circuit 8 connected to the input terminal of the leading register 4a to the EXOR gate 4b, a PN signal having a period of (2 m -1) bits is generated by the FSR 6. For example, a five-stage (m = 5) configuration F
The SR is configured as shown in FIG.
【0004】前記符号誤り検出装置3内には試験信号発
生装置2のFSR6と同一構成のFSR6が組込まれて
いる。そして、FSR6によって試験信号と同一系列の
PN信号(基準信号)を生成させ、被試験システム1か
ら受信した受信信号と基準となるPN信号とを比較する
ことにより、被試験システム1を経由する間に発生した
受信信号の符号誤りを検出する。An FSR 6 having the same configuration as the FSR 6 of the test signal generator 2 is incorporated in the code error detector 3. Then, the PN signal (reference signal) of the same series as the test signal is generated by the FSR 6, and the received signal received from the system under test 1 is compared with the reference PN signal, so that the signal passes through the system under test 1. , A code error of the received signal occurring at the time is detected.
【0005】なお、FSRが試験信号と同一系列のPN
信号を生成している状態を、FSRが受信信号に同期し
ていると言うが、同期外れの状態では、FSRが生成す
るPN信号と受信信号とを少なくとも連続するmビット
の間だけ比較すれば不一致が検出される。逆に、FSR
が生成するPN信号と受信信号とを連続するmビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。It is to be noted that the FSR is the same series of PN
A state in which a signal is being generated is referred to as a state in which the FSR is synchronized with the received signal. In a state in which the FSR is out of synchronization, the PN signal generated by the FSR and the received signal are compared at least for at least m consecutive bits. A mismatch is detected. Conversely, FSR
The PN signal generated by is compared with the received signal only between successive m bits, and if no mismatch is detected, it is determined that synchronization has been established.
【0006】このような符号誤り検出装置3は例えば図
13に示すように構成されている。[0006] Such a code error detecting device 3 is configured, for example, as shown in FIG.
【0007】入力端子7から入力された受信信号aは2
個のアンドゲート8a,8b、オアゲート8cおよびイ
ンバータ8dからなる切換回路8の一方の入力端子を介
して例えば図11に示した直列m段のシフトレジスタと
排他的論理和回路からなるFSR9内の先頭レジスタ4
aのデータ端子へ印加される。このFSR9の出力端子
から出力されるPN信号bは比較回路10を構成するE
XORゲート10aの一方の入力端子へ入力される。ま
た、同時に、FSR9から出力されたPN信号bは切換
回路8の他方の入力端子へ入力される。この切換回路8
は制御部11からの切換信号cにて切換制御される。The received signal a input from the input terminal 7 is 2
For example, a head in an FSR 9 composed of a serial m-stage shift register and an exclusive OR circuit shown in FIG. 11 through one input terminal of a switching circuit 8 composed of AND gates 8a and 8b, an OR gate 8c and an inverter 8d. Register 4
a is applied to the data terminal. The PN signal b output from the output terminal of the FSR 9 is
The signal is input to one input terminal of the XOR gate 10a. At the same time, the PN signal b output from the FSR 9 is input to the other input terminal of the switching circuit 8. This switching circuit 8
Are controlled by a switching signal c from the control unit 11.
【0008】一方、入力端子7へ入力された受信信号a
は切換回路8へ入力されると共に、比較回路10のEX
ORゲート10aの他方の入力端子へ入力される。ま
た、FSR9のクロック端子には受信信号aからクロッ
ク抽出回路12にて再生された、受信信号aのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部11内のカウンタ1
4へ印加される。On the other hand, the reception signal a input to the input terminal 7
Is input to the switching circuit 8 and EX of the comparison circuit 10
The signal is input to the other input terminal of the OR gate 10a. Further, a clock signal corresponding to the bit rate of the received signal a and reproduced by the clock extracting circuit 12 from the received signal a is supplied to the clock terminal of the FSR 9. Further, the reproduced clock signal is supplied to a counter 1 in the control unit 11.
4 is applied.
【0009】比較回路10はPN信号bの各ビットデー
タと受信信号aの各ビットデータとを比較して不一致の
場合に不一致検出信号dを出力する。比較回路10から
出力された不一致検出信号dは制御部11へ入力される
と共に誤り測定部13へ入力される。誤り測定部13
は、例えば入力された不一致検出信号数を計数して、例
えば誤り率を算出する。The comparison circuit 10 compares each bit data of the PN signal b with each bit data of the reception signal a, and outputs a mismatch detection signal d when they do not match. The mismatch detection signal d output from the comparison circuit 10 is input to the control unit 11 and also to the error measurement unit 13. Error measurement unit 13
Calculates the error rate by counting the number of input mismatch detection signals, for example.
【0010】このような構成の符号誤り検出装置3にお
ける制御部11の動作を図14の流れ図を用いて説明す
る。The operation of the control section 11 in the code error detecting device 3 having such a configuration will be described with reference to the flowchart of FIG.
【0011】まず、ハイ(H)レベルの切換信号cを出
力して切換回路8を入力端子側に設定する(P1)。次
に、カウンタ14のカウント値CNを0に設定し、カウ
ント値CNがmになるのを待つ。カウント値CNがmに
なると、受信信号aのmビット分のデータがFSR9を
構成する直列m段のシフトレジスタの各段に読込まれた
と判断する(P2)。mビット分のデータがFSR9へ
読込まれると、切換信号cをロー(L)レベルへ変更し
て、切換回路8をFSR9の出力端子側へ切り換える。
すると、FSR9は基準となるPN信号bを発生する自
走状態になる(P3)。同時にカウント値CNを0に設
定する(P4)。First, a high (H) level switching signal c is output to set the switching circuit 8 to the input terminal side (P1). Next, the count value CN of the counter 14 is set to 0, and waits until the count value CN becomes m. When the count value CN becomes m, it is determined that data of m bits of the received signal a has been read into each stage of the serial m-stage shift register constituting the FSR 9 (P2). When m bits of data are read into the FSR 9, the switching signal c is changed to a low (L) level, and the switching circuit 8 is switched to the output terminal side of the FSR 9.
Then, the FSR 9 enters a self-running state in which a reference PN signal b is generated (P3). At the same time, the count value CN is set to 0 (P4).
【0012】P5にて比較回路10から誤り検出信号が
入力されると、P1へ戻り、再度切換回路8を入力端子
側へ切り換えて受信信号aのmビット分のデータをFS
R9へ読込む。When the error detection signal is input from the comparison circuit 10 at P5, the process returns to P1, and the switching circuit 8 is again switched to the input terminal side so that the data of m bits of the reception signal a is transmitted to the FS.
Read into R9.
【0013】P5にて誤り検出信号が入力されなけれ
ば、P6にてカウンタ14のカウント値CNがmに達し
ていないことを確認すると、P5へ戻り、再度誤り検出
信号の有無を調べる。If no error detection signal is input at P5, it is confirmed at P6 that the count value CN of the counter 14 has not reached m, and the process returns to P5 to check again for the presence of an error detection signal.
【0014】P6にてカウント値CNがmに達したこと
を確認すると、連続するmビットのデータにおいてFS
R9から出力されるPN信号bと受信信号aとを比較し
て不一致が検出されなかったので、この時点で、FSR
9から出力されるPN信号bの受信信号aに対する同期
が確立したと判断する。When it is confirmed in P6 that the count value CN has reached m, FS is determined in the continuous m-bit data.
Since no mismatch was detected by comparing the PN signal b output from R9 with the received signal a, the FSR
It is determined that synchronization of the PN signal b output from 9 with the received signal a has been established.
【0015】同期が確立するとP7にて受信信号aに対
する符号誤り検出を開始する。すなわち、誤り測定部1
3に対して誤り測定指令を出力して、比較回路10から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。When synchronization is established, detection of a code error with respect to the received signal a is started at P7. That is, the error measuring unit 1
An error measurement command is output to the counter 3, and the number of mismatch detection signals output from the comparison circuit 10 is counted for a certain period of time to calculate a bit error rate.
【0016】[0016]
【発明が解決しようとする課題】図10に示す被試験シ
ステム1の規格や種類によっては、図15に示すよう
に、例えば一定期間TB だけ信号を送出し、次の一定期
間TC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間TC は符号誤り検出装置3においては受信信号a
が途絶えることになる。したがって、PN信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。Depending on the standard or type of the system under test 1 shown in FIG. 10, as shown in FIG. 15, for example, a signal is transmitted only for a certain period T B , and the next certain period T C is suspended. In some cases, a burst frame transmission method that repeats the above operation is employed. Therefore, in this case, rest period T C is the received signal a in the code error detection apparatus 3
Will be cut off. Therefore, when measuring a code error in the burst frame transmission method using the PN signal, it may be necessary to re-establish pattern synchronization for each burst frame.
【0017】バーストフレームの先頭から受信信号aと
PN信号bとの間における同期が確立するまでに要する
期間TA は、前述したFSR9の段数mに対して、最低
でも2mビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。The period T A required until synchronization is established between the beginning of the burst frame and the received signal a and the PN signal b, to the number m of FSR9 described above, also requires 2m bits at a minimum, and reference numeral The length varies depending on the error occurrence situation.
【0018】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはPN信号の同期が
確立することは前提としても、バーストフレームの先頭
からPN信号の同期が確立するまでの期間TA の受信信
号aに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間TM が短縮され
る。この同期確立までの期間TA はバーストフレーム期
間TB (280 ビット)に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。In the conventional code error detecting device, it is assumed that the synchronization of the PN signal is established until the last bit of the burst frame is received, but the period from the beginning of the burst frame until the synchronization of the PN signal is established. there can not be correctly detected defect code errors included in the received signal a T a. Therefore, the actual error measurement period T M is shortened. The period T A until synchronization establishment is a value that can not be neglected as compared with the burst frame period T B (280 bits),
For example, when trying to measure the bit error rate of the entire burst frame, a correct measurement result cannot be obtained.
【0019】本発明はこのような事情に鑑みてなされた
ものであり、動作モードを正順PN信号モードおよび逆
順PN信号モードに切換可能な正順/逆順FSRおよび
LIFO型シフトレジスタを用いることによって、同期
確立までに入力された受信信号の各ビットデータに対し
ても確実に符号誤り検出を実行でき、たとえバーストフ
レーム期間が短かったとしてもこのバーストフレームに
組込まれた受信信号に対する符号誤り検出精度を向上で
きる符号誤り検出装置を提供することを目的とする。The present invention has been made in view of such circumstances, and uses a forward / reverse FSR and LIFO type shift register capable of switching the operation mode between a forward PN signal mode and a reverse PN signal mode. , It is possible to reliably perform code error detection on each bit data of the received signal input until the establishment of synchronization, and even if the burst frame period is short, the code error detection accuracy for the received signal embedded in this burst frame It is an object of the present invention to provide a code error detection device capable of improving the error rate.
【0020】[0020]
【課題を解決するための手段】上記課題を解消するため
に本発明の符号誤り検出装置においては、動作モードを
正順PN信号モードおよび逆順PN信号モードに切換可
能なm段構成の正順/逆順FSRと、バーストフレーム
に組込まれた状態で入力されたM系列の(2m −1)周
期を有する受信信号のバーストフレーム長を示すバース
トビット数以上のレジスタを有し、受信信号の各ビット
データを順次各レジスタに記憶していき、バーストビッ
ト数のビットデータが記憶されると、記憶したときと逆
の順序で出力していくLIFO型シフトレジスタと、受
信信号の連続するm個の各ビットデータを切換回路を介
して正順PN信号モードに設定された正順/逆順FSR
の各レジスタに取込んだ後、切換回路を動作させて正順
/逆順FRSの入出力間を接続してこの正順/逆順FR
Sを自走状態にし、正順/逆順FRSから順次出力され
る正順PN信号の各ビットデータと受信信号の各ビット
データとが一致するか否かを順次比較して、一致ビット
がm個連続すると、正順PN信号の受信信号に対する同
期が確立したと判断する同期確立手段と、正順PN信号
の受信信号に対する同期確立後で、かつバーストビット
数のビットデータがLIFO型シフトレジスタに記憶さ
れた時点で正順/逆順FSRの動作モードを逆順PN信
号モードに切換える動作モード切換手段と、動作モード
切換手段にて逆順PN信号モードに切換られた正順/逆
順FSRから出力される逆順PN信号の各ビットデータ
とLIFO型シフトレジスタから出力される受信信号の
各ビットデータとが一致するか否かを比較して不一致の
とき不一致検出信号を出力する比較回路とを備えたもの
である。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, a code error detecting apparatus according to the present invention has an m-stage forward / backward configuration in which an operation mode can be switched between a forward PN signal mode and a reverse PN signal mode. A register having a number of burst bits equal to or greater than a burst bit length indicating a burst frame length of a received signal having a period of (2 m -1) of an M sequence input in a state of being incorporated in a burst frame, Data is sequentially stored in each register, and when bit data of the burst bit number is stored, a LIFO type shift register that outputs in the reverse order of the stored data, Forward / reverse FSR with bit data set to forward PN signal mode via switching circuit
After that, the switching circuit is operated to connect the input / output of the forward / reverse FRS to connect the forward / reverse FR.
S is set to the free-running state, and whether or not each bit data of the forward PN signal sequentially output from the forward / reverse FRS matches each bit data of the received signal is sequentially compared. If they continue, a synchronization establishing means for determining that the synchronization of the forward PN signal with respect to the received signal has been established, and after the synchronization of the forward PN signal with the received signal has been established, the bit data of the burst bit number is stored in the LIFO shift register. Operation mode switching means for switching the operation mode of the forward / reverse FSR to the reverse PN signal mode at that time, and the reverse PN output from the forward / reverse FSR switched to the reverse PN signal mode by the operation mode switching means. Each bit data of the signal is compared with each bit data of the received signal output from the LIFO type shift register to determine whether or not they match. It is obtained by a comparison circuit for outputting.
【0021】[0021]
【作用】まず、正順PN信号と逆順PN信号との関係を
説明する。正順PN信号はバーストフレームに組込まれ
て入力される受信信号と同一周期(2m −1)を有する
同一系列のPN信号である。一方、逆順PN信号は前記
正順PN信号と同一周期(2m −1)を有するが、逆系
列のPN信号である。そして、正順PN信号を出力する
FSRを正順FSRとし、逆順PN信号を出力するFS
Rを逆順SFRとすると、正順/逆順FSRは、図2で
示すように一つのFSRでもって正順FSRの機能を有
する正順PN信号モードと、逆順FSRの機能を有する
逆順PN信号モードとを選択信号でもって選択可能に構
成されている。First, the relationship between the forward PN signal and the reverse PN signal will be described. The forward PN signal is a PN signal of the same sequence having the same period (2 m -1) as the received signal incorporated in the burst frame and input. On the other hand, the reverse PN signal has the same period (2 m -1) as the forward PN signal, but is a reverse PN signal. The FSR that outputs the forward PN signal is referred to as a forward FSR, and the FS that outputs the reverse PN signal.
Assuming that R is a reverse SFR, the forward / reverse FSR includes a forward PN signal mode having a function of a forward FSR with one FSR as shown in FIG. 2 and a reverse PN signal mode having a function of a reverse FSR. Is selectable with a selection signal.
【0022】しかして、入力される受信信号は切換回路
を介して正順PN信号モードに設定された正順/逆順F
SRの各レジスタへ順次格納されると共に、LIFO
(先入れ後出し)型シフトレジスタの各レジスタに順次
格納されていく。そして、正順/逆順FSRから出力さ
れる正順PN信号の受信信号に対する同期が確立する。
同期が確立すると、正順/逆順FSRは自走状態にな
る。Thus, the input received signal is transmitted via the switching circuit to the forward / reverse F signal set in the forward PN signal mode.
The data is sequentially stored in each register of the SR and the LIFO
The data is sequentially stored in each register of the (first-in first-out) type shift register. Then, synchronization with the received signal of the forward PN signal output from the forward / reverse FSR is established.
When synchronization is established, the forward / reverse FSR enters a free running state.
【0023】一方、バーストフレームに組込まれた受信
信号のすべてのビットデータがLIFO型シフトレジス
タに取込まれた時点で、自走状態の正順/逆順FSRの
動作モードが正順PN信号モードから逆順PN信号モー
ドに変換する。その結果、正順/逆順FSRは正順PN
信号と逆順序のビットパータンを有する逆順PN信号を
出力開始する。On the other hand, when all the bit data of the received signal incorporated in the burst frame are taken into the LIFO type shift register, the operation mode of the free running forward / reverse FSR is changed from the forward PN signal mode. Convert to the reverse PN signal mode. As a result, the forward / reverse FSR becomes the forward PN
The output of the reverse PN signal having the bit pattern of the reverse order to the signal is started.
【0024】逆順PN信号の出力開始と同時にLIFO
型シフトレジスタから受信信号の各ビットデータが最終
ビットデータから逆順序で順次出力される。よって、逆
順PN信号は逆の順序で出力される受信信号に同期す
る。受信信号の最終ビットデータがLIFO型シフトレ
ジスタから出力される時刻から、この順序が逆転された
受信信号の各ビットデータと逆順PN信号の各ビットデ
ータとを比較することによって、同期確立以前に入力さ
れ受信信号の符号誤り検出が実施される。At the same time when the output of the reverse PN signal is started, the LIFO
Each bit data of the received signal is sequentially output from the type shift register in the reverse order from the last bit data. Therefore, the reverse PN signal is synchronized with the received signal output in the reverse order. From the time when the last bit data of the reception signal is output from the LIFO type shift register, each bit data of the reception signal whose order has been reversed is compared with each bit data of the reverse PN signal, so that the input before synchronization is established. Then, code error detection of the received signal is performed.
【0025】[0025]
【実施例】以下本発明の一実施例を図面を用いて説明す
る。An embodiment of the present invention will be described below with reference to the drawings.
【0026】図1は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図13に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。FIG. 1 is a block diagram showing a schematic configuration of a code error detection device according to the embodiment. The same parts as those of the conventional code error detecting device shown in FIG.
【0027】図10に示す被試験システム1から出力さ
れて入力端子7へ入力される受信信号aは、例えば図5
に示すように、Nビットのバースト期間TBと休止期間
TC とを有するバーストフレーム伝送方式における期間
TB のバーストフレームに組込まれている。したがっ
て、受信信号aは1フレーム内に合計N個のビットデー
タを有する。そして、この受信信号aはM系列のビット
周期(2m −1)を有するPN信号である。The received signal a output from the system under test 1 shown in FIG. 10 and input to the input terminal 7 is, for example, as shown in FIG.
As shown in, it is incorporated in a burst frame period T B in a burst frame transmission scheme with and the rest period T C burst period T B of N bits. Therefore, the received signal a has a total of N bit data in one frame. The received signal a is a PN signal having an M-sequence bit period (2 m -1).
【0028】入力端子7から入力された受信信号aは2
個のアンドゲート8a,8b、オアゲート8cおよびイ
ンバータ8dからなる切換回路8の一方の入力端子を介
してm段構成の正順/逆順FSR18内の先頭レジスタ
のデータ端子へ印加される。The received signal a input from the input terminal 7 is 2
The data is applied to the data terminal of the first register in the m-stage forward / reverse FSR 18 via one input terminal of the switching circuit 8 including the AND gates 8a and 8b, the OR gate 8c and the inverter 8d.
【0029】この正順/逆順FSR18は、図2に示す
ように、m個のレジスタ18aが直列接続されたm段双
方向シフトレジスタと各レジスタ18aの各出力の排他
的論理和をとるそれぞれ複数のEXORゲート18b,
18cと1個の切換器18dとで構成されている。各レ
ジスタ18aは図示するようにそれぞれ一対の入出力端
子を有しており、外部から印加された動作モード切換信
号fによって、入力されたデータのシフト方向が変化す
る。実施例においては、テキサス・インストルメント社
製のIC[SN74ALS299]を採用している。As shown in FIG. 2, the forward / reverse FSR 18 includes a plurality of m-stage bidirectional shift registers in which m registers 18a are connected in series and a plurality of exclusive ORs of respective outputs of the respective registers 18a. EXOR gate 18b,
18c and one switch 18d. Each register 18a has a pair of input / output terminals as shown, and the shift direction of the input data changes according to the operation mode switching signal f applied from the outside. In the embodiment, an IC [SN74ALS299] manufactured by Texas Instruments is used.
【0030】そして、例えば、動作モード切換信号fを
ハイ(H)レベルにすると、データが1番からm番の各
レジスタへ順方向にシフトしていき、常閉側に接続され
た切換器18dを介して正順PN信号b1 が出力され
る。一方、動作モード切換信号fをロー(L)レベルに
すると、データがm番から1番へと逆方向にシフトして
いき、常開側に切換えられた切換器18dを介して逆順
PN信号b2 が出力される。For example, when the operation mode switching signal f is set to a high (H) level, the data is shifted in the forward direction from the first register to the m-th register, and the switch 18d connected to the normally closed side is switched. forward order PN signal b 1 is output through the. On the other hand, when the operation mode switching signal f is set to low (L) level, the data is shifted in the reverse direction from the m-th to the first, and the reverse PN signal b is switched via the switch 18d switched to the normally open side. 2 is output.
【0031】動作モードが正順PN信号モードに設定さ
れた状態の正順/逆順FSR18の出力端子から出力さ
れる正順PN信号b1 は同期検出用の比較回路10を構
成するEXORゲート10aの一方の入力端子へ入力さ
れる。また、同時に、出力された正順PN信号b1 は切
換回路8の他方の入力端子へ入力される。この切換回路
8は制御部15からの切換信号cにて切換制御される。The forward PN signal b 1 output from the output terminal of the forward / reverse FSR 18 in the state where the operation mode is set to the forward PN signal mode is supplied to the EXOR gate 10 a constituting the synchronization detecting comparison circuit 10. Input to one input terminal. At the same time, the output forward PN signal b 1 is input to the other input terminal of the switching circuit 8. The switching of the switching circuit 8 is controlled by a switching signal c from the control unit 15.
【0032】一方、入力端子7へ入力された受信信号a
は切換回路8へ入力されると共に、比較回路10のEX
ORゲート10aの他方の入力端子へ入力される。比較
回路10は正順PN信号モードに設定された正順/逆順
FSR18から出力された正順PN信号b1 の各ビット
データと受信信号aの各ビットデータとを比較して不一
致の場合に不一致検出信号dを制御部15へ出力する。
また、入力端子7から入力されたバーストフレームに組
込まれた受信信号aの開始および終了位置を示すバース
トゲート信号c1 が制御部15へ入力される。On the other hand, the received signal a input to the input terminal 7
Is input to the switching circuit 8 and EX of the comparison circuit 10
The signal is input to the other input terminal of the OR gate 10a. Mismatch when the comparison circuit 10 is mismatch by comparing the respective bit data of the received signal a and each bit data of the normal order PN signal b 1 output from the normal order / reverse FSR18 set in forward order PN signal mode The detection signal d is output to the control unit 15.
Further, a burst gate signal c 1 indicating the start and end positions of the received signal a incorporated in the burst frame input from the input terminal 7 is input to the control unit 15.
【0033】正順/逆順FSR18のクロック端子には
受信信号aからクロック抽出回路12にて再生された、
受信信号aのビットレートに対応するクロック信号が供
給される。さらに、この再生されたクロック信号は制御
部15内の各カウンタ16a,16bへ印加される。し
たがって、この各カウンタ16a,16bは受信信号a
のビット数を計数する。The clock terminal of the forward / reverse FSR 18 reproduces the received signal a by the clock extracting circuit 12 from the received signal a.
A clock signal corresponding to the bit rate of the received signal a is supplied. Further, the reproduced clock signal is applied to each of the counters 16a and 16b in the control unit 15. Therefore, each of the counters 16a and 16b receives the received signal a
Is counted.
【0034】また、動作モードが逆順PN信号モードに
設定された状態の正順/逆順FSR18から出力される
逆順PN信号b2 は、前記切換回路8を介して正順/逆
順FSR18の入力端子へ帰還すると共に、符号誤り検
出用の比較回路19のEXORゲート19aの一方の入
力端子へ入力される。The reverse PN signal b 2 output from the forward / reverse FSR 18 in the state where the operation mode is set to the reverse PN signal mode is input to the input terminal of the forward / reverse FSR 18 via the switching circuit 8. At the same time, the signal is input to one input terminal of the EXOR gate 19a of the comparison circuit 19 for detecting a code error.
【0035】さらに、入力端子7から入力された受信信
号aはLIFO(先入れ後出し)型シフトレジススタ2
1へ入力される。このLIFO型シフトレジススタ21
は内部にD個のレジスタが組込まれている。具体的には
図3に示すように、D個のレジスタが組込まれたRAM
21aとアップ/ダウンカウンタ21bとで構成されて
いる。The received signal a input from the input terminal 7 is a LIFO (first-in first-out) shift register 2
1 is input. This LIFO type shift register 21
Has D registers incorporated therein. Specifically, as shown in FIG. 3, a RAM incorporating D registers
21a and an up / down counter 21b.
【0036】制御部15からの切換信号gがハイ(H)
レベルの場合に入力モードになると、クロック抽出回路
12からのクロック信号に同期してアドレスが上昇し
て、受信信号aの各ビットデータを指定アドレスに順番
に格納していく。制御部15からの切換信号gがロー
(L)レベルの場合に出力モードになると、クロック信
号に同期してアドレスが下降して、指定されたアドレス
の各レジスタに記憶された受信信号aの各ビットデータ
が最終ビットデータから先頭ビットデータまで逆順序に
出力されていく。逆順序に出力された受信信号a1 は比
較回路19のEXORゲート19aの他方の入力端子へ
入力される。The switching signal g from the control unit 15 is high (H).
When the input mode is entered in the case of the level, the address rises in synchronization with the clock signal from the clock extraction circuit 12, and the bit data of the received signal a is sequentially stored at the designated address. When the output mode is entered when the switching signal g from the control unit 15 is at the low (L) level, the address falls in synchronization with the clock signal, and each of the received signals a stored in each register at the designated address. Bit data is output in the reverse order from the last bit data to the first bit data. The received signal a 1 output in the reverse order is input to the other input terminal of the EXOR gate 19 a of the comparison circuit 19.
【0037】比較回路19は、動作モードが逆順PN信
号モードに設定された正順/逆順FSR18から出力さ
れた逆順PN信号b2 の各ビットデータとLIFO型シ
フトレジスタ21から出力された逆順序の受信信号a1
の各ビットデータとを比較して不一致の場合に不一致検
出信号eを誤り測定部20へ出力する。誤り測定部20
は入力された不一致検出信号数を計数して符号誤り率等
を算出する。The comparison circuit 19 outputs the bit data of the reverse PN signal b 2 output from the forward / reverse FSR 18 whose operation mode is set to the reverse PN signal mode and the reverse data output from the LIFO type shift register 21. Received signal a 1
And outputs a mismatch detection signal e to the error measuring unit 20 when there is a mismatch. Error measuring unit 20
Calculates the bit error rate and the like by counting the number of input mismatch detection signals.
【0038】このような構成の符号誤り検出装置におけ
る制御部15の動作を図4の流れ図を用いて説明する。The operation of the control section 15 in the code error detecting device having such a configuration will be described with reference to the flowchart of FIG.
【0039】まず、動作モード切換信号fをハイ(H)
レベルにして、正順/逆順FSR18を正順PN信号モ
ードに設定する。そして、バーストゲート信号c1 が入
力するのを待つ。バーストゲート信号c1 が入力される
と、バーストが開始されたので、カウンタ16bのカウ
ント値CNbを0にリセットする。さらに、切換信号c
をハイ(H)レベルにして切換回路8を入力端子7側に
設定する(Q1)。そして、カウンタ16aのカウント
値CNaを0に初期設定した後(Q2)、クロック信号
にてカウント値CNaがインクリメントされ、カウント
値CNaがmになるのを待つ(Q3)。First, the operation mode switching signal f is set to high (H).
Level, the forward / reverse FSR 18 is set to the forward PN signal mode. The burst gate signal c 1 waits for the input. When the burst gate signal c 1 is input, since the burst is started, resets the count value CNb of the counter 16b to zero. Further, the switching signal c
To a high (H) level to set the switching circuit 8 to the input terminal 7 side (Q1). Then, after the count value CNa of the counter 16a is initialized to 0 (Q2), the count value CNa is incremented by the clock signal and waits until the count value CNa becomes m (Q3).
【0040】カウント値CNaがmになると、受信信号
aの連続するmビット分のデータが切換回路8を介して
正順/逆順FSR18を構成する直列m段のシフトレジ
スタの各段に読込まれたと判断する。そして、切換信号
cをロー(L)レベルへ変更して、切換回路8を正順/
逆順FSR18の出力端子側に切換える。同時にカウン
タ16aのカウント値CNaを0に初期設定する。する
と、正順/逆順FSR18の入力端子にはこの正順/逆
順FSR18から出力される正順PN信号b1 が入力さ
れる。そして、正順/逆順FSR18は基準となる正順
PN信号b1 を継続して出力する自走状態になる。When the count value CNa becomes m, it is assumed that continuous m-bit data of the received signal a has been read into each stage of the serial m-stage shift register constituting the forward / reverse FSR 18 via the switching circuit 8. to decide. Then, the switching signal c is changed to the low (L) level, and the switching circuit 8 is switched to the normal /
Switching to the output terminal side of the reverse FSR18. At the same time, the count value CNa of the counter 16a is initialized to zero. Then, the forward PN signal b 1 output from the forward / reverse FSR 18 is input to the input terminal of the forward / reverse FSR 18. Then, the normal order / reverse FSR18 becomes self state to continuously output the forward order PN signal b 1 as a reference.
【0041】そして、Q4にて比較回路10から不一致
検出信号dが検出されると、再度切換回路8を入力端子
側に投入して、受信信号aのm個分のビットデータを正
順/逆順FSR18へ読込む。When the inconsistency detection signal d is detected from the comparison circuit 10 in Q4, the switching circuit 8 is turned on again to the input terminal side, and the m bit data of the reception signal a are forward / reverse. Read into FSR18.
【0042】Q4にて不一致検出信号dが検出されなけ
れば、Q5にてカウント値CNaがmに達していないこ
とを確認した後、Q4へ戻り、再度不一致検出信号dの
発生の有無を調べる。If the inconsistency detection signal d is not detected in Q4, it is confirmed in Q5 that the count value CNa has not reached m, and the process returns to Q4 to check again whether or not the inconsistency detection signal d is generated.
【0043】Q5にて、カウント値CNaがmに達する
と、連続したm個のビットにおいて不一致検出信号dが
検出されないので、この時点で、正順/逆順FSR18
から出力される正順PN信号b1 の受信信号aに対する
同期が確立したと判断する。At Q5, when the count value CNa reaches m, since the mismatch detection signal d is not detected in m consecutive bits, the forward / reverse FSR 18 at this time is not detected.
It is determined that synchronization is established for the received signal a normal order PN signal b 1 output from.
【0044】同期が確立すると、正順/逆順FSR18
を自走状態にしたまま、Q6にてカウンタ16bのカウ
ント値CNbが受信信号aにおける1フレーム分のビッ
ト数であるNに達するまで待つ。Q6にてカウント値C
NbがNに達すると(CNb=N)、受信信号aの1フ
レーム分の全ビットデータがLIFO型シフトレジスタ
21の各レジスタに格納されたと判断する。そして、Q
7にて動作モード切換信号fを逆順PN信号モードに切
換える。その結果、正順/逆順FSR18はクロック信
号に同期して逆順PN信号b2 を出力する。また、同時
に、切換信号gをロー(L)レベルに変更して、LIF
O型シフトレジスタ21の動作モードを出力モードに切
換える。よって、LIFO型シフトレジスタ21から逆
順序の受信信号a1 が出力開始する。When synchronization is established, the forward / reverse FSR 18
Is kept in the self-running state, and waits until the count value CNb of the counter 16b reaches N which is the number of bits for one frame in the received signal a in Q6. Count value C at Q6
When Nb reaches N (CNb = N), it is determined that all bits of one frame of the received signal a have been stored in each register of the LIFO shift register 21. And Q
At 7, the operation mode switching signal f is switched to the reverse PN signal mode. As a result, the forward / reverse FSR 18 outputs the reverse PN signal b 2 in synchronization with the clock signal. At the same time, the switching signal g is changed to a low (L) level to
The operation mode of the O-type shift register 21 is switched to the output mode. Therefore, the output of the reception signal a 1 in the reverse order from the LIFO shift register 21 starts.
【0045】このタイミングで出力開始された逆順PN
信号b2 と逆順序の受信信号a1 とは完全に同期してい
るので、Q8にて受信信号a1 に対する符号誤り検出を
実行する。すなわち、誤り測定部20へ検出指令を出力
する。誤り測定部20は比較回路19から出力される不
一致検出信号数を計数する。Reverse PN output started at this timing
Since perfectly synchronized with the signals b 2 and the reception signal a 1 of the reverse order, executes the code error detection for the received signal a 1 at Q8. That is, a detection command is output to the error measuring unit 20. The error measuring section 20 counts the number of mismatch detection signals output from the comparison circuit 19.
【0046】次に、図5のタイムチャートを用いて装置
全体の動作を説明する。Next, the operation of the entire apparatus will be described with reference to the time chart of FIG.
【0047】時刻t0 にてバーストフレームが開始され
ると、受信信号aの各ビットデータは正順PN信号モー
ドに設定された正順/逆順FSR18およびLIFO型
シフトレジスタ21に順次記憶されていく。そして、期
間TA 経過後の時刻t1 にて正順PN信号b1 の受信信
号aに対する同期が確立すると、正順/逆順FSR18
は同期が確立した状態で自走状態となる。When the burst frame starts at time t 0 , each bit data of the received signal a is sequentially stored in the forward / reverse FSR 18 and the LIFO shift register 21 set in the forward PN signal mode. . When the synchronization is established at time t 1 after the lapse of the period T A for the received signal a normal order PN signal b 1, the normal order / reverse FSR18
Becomes self-propelled with synchronization established.
【0048】時刻t2 にて、バーストフレームが終了
し、受信信号aに含まれるN個の全てのビットデータの
LIFO型シフトレジスタ21に対する格納が終了する
と、LIFO型シフトレジスタ21から逆順序の受信信
号a1 が出力開始されると同時に、正順/逆順FSR1
8から逆順PN信号b2 が出力開始される。この受信信
号a1 と正順/逆順FSR18から出力される逆順PN
信号b2 とは同期している。そして、比較回路19で両
信号a1 ,b2 の各ビットデータを順番に一致,不一致
を比較していく。At time t 2 , when the burst frame is completed and all the N bit data included in the received signal a are stored in the LIFO shift register 21, the data is received from the LIFO shift register 21 in the reverse order. At the same time the signal a 1 is started output, the normal order / reverse FSR1
8, the output of the reverse PN signal b 2 is started. This received signal a 1 and the reverse order PN output from the forward order / reverse order FSR 18
It is synchronized with the signal b 2. Then, the comparison circuit 19 compares the bit data of both signals a 1 and b 2 in order to determine whether they match or not.
【0049】そして、不一致ビットが存在すると、不一
致検出信号eが誤り測定部20へ入力される。誤り測定
部20は不一致検出信号数を計数開始する。時刻t3 に
て受信信号a1 に含まれるNビット分のビットデータに
対する不一致検出信号数の計測が終了すると、誤り測定
部20は不一致検出信号数を集計して符号誤り率を算出
する。When a mismatch bit exists, a mismatch detection signal e is input to the error measuring section 20. The error measuring section 20 starts counting the number of mismatch detection signals. When the measurement of the mismatch detection signal number ends for the N bits of the bit data included in the received signal a 1 at time t 3, the error measurement section 20 by aggregating the number of mismatch detection signal to calculate a code error rate.
【0050】このように構成された符号誤り検出装置で
あれば、同期確立後に逆順PN信号モードに設定された
正順/逆順FSR18から出力される逆順PN信号b2
とLIFO型シフトレジスタ21でビットパターンの各
ビットデータの発生順序が逆転された受信信号a1 とが
比較回路19にて比較対照されて符号誤りが検出され
る。With the thus configured code error detecting device, the reverse PN signal b 2 output from the normal / reverse FSR 18 set to the reverse PN signal mode after synchronization is established.
The comparison circuit 19 compares and compares the received signal a 1 in which the generation order of each bit data of the bit pattern is inverted by the LIFO type shift register 21, and a code error is detected.
【0051】すなわち、たとえ同期確立までに要する期
間TA が存在したとしても、受信信号aの先頭のビット
データからN番目の最終ビットデータまで確実に符号誤
り検出が実施される。よって、符号誤り検出装置全体の
検出精度を向上できる。That is, even if there is a period T A required until the synchronization is established, a code error is reliably detected from the first bit data of the received signal a to the N-th last bit data. Therefore, the detection accuracy of the entire code error detection device can be improved.
【0052】また、実施例のLIFO型シフトレジスタ
21のレジスタ数Dはバーストフレーム長さを示すバー
ストビット数N以上に設定されていればよい。したがっ
て、逆に、LIFO型シフトレジスタ21のレジスタ数
Dをバーストフレームの繰返し周期TF (Rビット)を
越えない範囲で多少多目に設定すれば、バーストフレー
ム期間TB が異なる被試験システム1においても正常に
測定できる。The register number D of the LIFO type shift register 21 in the embodiment may be set to be equal to or larger than the burst bit number N indicating the burst frame length. Therefore, conversely, by setting the register number D of the LIFO type shift register 21 somewhat versatile in repetition period T F range not exceeding the (R bits) of burst frames, burst frame period T B are different the system under test 1 Can be measured normally.
【0053】図6は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。FIG. 6 is a block diagram showing a schematic configuration of a code error detecting device according to another embodiment of the present invention.
【0054】この実施例装置は、図1の制御部15と誤
り測定部20を除く二点鎖線で囲った部分を誤り検出器
とすると、この誤り検出器を2台用いた装置である。The apparatus of this embodiment is an apparatus using two error detectors, provided that a portion surrounded by a two-dot chain line excluding the control unit 15 and the error measurement unit 20 in FIG. 1 is an error detector.
【0055】入力端子7から入力された受信信号aは制
御部15からの切換信号hで切換制御される切換回路2
2を介して各誤り検出器23a,23bへ入力される。
各誤り検出器23a,23bから出力される誤りビット
信号e1 ,e2 は制御部15からの切換信号iで切換制
御される切換回路24を介して誤り測定部20へ入力さ
れる。制御部15は、バーストフレームの繰返し周期T
F 毎に各切換信号h,iを切換える。The switching circuit 2 controlled to switch the reception signal a input from the input terminal 7 by the switching signal h from the control unit 15
2 to each of the error detectors 23a and 23b.
The error bit signals e 1 and e 2 output from the error detectors 23 a and 23 b are input to the error measuring unit 20 via a switching circuit 24 that is switched and controlled by a switching signal i from the control unit 15. The control unit 15 determines the repetition period T of the burst frame.
The switching signals h and i are switched for each F.
【0056】図7は図6に示す符号誤り検出装置の動作
を示すタイムチャートである。前述したようにバースト
フレームの繰返し周期TF 毎に切換信号hを送出して、
各バーストフレームの受信信号aのN個のビットデータ
に対する符号誤り検出を、バーストフレームの繰返し周
期TF 毎に異なる誤り検出器23a,23bで実施して
いる。また、各誤り検出器23a,23bで得られた各
不一致検出信号e1 ,e2 も切換回路24を介してバー
ストフレームの繰返し周期TF 毎に誤り測定部20へ入
力される。FIG. 7 is a time chart showing the operation of the code error detecting device shown in FIG. As described above, the switching signal h is transmitted at every repetition period T F of the burst frame,
Code error detection for N bit data of the received signal a of each burst frame is performed by different error detectors 23a and 23b for each repetition period T F of the burst frame. Further, the respective mismatch detection signals e 1 and e 2 obtained by the respective error detectors 23 a and 23 b are also input to the error measuring section 20 via the switching circuit 24 at every burst frame repetition period T F.
【0057】したがって、各バーストフレームのNビッ
トの受信信号aは交互に各誤り検出器23a,bのLI
FO型シフトレジスタ21に記憶される。したがって、
一方の誤り検出器23aのLIFO型シフトレジスタ2
1が逆向きの受信信号a1 を出力期間中においては、他
方の誤り検出器23bのLIFO型シフトレジスタ21
は入力端子7から入力された順方向の受信信号aの各ビ
ットデータを順次取込むことが可能である。Therefore, the N-bit received signal a of each burst frame is alternately transmitted to the LI of each of the error detectors 23a and 23b.
The data is stored in the FO shift register 21. Therefore,
LIFO shift register 2 of one error detector 23a
In 1 during the output period of the received signal a 1 in the opposite direction, the other error detector 23b in the LIFO type shift register 21
Can sequentially take in each bit data of the forward-direction received signal a input from the input terminal 7.
【0058】その結果、図7に示すように、たとえバー
ストフレームの繰返し周期TF 内における休止期間TC
がバースト期間TB より短かったとしても、各バースト
フレームに組込まれた受信信号aの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号a
の符号誤りを正確に検出できる。As a result, as shown in FIG. 7, even if the pause period T C is within the repetition period T F of the burst frame,
Even but shorter than the burst period T B, the code error of the received signal a incorporated in each burst frame can be reliably detected. That is, the received signal a arriving at an arbitrary interval
Can be detected accurately.
【0059】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ATM(非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずに符号誤りだけを検出することが
可能である。Accordingly, by re-establishing pattern synchronization for each burst frame, even in a transmission system in which burst frames can be discarded and the order of the frames is changed, such as ATM (asynchronous transfer mode), or in a transmission system in which burst frames are retransmitted, , It is possible to detect only a code error without being affected by factors such as discarding, reordering, and retransmission.
【0060】さらに、TDM(時分割多重化)伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
符号誤り検出を容易におこなうことができる。Further, in a digital radio communication system of a TDM (time division multiplexing) transmission system, one frequency is used by a plurality of stations in a time division manner.
Code error detection can be easily performed.
【0061】例えば3つの移動局から基地局に伝送する
システムの符号誤りを検出する方法を図8を用いて説明
する。各移動局A,B,Cにそれぞれ独立して非同期に
PN信号を出力するPN信号発生装置を取付け、基地局
に1台の符号誤り検出装置を接続する。For example, a method of detecting a code error in a system for transmitting data from three mobile stations to a base station will be described with reference to FIG. A PN signal generator for outputting a PN signal asynchronously and independently is attached to each of the mobile stations A, B, and C, and one code error detector is connected to the base station.
【0062】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがPN信号のビットパターンとして連続して
いる必要がなく、また各PN信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。In this case, as described above, on the mobile station side, the previously transmitted burst frame and the next transmitted burst frame do not need to be continuous as the bit pattern of the PN signal, and each PN signal generator has Since they can be operated independently, it is easy to generate patterns. Since the base station does not need to be aware of which mobile station each burst frame was transmitted from, it is easy to detect a code error.
【0063】なお、本発明は上述した実施例に限定され
るものではない。実施例においては、正順/逆順SFR
を図2に示すように直列m段双方向シストレジスタを使
用したが、例えば図9に示すように、通常の正順PN信
号b1 を出力する通常の正順FSR31aと、この正順
PN信号b1 に対して逆順序のビットパータンを有する
逆順PN信号b2 を出力する逆順FSR31bとを設
け、各FSR31a,31bからの各出力信号b1 ,b
2 を切換器31cでもって切換えるようにしてもよい。The present invention is not limited to the embodiment described above. In the embodiment, the forward / reverse SFR
The was used a series m-stage bidirectional cysts registers shown in FIG. 2, for example, as shown in FIG. 9, the normal and the normal order FSR31a, the normal order PN signal for outputting a normal forward order PN signal b 1 and a reverse FSR31b for outputting a reverse PN signal b 2 having a bit per Tan reverse order provided for b 1, each FSR31a, the output signal b 1 from 31b, b
2 may be switched by the switch 31c.
【0064】[0064]
【発明の効果】以上説明したように、本発明の符号誤り
検出装置によれば、動作モードを正順PN信号モードお
よび逆順PN信号モードに切換可能な正順/逆順FSR
およびLIFO型シフトレジスタを用いて、同期確立ま
でに入力された受信信号を一旦LIFO型シフトレジス
タに記憶しておき、受信信号を逆方向に出力する過程で
逆順PN信号モードに設定された正順/逆順FSRから
出力された逆順PN信号を用いて符号誤りを測定してい
る。したがって、受信信号に含まれる全部のビットデー
タに対する符号誤り検出を確実に実施できる。よって、
たとえバーストフレーム期間が短かったとしてもこのバ
ーストフレームに組込まれた受信信号に対する符号誤り
検出精度を向上できる。As described above, according to the code error detecting device of the present invention, the forward / reverse FSR capable of switching the operation mode between the forward PN signal mode and the reverse PN signal mode.
And using a LIFO shift register to temporarily store the received signal input up to the establishment of synchronization in the LIFO shift register, and to output the received signal in the reverse direction while the forward signal is set to the reverse PN signal mode. The code error is measured using the reverse PN signal output from the reverse FSR. Therefore, it is possible to reliably detect a code error for all bit data included in the received signal. Therefore,
Even if the burst frame period is short, it is possible to improve the accuracy of detecting a code error with respect to the received signal embedded in the burst frame.
【0065】また、種々のバーストフレーム長を有する
受信信号も各設定値を変更することなくそのまま符号誤
り検出できる。Further, even for received signals having various burst frame lengths, a code error can be detected without changing each set value.
【図1】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、FIG. 1 is a block diagram showing a schematic configuration of a code error detection device according to an embodiment of the present invention;
【図2】 同実施例装置の正順/逆順FSRの概略構成
を示すブロック図、FIG. 2 is a block diagram showing a schematic configuration of a forward / reverse FSR of the apparatus of the embodiment;
【図3】 同実施例装置のLIFO型シフトレジスタの
概略構成を示すブロック図、FIG. 3 is a block diagram showing a schematic configuration of a LIFO type shift register of the device of the embodiment;
【図4】 同実施例装置の動作を示す流れ図、FIG. 4 is a flowchart showing the operation of the apparatus of the embodiment;
【図5】 同実施例装置の動作を示すタイムチャート、FIG. 5 is a time chart showing the operation of the apparatus of the embodiment;
【図6】 本発明の他の実施例に関わる符号誤り検出装
置の概略構成を示すブロック図、FIG. 6 is a block diagram showing a schematic configuration of a code error detection device according to another embodiment of the present invention;
【図7】 同実施例装置の動作を示すタイムチャート、FIG. 7 is a time chart showing the operation of the apparatus of the embodiment;
【図8】 同実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、FIG. 8 is a diagram showing a detection method when the apparatus of the embodiment is used for detecting a code error between a plurality of mobile stations and a base station;
【図9】 本発明の他の実施例に関わる符号誤り検出装
置における正順/逆順FSRの概略構成を示すブロック
図、FIG. 9 is a block diagram showing a schematic configuration of a forward / reverse FSR in a code error detection device according to another embodiment of the present invention;
【図10】 一般的な符号誤り検出システムを示す模式
図、FIG. 10 is a schematic diagram showing a general code error detection system;
【図11】 一般的なFSRの概略構成を示すブロック
図、FIG. 11 is a block diagram showing a schematic configuration of a general FSR;
【図12】 5段のシフトレジスを用いたFSRを示す
ブロック図、FIG. 12 is a block diagram showing an FSR using a five-stage shift register;
【図13】 従来の符号誤り検出装置の概略構成を示す
ブロック図、FIG. 13 is a block diagram showing a schematic configuration of a conventional code error detection device;
【図14】 同従来装置の動作を示す流れ図、FIG. 14 is a flowchart showing the operation of the conventional device;
【図15】 同従来装置の動作を示すタイムチャート。FIG. 15 is a time chart showing the operation of the conventional device.
7…入力端子、8…切換回路、10,19…比較回路、
12…クロック抽出回路、15…制御部、16a,16
b…カウンタ、18…正順/逆順FSR、20…誤り測
定部、21…LIFO型シフトレジスタ、22,24…
切換回路、a…受信信号、b1 …正順PN信号、b2 …
逆順PN信号、e…不一致検出信号。7 input terminal, 8 switching circuit, 10, 19 comparison circuit,
12: clock extraction circuit, 15: control unit, 16a, 16
b: counter, 18: forward / reverse FSR, 20: error measuring unit, 21: LIFO shift register, 22, 24 ...
Switching circuit, a: reception signal, b 1 : forward PN signal, b 2 :
Reverse PN signal, e: mismatch detection signal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−50120(JP,A) 特開 平5−29955(JP,A) 特開 平5−29956(JP,A) 特開 平5−29958(JP,A) 特開 平5−29959(JP,A) 特公 平7−105786(JP,B2) 特許2920778(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-64-50120 (JP, A) JP-A-5-29955 (JP, A) JP-A-5-29956 (JP, A) JP-A-5-29956 29958 (JP, A) JP-A-5-29959 (JP, A) JP 7-105786 (JP, B2) Patent 2920778 (JP, B2) (58) Fields investigated (Int. Cl. 7 , DB name) ) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00
Claims (1)
逆順PN信号モードに切換可能なm段構成の正順/逆順
FSR(18)と、 バーストフレームに組込まれた状態で入力されたM系列
の(2m −1)周期を有する受信信号(a) のバーストフ
レーム長を示すバーストビット数以上のレジスタを有
し、前記受信信号の各ビットデータを順次各レジスタに
記憶していき、バーストビット数のビットデータが記憶
されると、記憶したときと逆の順序で出力していくLI
FO型シフトレジスタ(21)と、 前記受信信号の連続するm個の各ビットデータを切換回
路(8) を介して正順PN信号モードに設定された前記正
順/逆順FSRの各レジスタに取込んだ後、前記切換回
路を動作させて前記正順/逆順FRSの入出力間を接続
してこの正順/逆順FRSを自走状態にし、この正順/
逆順FRSから出力される正順PN信号(b1 )の各ビ
ットデータと前記受信信号の各ビットデータとが一致す
るか否かを順次比較して、一致ビットがm個連続する
と、前記正順PN信号の前記受信信号に対する同期が確
立したと判断する同期確立手段(Q1 〜 Q5)と、 前記正順PN信号の受信信号に対する同期確立後で、か
つ前記バーストビット数のビットデータが前記LIFO
型シフトレジスタに記憶された時点で前記正順/逆順F
SRの動作モードを逆順PN信号モードに切換える動作
モード切換手段(Q7)と、 この動作モード切換手段にて逆順PN信号モードに切換
られた正順/逆順FSRから出力される逆順PN信号
(b2 )の各ビットデータと前記LIFO型シフトレジ
スタから出力される前記受信信号の各ビットデータとが
一致するか否かを比較して不一致のとき不一致検出信号
を出力する比較回路(19)とを備えた符号誤り検出装置。1. An m-stage forward / reverse FSR (18) capable of switching an operation mode between a forward PN signal mode and a reverse PN signal mode, and an M-sequence input in a state incorporated in a burst frame. (2 m -1) a register having a number of burst bits equal to or greater than the burst frame length indicating the burst frame length of the received signal (a) having a period, and sequentially storing each bit data of the received signal in each register; Is stored, the LI is output in the reverse order of the storage.
The FO type shift register (21) and m successive bit data of the received signal are transferred to each register of the forward / reverse FSR set to the forward PN signal mode via a switching circuit (8). After that, the switching circuit is operated to connect the input / output of the forward / reverse FRS to bring the forward / reverse FRS into a self-running state.
Whether or not each bit data of the forward PN signal (b 1 ) output from the reverse FRS matches each bit data of the received signal is sequentially compared. Synchronization establishment means (Q1 to Q5) for judging that the synchronization of the PN signal with the reception signal has been established; and after establishing synchronization with the reception signal of the forward PN signal, the bit data of the burst bit number is stored in the LIFO.
The forward / reverse F
An operation mode switching means (Q7) for switching the operation mode of the SR to the reverse PN signal mode; and a reverse PN signal (b 2) output from the forward / reverse FSR switched to the reverse PN signal mode by the operation mode switching means. A) comparing each bit data of the received signal output from the LIFO type shift register with each bit data of the received signal and outputting a mismatch detection signal when there is a mismatch. Code error detection device.
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DE69214541T DE69214541T2 (en) | 1991-07-19 | 1992-07-10 | Device for error detection code and device with binary pseudo random sequence of maximum length |
EP92111828A EP0523571B1 (en) | 1991-07-19 | 1992-07-10 | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
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