JPH11177543A - Serial communication equipment and its method - Google Patents
Serial communication equipment and its methodInfo
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- JPH11177543A JPH11177543A JP9352280A JP35228097A JPH11177543A JP H11177543 A JPH11177543 A JP H11177543A JP 9352280 A JP9352280 A JP 9352280A JP 35228097 A JP35228097 A JP 35228097A JP H11177543 A JPH11177543 A JP H11177543A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、機器間のデータ通
信をシリアルで行うシリアル通信装置に関するものであ
る。The present invention relates to a serial communication device for performing serial data communication between devices.
【０００２】[0002]
【従来の技術】従来シリアル通信手段として調歩同期方
式のＲＳ−２３２ＣのＩＣを使用したシリアル通信装置
が既に知られている。従来のシリアル通信装置では、送
信装置と受信装置でデータ伝送速度が異なる場合、通信
ができないため、伝送速度を送受信装置共に手動操作で
切り換えて、データ抜き取り用のクロックを送信装置側
と受信装置側とで一致させる操作を繰り返し行ってい
た。この操作を送信装置側で行なう場合、データ伝送速
度を受信装置側と一致するように何回も伝送速度を変え
て送信しなければならなかった。2. Description of the Related Art As a conventional serial communication means, a serial communication apparatus using a start-stop synchronous type RS-232C IC is already known. In a conventional serial communication device, if the data transmission speed is different between the transmitting device and the receiving device, communication cannot be performed. Therefore, the transmission speed is manually switched for both the transmitting and receiving devices, and the clock for data extraction is set to the transmitting device side and the receiving device side. And the operation to match was repeated. When this operation is performed on the transmitting device side, the transmission speed must be changed many times so that the data transmission speed matches the receiving device side.
【０００３】図４に従来の通信装置で同期を取る動作の
フローチャートを示す。図４において、送信装置側で
は、受信装置側のデータ伝送速度がわからないため、送
信しようとする側からデータ伝送速度を最低の値に操作
して設定をする（Ｓ２１）。送信したデータに対し受信
装置側からの応答を待つためのリミット時間を設定する
（Ｓ２２）。そして、送信装置側からデータを送信する
（Ｓ２３）。FIG. 4 shows a flowchart of an operation for synchronizing in a conventional communication device. In FIG. 4, since the transmitting device does not know the data transmission speed of the receiving device, the transmitting device manipulates and sets the data transmission speed to the lowest value (S21). A limit time for waiting for a response from the receiving device to the transmitted data is set (S22). Then, the data is transmitted from the transmitting device (S23).
【０００４】受信装置側からリミット時間内に応答があ
るかどうかをチェックし（Ｓ２４）、リミット時間内に
応答が無かった場合には、データ伝送速度を上げて（Ｓ
２５）再度データを受信装置側へ送信する（Ｓ２３）。It is checked whether there is a response from the receiving apparatus within the limit time (S24). If there is no response within the limit time, the data transmission speed is increased (S24).
25) Transmit the data to the receiving device again (S23).
【０００５】そして応答を待ち、リミット時間内に応答
があるまで繰り返し、データ伝送速度の設定値を上げ操
作を繰り返し行う。また、受信装置側でパリティチェッ
ク及びフレーミングエラーチェックをしたとき（Ｓ２
６）、エラーが検出されなければ（Ｓ２７）、正常に受
信されたと返送され次の処理をする（Ｓ２８）。Ｓ２６
でパリティ、フレーミングのいずれかにエラーがあり、
受信装置側からエラーが発生したとの応答を受けた場合
には、送信装置は、エラー処理をしてもう一度同じデー
タを送信し、同様にエラーが発生した時は、データ伝送
速度を更に上げて設定をし直して送信をする。このよう
に従来は、データ伝送速度をエラーがなくなるまで伝送
速度を切り換えて行っていた（Ｓ２９）。[0005] Then, the system waits for a response and repeats the operation until there is a response within the limit time, and repeats the operation of increasing the set value of the data transmission speed. When a parity check and a framing error check are performed on the receiving device side (S2
6) If no error is detected (S27), it is returned that it has been received normally and the next processing is performed (S28). S26
Error in either parity or framing,
When receiving a response from the receiving device that an error has occurred, the transmitting device performs error processing and transmits the same data again. Similarly, when an error occurs, further increase the data transmission speed. Reset the settings and send. As described above, conventionally, the data transmission speed is changed by switching the transmission speed until the error disappears (S29).
【０００６】そして、従来受信装置側では、スタートビ
ットを検出し（Ｓ３１）、規定のデータ数をカウントし
（Ｓ３２）、規定のデータ数にてパリティチェック及び
フレーミングエラーチェックを行う（Ｓ３３）。エラー
が無い場合には、正常に受信できたことを送信装置側へ
返送し、次の処理を受け付ける（Ｓ３５）。送信装置側
では、リミット時間内に受信装置側から応答ありとし
（Ｓ２４）て、返送内容のパリティ及びフレーミングエ
ラーチェックをし（Ｓ２６）、次の処理に移行する（Ｓ
２７）。しかし受信データにエラーが生じたときは、受
信装置は、エラー内容を送信装置側に返送し、送信装置
側へ知らせる（Ｓ３６）。このように従来は、送信装置
側で送信するデータの伝送速度をしだいに上げるように
設定して送信装置側と受信装置側のデータ伝送速度を一
致させる操作を繰り返し行って通信を開始していた。The conventional receiving apparatus detects the start bit (S31), counts a specified number of data (S32), and performs a parity check and a framing error check with the specified number of data (S33). If there is no error, the normal reception is returned to the transmitting device, and the next process is accepted (S35). The transmitting device determines that there is a response from the receiving device within the limit time (S24), checks the parity and framing error of the return content (S26), and shifts to the next process (S26).
27). However, when an error occurs in the received data, the receiving device returns the content of the error to the transmitting device and notifies the transmitting device (S36). As described above, in the related art, communication is started by repeatedly performing an operation of setting the transmission speed of data to be transmitted on the transmission device to gradually increase and matching the data transmission speed of the transmission device and the reception device. .
【０００７】[0007]
【発明が解決しようとする課題】従来の調歩同期シリア
ル通信装置では、送信装置側と受信装置側でデータ伝送
速度が異なっていた場合、通信ができないため、伝送速
度を送受信共に手動操作で切り換えて、データ抜き取り
用のクロックを送信装置側と受信装置側とで一致させる
操作を必要とした。このために、送信装置側のデータ伝
送速度を受信装置側と一致するように何回も変えて送受
信動作を繰り返し行い、通信開始までに時間を要した。In the conventional start-stop synchronous serial communication device, if the data transmission speed is different between the transmitting device and the receiving device, communication cannot be performed. This requires an operation to match the clock for extracting data between the transmitting device and the receiving device. For this reason, the transmission / reception operation is repeated by changing the data transmission speed of the transmitting device many times so as to match the data transmitting speed of the receiving device, and it takes time to start communication.
【０００８】本発明は、送信装置側のデータ伝送速度を
受信装置側で検出することにより送信されたデータ伝送
速度を合わせることができるようにした、シリアル通信
装置を提供することにある。また、本発明は、受信装置
側のデータ伝送速度を送信装置側で検出することにより
送信されるデータ伝送速度を合わせ送信することができ
るようにした、シリアル通信方法を提供することにあ
る。It is an object of the present invention to provide a serial communication device capable of adjusting the transmitted data transmission speed by detecting the data transmission speed of the transmitting device on the receiving device side. Another object of the present invention is to provide a serial communication method capable of transmitting the data transmission speed by detecting the data transmission speed on the receiving device side on the transmitting device side so that the data transmission speed can be adjusted.
【０００９】[0009]
【課題を解決するための手段】本発明は、同期方式でシ
リアル通信するシリアル通信装置において、受信された
信号からスタートビットを検出するスタートビット検出
手段と、前記スタートビット検出手段で検出されたビッ
トからクロックを生成するクロック生成手段と、前記受
信された信号から前記クロック生成手段により生成され
たクロックでデータビットを検出し記憶するデータビッ
ト記憶手段と、前記データビット記憶手段に記憶された
データをチェックをするチェック手段と、前記チェック
手段でチェックされたデータを記憶する記憶手段を具備
するシリアル通信装置である。SUMMARY OF THE INVENTION The present invention relates to a serial communication device for performing serial communication in a synchronous manner, comprising: start bit detection means for detecting a start bit from a received signal; and bit data detected by the start bit detection means. A clock generating means for generating a clock from the received signal, a data bit storing means for detecting and storing a data bit with a clock generated by the clock generating means from the received signal, and a data stored in the data bit storing means. The serial communication device includes a check unit for checking and a storage unit for storing data checked by the check unit.
【００１０】また、本発明は、同期方式でシリアル通信
するシリアル通信装置において、送信するデータを記憶
する記憶手段と、前記送信するデータのスタートビッ
ト、ストップビット、及びパリティビットを生成するビ
ット生成手段と、前記スタートビットのビット幅を規定
し該ビット幅に相当する周期のクロックを生成するクロ
ック生成手段と、前記クロック生成手段によるクロック
で前記記憶手段に記憶されたデータを送信する送信手段
を具備するシリアル通信装置である。Further, the present invention provides a serial communication device for performing serial communication in a synchronous manner, a storage means for storing data to be transmitted, and a bit generation means for generating a start bit, a stop bit, and a parity bit of the data to be transmitted. Clock generating means for defining a bit width of the start bit and generating a clock having a cycle corresponding to the bit width; and transmitting means for transmitting data stored in the storage means with a clock generated by the clock generating means. Serial communication device.
【００１１】また、本発明は、同期方式でシリアル通信
するシリアル通信装置において、送信するデータを記憶
するレジスタと、前記送信するデータのスタートビッ
ト、ストップビット、及びパリティビットを生成するビ
ット生成手段と、前記スタートビットのビット幅を設定
するビット幅設定手段と、前記ビット幅設定手段で設定
されたビット幅に相当する周期のクロックで前記レジス
タに記憶されたデータを送信する送信手段を具備するシ
リアル通信装置である。Further, the present invention provides a serial communication device for performing serial communication in a synchronous manner, a register for storing data to be transmitted, and bit generation means for generating a start bit, a stop bit, and a parity bit of the data to be transmitted. A serial width comprising: bit width setting means for setting the bit width of the start bit; and transmission means for transmitting data stored in the register with a clock having a cycle corresponding to the bit width set by the bit width setting means. Communication device.
【００１２】また、本発明は、調歩同期方式でシリアル
通信するシリアル通信において、送信装置側から送信さ
れるデータのスタートビットに生成したビット幅のスタ
ートビットを有する信号を受信装置側で受信し、前記ス
タートビットのビット幅を検出し、検出したビット幅に
相当した周期のクロックを生成し、生成したクロックの
タイミングで受信したデータを記憶手段へ読み込むこと
により任意のデータ伝送速度で送信されたシリアルデー
タを受信装置側で受信することを可能にしたシリアル通
信方法である。Further, according to the present invention, in serial communication in which serial communication is performed in a start-stop synchronization method, a signal having a start bit having a bit width generated as a start bit of data transmitted from the transmission device is received by the reception device, Detecting the bit width of the start bit, generating a clock having a cycle corresponding to the detected bit width, reading data received at the timing of the generated clock into the storage means, and transmitting the serial data transmitted at an arbitrary data transmission speed. This is a serial communication method that allows data to be received on the receiving device side.
【００１３】また、本発明は、調歩同期方式でシリアル
通信するシリアル通信において、受信装置側でスタート
ビットに基準ビット幅を生成し、生成された前記基準の
ビット幅のスタートビットを有する信号を送信装置側へ
送信し、送信装置側で受信して前記スタートビットのビ
ット幅を検出し、検出された前記ビット幅に相当した周
期のクロックを生成し、生成された前記クロックのタイ
ミングで送信データの処理をし、受信装置側の任意のデ
ータ伝送速度でシリアルデータを送信装置側から送信す
ることが可能なシリアル通信方法である。Further, according to the present invention, in serial communication in which serial communication is performed in a start-stop synchronization method, a reference bit width is generated as a start bit on a receiving device side, and a signal having the generated start bit having the reference bit width is transmitted. Transmitted to the device side, received by the transmitting device side, detects the bit width of the start bit, generates a clock having a cycle corresponding to the detected bit width, and transmits the transmission data at the timing of the generated clock. This is a serial communication method capable of performing processing and transmitting serial data from a transmitting device at an arbitrary data transmission rate on a receiving device.
【００１４】[0014]
【発明の実施の形態】本発明のー実施例を図面を用いて
説明する。図１は本発明のシリアル通信装置の一実施例
を示すブロック図である。図２は受信データのタイミン
グを示す図で、図３は本実施例のシリアル通信装置の送
信側と受信側の通信開始時のフローチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the serial communication device of the present invention. FIG. 2 is a diagram showing the timing of received data, and FIG. 3 is a flowchart at the start of communication between the transmitting side and the receiving side of the serial communication device of this embodiment.
【００１５】本実施例のシリアル通信装置は、送信機能
と受信機能を有し、送信装置として用いるか、又受信装
置として用いることができる。送信する側のシリアル通
信装置（以下送信装置と言う）から送信された信号が受
信する側のシリアル通信装置（以下受信装置と言う）の
受信端１に入力され、受信されたデータは、スタートビ
ット検出回路２に入力される。スタートビット検出回路
２は、スタートビットＰ１の始まりを検出する。そして
信号は、データビット検出回路３とスタートビット幅検
出回路４に入力される。The serial communication device of this embodiment has a transmission function and a reception function, and can be used as a transmission device or a reception device. A signal transmitted from a transmitting serial communication device (hereinafter referred to as a transmitting device) is input to a receiving end 1 of a receiving serial communication device (hereinafter referred to as a receiving device). Input to the detection circuit 2. The start bit detection circuit 2 detects the start of the start bit P1. Then, the signal is input to the data bit detection circuit 3 and the start bit width detection circuit 4.
【００１６】スタートビット幅検出回路４は、スタート
ビットＰ１のパルス幅を検出する。スタートビットＰ１
が時間ｎ１で立ち上がり、パルス幅ｎ２を検出するため
に挿入された負のパルスＰ２（パルス幅ｎ３）を検出
し、スタートビットＰ１の開始時間ｎ１からパルスＰ２
で立ち下がるまでのスタートビットＰ１のパルス幅ｎ２
を基準のビット幅とし送信装置から送信される伝送速度
を検出する。The start bit width detection circuit 4 detects the pulse width of the start bit P1. Start bit P1
Rises at time n1, detects a negative pulse P2 (pulse width n3) inserted to detect pulse width n2, and starts pulse P2 from start time n1 of start bit P1.
Pulse width n2 of start bit P1 until falling
Is used as a reference bit width, and the transmission speed transmitted from the transmission device is detected.
【００１７】送信装置から送信される送信データは、ス
タートビット幅ｎ２に相当する周期のクロックで送信さ
れる。したがって受信装置の制御回路６は、クロック分
周回路８を制御し、送信データのデータ伝送速度に等し
いクロックを生成する。The transmission data transmitted from the transmission device is transmitted with a clock having a cycle corresponding to the start bit width n2. Therefore, the control circuit 6 of the receiving device controls the clock frequency dividing circuit 8 and generates a clock equal to the data transmission speed of the transmission data.
【００１８】受信装置の制御回路６は、水晶発振器等に
よる基準クロック５を基準にして、スタートビット幅ｎ
２の時間を求めた後、パルスＰ２の立ち下がり時点より
（ｎ２）／２の時間からデータビットの抜き出し用のク
ロックをスタートビットＰ１のパルス幅ｎ２に等しい周
期になるようにクロック分周回路８を制御して、受信デ
ータを抜き出し記憶すため、シフトレジスタ７にクロッ
クを入力し、データビット検出回路３からシフトレジス
タ７へデータシフトを開始する。The control circuit 6 of the receiving apparatus has a start bit width n based on a reference clock 5 from a crystal oscillator or the like.
After the time of 2 has been obtained, the clock dividing circuit 8 sets the clock for extracting the data bits from the time of (n2) / 2 from the falling point of the pulse P2 so that the clock has a cycle equal to the pulse width n2 of the start bit P1. In order to extract and store the received data, a clock is input to the shift register 7 and data shift from the data bit detection circuit 3 to the shift register 7 is started.
【００１９】受信装置のパリティチェック回路９は、デ
ータのブロック（例えば１バイト）としての規定数（８
ビット）のデータのシフトが完了した時点で、データの
誤りを検出する。１バイトのデータ列の後には、ｎ７，
ｎ８に相当する位置にパリティビットとストップビット
が付加される。このパリティビットは、ＲＳ−２３２Ｃ
等による通信で使用されるもので、データの誤り検出用
にデータ列に付加されるものである。例えばデータ列が
１１１０００１０（２進数）とすると、偶数パリティの
場合、１のデータ数が偶数個になるように０又は１のデ
ータを付加するが、この実施例の場合は、１のデータ数
が４個で偶数なので、付加されるパリティビットは０で
ある。The parity check circuit 9 of the receiving apparatus has a predetermined number (8 bytes) as a data block (for example, 1 byte).
When the shift of the data of (bit) is completed, a data error is detected. After the 1-byte data string, n7,
A parity bit and a stop bit are added at a position corresponding to n8. This parity bit is RS-232C
Etc., which are added to a data string for data error detection. For example, if the data string is 11100010 (binary number), in the case of even parity, 0 or 1 data is added so that the number of 1 data becomes an even number. In this embodiment, the number of 1 data is 1 Since there are four even numbers, the added parity bit is zero.
【００２０】そして、受信したデータの１ビットが外乱
などで反転した場合にパリティビットのデータを含めた
パリティチェックにおける１のデータ数のカウント値が
偶数でない場合、受信データに誤りがあることを検出す
ることができる。パリティチェック回路９は、データの
誤りを検出するためにパリティチェックをし、その結果
をステータスレジスタ２０へ出力する。If one bit of the received data is inverted due to a disturbance or the like and the count value of the number of 1 data in the parity check including the parity bit data is not an even number, it is detected that there is an error in the received data. can do. The parity check circuit 9 performs a parity check to detect a data error, and outputs the result to the status register 20.
【００２１】つぎに、フレーミングチェック回路１０
は、データの終わりを示すためにｎ８の位置に付加され
た信号のストップビットを検出し、その検出結果をステ
ータスレジスタ２０へ出力する。ステータスレジスタ２
０に記憶された終了を示すデータ及び受信結果は、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）２２により内部バス１２を通して送信バッファレジ
スタ１３へ送られる。制御回路６は、送信バッファレジ
スタ１３から受信結果を示すデータをシフトレジスタ１
７に読み込むように制御し、スタートビット生成回路１
８でスタートビットが付加され、ストップビット区間
に”１”が存在する返送データが出力される。Next, the framing check circuit 10
Detects the stop bit of the signal added to the position n8 to indicate the end of the data, and outputs the detection result to the status register 20. Status register 2
0 indicating the end and the reception result are stored in the CP.
U (Central Processing Uni)
At t) 22, the data is sent to the transmission buffer register 13 through the internal bus 12. The control circuit 6 transmits data indicating the reception result from the transmission buffer register 13 to the shift register 1.
7 and the start bit generation circuit 1
At 8, a start bit is added, and return data having "1" in the stop bit section is output.
【００２２】受信データバッファレジスタ１１に記憶さ
れた受信データは、ＣＰＵ２２により内部バス１２を通
してデータの読み出し処理がされる。オーバランチェッ
ク回路２１は、先の記憶データの読みだし処理がされな
いうちに現在のデータが受信データバッファレジスタ１
１に重ねて入力されたかどうかをチェックして、重ねて
入力された場合には、オーバランエラー信号をステータ
スレジスタ２０へ出力する。The reception data stored in the reception data buffer register 11 is read by the CPU 22 through the internal bus 12. The overrun check circuit 21 stores the current data in the reception data buffer register 1 before the previous storage data is read out.
It is checked whether or not the input is overlaid on 1 and if it is overlaid, an overrun error signal is output to the status register 20.
【００２３】オーバーランエラーをチェックした結果、
オーバランが生じたときは、ＣＰＵ２２は、ステータス
レジスタ２０に記憶されたデータを内部バス１２を通し
送信バッファレジスタ１３へ出力し返送される。受信装
置からオーバランエラー信号の返送を送信装置で受信し
たとき、送信装置は制御回路６によって設定され、送信
された伝送速度を遅くするようにパルスＰ２を遅らせて
クロック周期が長くなるように制御し伝送速度を遅らせ
た修正をし再送信をする。As a result of checking the overrun error,
When an overrun occurs, the CPU 22 outputs the data stored in the status register 20 to the transmission buffer register 13 through the internal bus 12 and returns the data. When the transmitting device receives the return of the overrun error signal from the receiving device, the transmitting device sets the control circuit 6 and delays the pulse P2 so as to reduce the transmitted transmission speed and controls the clock cycle to be longer. Correct the transmission speed and retransmit.
【００２４】受信装置では、受信データのパリティ及び
フレーミングエラーのチェックをした結果、正常に受信
された場合、ステータスレジスタ２０に正常に受信され
たことを示すデータが出力される。ＣＰＵ２２は、受信
データバッファレジスタ１１及びステータスレジスタ２
０に格納されたデータを内部バス１２を通して読み出
し、図示せずもハードディスク等の記憶装置に受信デー
タとして記憶する。In the receiving apparatus, as a result of checking the parity and framing error of the received data, if the data is normally received, data indicating that the data has been normally received is output to the status register 20. The CPU 22 includes the reception data buffer register 11 and the status register 2
The data stored in “0” is read through the internal bus 12 and stored as received data in a storage device such as a hard disk (not shown).
【００２５】受信装置では、返送データ、又は受信装置
側から送信する送信データが、ＣＰＵ２２により送信デ
ータバッファレジスタ１３が空きであることが確認され
た後、内部バス１２を通して、送信データバッファレジ
スタ１３に読み込まれる。In the receiving device, after the return data or the transmission data transmitted from the receiving device is confirmed by the CPU 22 to be empty, the transmission data buffer register 13 is transmitted to the transmission data buffer register 13 through the internal bus 12. Is read.
【００２６】受信装置の制御回路６は、送信データバッ
ファレジスタ１３からシフトレジスタ１７へ送信データ
を読み込み、送信を開始する前に、受信された時のデー
タ伝送速度と同じ伝送速度にするために、クロック分周
回路１４を制御してクロックを生成し、そして送信デー
タに付加するパリティを生成するため、パリッティ生成
回路１５を制御しパリティビットを生成し、また、スト
ップビットを生成するときはストップビット生成回路１
６を制御してストップビットを生成する。The control circuit 6 of the receiving device reads the transmission data from the transmission data buffer register 13 into the shift register 17 and, before starting the transmission, sets the same transmission rate as the data transmission rate at the time of reception. In order to generate a clock by controlling the clock frequency dividing circuit 14 and to generate a parity to be added to transmission data, the parity control circuit 15 is controlled to generate a parity bit, and a stop bit is generated when a stop bit is generated. Generation circuit 1
6 to generate a stop bit.
【００２７】受信装置の制御回路６は、シフトレジスタ
１７に読み込まれたデータを送信装置側へ送信を開始す
ると同時に、スタートビット生成回路１８でスタートビ
ットとスタートビット幅検出用のパルスＰ２を付加し
て、送信されてきたデータのクロックタイミングに合わ
せ送信端１９から送信装置へ送信する。The control circuit 6 of the receiving apparatus starts transmitting the data read into the shift register 17 to the transmitting apparatus side, and at the same time, adds a start bit and a pulse P2 for detecting the start bit width by the start bit generating circuit 18. Then, the data is transmitted from the transmitting end 19 to the transmitting device in accordance with the clock timing of the transmitted data.
【００２８】本実施例の送信装置及び受信装置の動作を
説明する。図３に本実施例のシリアル通信装置の送信及
び受信動作についてのフローチャートを示す。送信装置
側と受信装置側には各々図１に示すシリアル通信装置を
有し調歩同期通信をする。送信装置側で、図示せずも操
作部からキー操作により指定することによりデータ伝送
速度をセットし（Ｓ１）、さらに、返送されるまでの応
答待ちリミット時間をセットする（Ｓ２）。The operation of the transmitting device and the receiving device of this embodiment will be described. FIG. 3 is a flowchart illustrating the transmission and reception operations of the serial communication device according to the present embodiment. The transmitting device and the receiving device each have the serial communication device shown in FIG. 1 and perform start-stop synchronous communication. The transmitting device sets the data transmission speed by designating the key from the operation unit (not shown) by a key operation (S1), and further sets the response waiting time limit until the data is returned (S2).
【００２９】次に、送信装置でＣＰＵ１２によりバス１
２を通し送信データバッファレジスタ１３に読み込まれ
る送信データは、制御回路６により制御されたシフトレ
ジスタ１７に読み込まれる。制御回路６は、Ｓ１で指定
されたデータ伝送速度に基づき基準クロック５から得ら
れる水晶発信周波数を分周するクロック分周回路８を制
御し、スタートビット生成回路１８で生成されたスター
トビットＰ１の幅ｎ２を検出するためのパルスＰ２（パ
ルス幅ｎ３で狭いパルス幅の立ち下がりパルス）をスタ
ートビットＰ１に付加する。Next, the bus 1 is transmitted by the CPU 12 in the transmitting device.
The transmission data read into the transmission data buffer register 13 through the transmission data buffer 2 is read into the shift register 17 controlled by the control circuit 6. The control circuit 6 controls the clock frequency dividing circuit 8 which divides the crystal oscillation frequency obtained from the reference clock 5 based on the data transmission speed specified in S 1, and controls the start bit P 1 generated by the start bit generating circuit 18. A pulse P2 for detecting the width n2 (falling pulse having a narrow pulse width with the pulse width n3) is added to the start bit P1.
【００３０】送信装置は、送信データにパリティ生成回
路１５でパリティビットと、必要に応じ終了を示すため
のストップビットにストップビット生成回路１６でデー
タ”１”を付加し送信をする（Ｓ３）。The transmission device transmits the transmission data by adding the parity bit to the transmission data by the parity generation circuit 15 and, if necessary, the data "1" to the stop bit for indicating the end by the stop bit generation circuit 16 (S3).
【００３１】一方受信装置では、送信装置と同様のシリ
アルデータ通信装置を受信装置側に有し、同じ符号を用
いて説明をする。受信装置の入力端１に入力された受信
データは、スタートビット検出回路２で受信データの開
始を示すスタートビットＰ１が検出され、スタートビッ
ト幅ｎ２の時間の測定を開始する（Ｓ１１）と同時に、
基準ビット幅を得るためにスタートビットＰ１に付加さ
れたパルスＰ２をスタートビット幅検出回路４で検出
し、スタートビットＰ１の基準となるスタートビット幅
であるパルス幅ｎ２の検出を行なう（Ｓ１２）。On the other hand, the receiving device has a serial data communication device similar to the transmitting device on the receiving device side, and will be described using the same reference numerals. In the received data input to the input terminal 1 of the receiver, the start bit P1 indicating the start of the received data is detected by the start bit detection circuit 2, and the measurement of the time of the start bit width n2 is started (S11).
The pulse P2 added to the start bit P1 to obtain the reference bit width is detected by the start bit width detection circuit 4, and the pulse width n2 which is the reference start bit width of the start bit P1 is detected (S12).
【００３２】受信装置の制御回路６は、スタートビット
幅に相当するパルスＰ１立ち上がりからパルスＰ２の立
ち下がりを検出した時点まで計測したスタートビットＰ
１のパルス幅ｎ２を得て、パルスＰ２の立ち下がり時点
からスタートビット幅の１／２で立ち上がり、周期がス
タートビットＰ１のパルス幅ｎ２と等しいクロック（図
２（ｂ）に示す）をクロック分周回路８を制御して生成
する（Ｓ１３）。The control circuit 6 of the receiving apparatus calculates the start bit P measured from the rise of the pulse P1 corresponding to the start bit width to the time when the fall of the pulse P2 is detected.
A pulse width n2 of 1 is obtained, and a pulse (shown in FIG. 2B) having a period equal to the pulse width n2 of the start bit P1 rises at a half of the start bit width from the falling point of the pulse P2. It is generated by controlling the circuit 8 (S13).
【００３３】このクロック分周回路８で生成されるクロ
ックによってデータビット検出回路３で検出されるデー
タからシフトレジスタ７へ受信データのビットデータを
抜き取り（Ｓ１４）、規定データ数（８ビット）になっ
た（Ｓ１５）時点で、パリティチェック回路９でパリテ
ィチェック、及びフレーミングチェック回路１０でフレ
ーミングエラーチェックをする（Ｓ１６）。The bit data of the received data is extracted from the data detected by the data bit detecting circuit 3 by the clock generated by the clock frequency dividing circuit 8 to the shift register 7 (S14), and the specified data number (8 bits) is obtained. At this point (S15), the parity check circuit 9 performs a parity check, and the framing check circuit 10 performs a framing error check (S16).
【００３４】受信装置では、受信されたデータにエラー
がない（Ｓ１７）場合は、受信データバッファレジスタ
１１に受信データ及びステータスレジスタ２０に正常で
あることを示すデータを出力し、ＣＰＵ２２は、ステー
タスレジスタ２０から内部バス１２を通し送信バッファ
レジスタ１３へ読み込みむ。正常にデータの受信ができ
たことを送信装置側に知らせる処理を行なう（Ｓ１
８）。If there is no error in the received data (S17), the receiving device outputs the received data to the received data buffer register 11 and data indicating that it is normal to the status register 20. 20 and is read into the transmission buffer register 13 through the internal bus 12. A process for notifying the transmitting device that the data has been successfully received is performed (S1).
8).
【００３５】また、受信装置では、受信データにエラー
が生じた場合、ＣＰＵ２２は、シフトレジスタ１１及び
エラー内容が記憶されたステータスレジスタ２０から内
部バス１２を通して送信データバッファレジスタ１３へ
エラーが生じたことを示すエラーデータを読み込む。制
御回路６は、送信データバッファレジスタ１３からエラ
ーデータをシフトレジスタ１７へ読み込み、パリティビ
ット生成回路１５、及びストップビット生成回路１６で
パリティ及びストップビットを付加し、クロック分周回
路１４から送信されてきたクロック信号に基づく伝送速
度でシフトレジスタ１７、スタートビット生成回路１８
を制御して、送信端１９から受信結果としてエラーデー
タを送信装置側へ返送する（Ｓ１９）。In the receiving device, when an error occurs in the received data, the CPU 22 determines that the error has occurred in the transmission data buffer register 13 through the internal bus 12 from the shift register 11 and the status register 20 in which the error content is stored. Is read. The control circuit 6 reads the error data from the transmission data buffer register 13 into the shift register 17, adds the parity and the stop bit by the parity bit generation circuit 15 and the stop bit generation circuit 16, and transmits the data from the clock frequency division circuit 14. Shift register 17 and start bit generation circuit 18 at a transmission rate based on the
Is transmitted from the transmitting end 19 to the transmitting device side as the reception result (S19).
【００３６】送信装置は、送信したデータに対してリミ
ット時間内に受信装置側から応答があり（Ｓ４）、受信
装置側でパリティ及びフレーミングエラーチェックをし
たとき正常に受信されたとの応答があり（Ｓ５）、次の
データの送信処理をし（Ｓ６）、数フレームに及ぶ送信
データを１バイト毎に順次、受信装置側へ調歩通信す
る。The transmitting device responds to the transmitted data from the receiving device within the limit time (S4), and when the receiving device checks the parity and framing error, there is a response indicating that the data was received normally ( S5) The next data transmission process is performed (S6), and the transmission data covering several frames is sequentially started and transmitted to the receiving device side byte by byte.
【００３７】このように受信装置側で送信装置から送信
されたデータ伝送速度に合わせるクロックを生成するこ
とで１回の送信で送信装置側のクロックに同期を取り受
信結果を示す応答を返送することができる。しかし、送
信装置から送信したにも係わらず、リミット時間内に応
答が無い場合は、エラー処理（Ｓ７）して送信を終了す
る。As described above, the receiving apparatus generates a clock that matches the data transmission speed transmitted from the transmitting apparatus, so that the transmission apparatus synchronizes with the clock of the transmitting apparatus in one transmission and returns a response indicating the reception result. Can be. However, if there is no response within the limit time despite transmission from the transmitting device, error processing (S7) and the transmission is terminated.
【００３８】また、送信装置では、送信したデータに対
してリミット時間内に応答があり（Ｓ４）、受信装置側
でパリティ及びフレーミングエラーチェックをしたと
き、データに異常があり正しく受信されないとの、受信
結果を示すデータが返信された場合、制御回路６は返信
されたデータのスタートビット幅を検出して（Ｓ８）、
次の送信開始データのスタートビットＰ１を決定し、送
信速度を受信装置側に合わせ再送信を行う（Ｓ３）。こ
の場合基準クロックを得るために付加する立ち下がりパ
ルスＰ２のパルス幅を小さくすることで受信装置側が従
来の受信装置であっても従来同様に送信することにより
通信することができる。In the transmitting device, there is a response to the transmitted data within the limit time (S4), and when the receiving device checks the parity and framing error, it is determined that the data is abnormal and cannot be received correctly. When data indicating the reception result is returned, the control circuit 6 detects the start bit width of the returned data (S8),
The start bit P1 of the next transmission start data is determined, the transmission speed is adjusted to the receiving device side, and retransmission is performed (S3). In this case, by reducing the pulse width of the falling pulse P2 added to obtain the reference clock, even if the receiving device is a conventional receiving device, communication can be performed by transmitting the signal in the same manner as before.
【００３９】図２に受信データのタイミングチャートを
示す。図２において、（ａ）は受信データ、（ｂ）はデ
ータ抜き取り用のクロックである。ｎ１はスタートビッ
トの始まりである。ｎ２はスタートビット幅で、ｎ３は
スタートビットのパルス幅が検出できるようにスタート
ビットパルス生成回路１８で生成したパルスＰ２のパル
ス幅である。FIG. 2 shows a timing chart of the received data. 2A shows received data, and FIG. 2B shows a clock for extracting data. n1 is the start of the start bit. n2 is the start bit width, and n3 is the pulse width of the pulse P2 generated by the start bit pulse generation circuit 18 so that the pulse width of the start bit can be detected.
【００４０】受信時の制御回路６は、スタートビットＰ
１の始まり時間ｎ１からスタートビットＰ１のパルスの
立ち上がりからスタートビットＰ１のパルス幅ｎ２の時
間の計測を開始する。次に制御回路６は、スタートビッ
ト幅検出回路４でパルスＰ２を検出した時点で計測して
いた時間をスタートビットパルス幅の時間ｎ２とし、こ
の時間の１／２の時間ｎ４（ｎ４＝（ｎ２）／２）から
受信データの抜き取りクロックとし、図２（ｂ）に示す
クロックを立ち上げて、データビット検出回路３からシ
フトレジスタ７へデータの抜き取りを行なう。At the time of reception, the control circuit 6
The measurement of the time of the pulse width n2 of the start bit P1 is started from the rise of the pulse of the start bit P1 from the start time n1 of 1. Next, the control circuit 6 sets the time measured when the pulse P2 is detected by the start bit width detection circuit 4 as the time n2 of the start bit pulse width, and the time n4 (n4 = (n2 2), a clock shown in FIG. 2B is started as a clock for extracting received data, and data is extracted from the data bit detection circuit 3 to the shift register 7.
【００４１】ｎ５は抜き取りクロックの周期で、これは
スタートビットＰ１のパルス幅ｎ２と同じである（ｎ２
＝ｎ５）。ｎ６はデータビットの区間でデータの数ｍと
するとｎ６＝ｍ・ｎ２、そしてｎ７はパリティビット、
ｎ８はストップビットの区間である。ｎ１のスタートビ
ットＰ１の立ち上がりからｎ８までが１バイトデータ区
間である。本実施例では、ｍ＝８の８ビットデータを有
する１バイト毎、調歩同期させて送信装置から受信装置
へ通信が成される。N5 is the period of the sampling clock, which is the same as the pulse width n2 of the start bit P1 (n2
= N5). If n6 is the number m of data in the data bit interval, n6 = mn2, and n7 is the parity bit,
n8 is a stop bit section. The period from the rise of the start bit P1 of n1 to n8 is a 1-byte data section. In this embodiment, communication is performed from the transmitting device to the receiving device in start-stop synchronization for each byte having 8-bit data of m = 8.
【００４２】本実施例は、送信装置側のデータ伝送速度
に受信装置側で伝送速度を合わせるように説明したが、
受信装置側のデータ伝送速度に送信装置側が合わせても
良い。この場合受信装置側からエラー内容が送信装置側
に知らされた（Ｓ１９）とき、送信装置側で返送データ
のスタートビットＰ１及びパルスＰ２を検出しスタート
ビットＰ１のビット幅、或いは返送データのデータ変化
を計測して、受信装置側の伝送速度を検出することがで
き、検出されたビット間隔に相当する周期のクロックで
データを送信することで受信装置側に伝送速度を合わせ
た送信を行う（Ｓ８、Ｓ３）。In this embodiment, the transmission speed is adjusted on the receiving device side to the data transmission speed on the transmitting device side.
The transmission device side may match the data transmission speed of the reception device side. In this case, when the error content is notified from the receiving device side to the transmitting device side (S19), the transmitting device detects the start bit P1 and the pulse P2 of the return data, and the bit width of the start bit P1 or the data change of the return data. Is measured, the transmission speed on the receiving device side can be detected, and data is transmitted with a clock having a cycle corresponding to the detected bit interval, thereby performing transmission with the transmission speed adjusted to the receiving device side (S8). , S3).
【００４３】以上説明したように、本実施例は、スター
トビットＰ１にパルス幅が検出できるようにパルスＰ２
を生成し挿入したので、スタートビット幅を計測するこ
とにより、計測した時間のパルス幅ｎ２で基準のクロッ
クを受信装置側或いは送信装置側で生成するようにした
ので、相互にデータ伝送速度を合わせて通信することが
可能となる。また、スタートビットＰ１のビット幅に対
しパルスＰ２のパルス幅を狭くすることで、従来例で示
した受信装置へ送信し受信装置が従来例の場合であって
も返信データのデータ間隔により伝送速度を推定し、受
信装置の伝送速度に合わせた送信を開始することができ
る。As described above, in the present embodiment, the pulse P2 is set so that the pulse width can be detected in the start bit P1.
Is generated and inserted, the start bit width is measured, and the reference clock is generated on the receiving device side or the transmitting device side with the pulse width n2 of the measured time. Communication. Further, by narrowing the pulse width of the pulse P2 with respect to the bit width of the start bit P1, the signal is transmitted to the receiving apparatus shown in the conventional example and the transmission speed is determined by the data interval of the return data even if the receiving apparatus is the conventional example. Can be estimated, and transmission according to the transmission speed of the receiving device can be started.
【００４４】[0044]
【発明の効果】本発明のシリアル通信装置によれば、ス
タートビットのパルス幅を検出し、送信データ伝送速度
を検出してデータを受信すことにより、送信装置と受信
装置とのデータ伝送速度を、合わせることが可能となり
短時間でシリアル通信を開始することができる。According to the serial communication apparatus of the present invention, the pulse width of the start bit is detected, the transmission data transmission rate is detected, and the data is received. And serial communication can be started in a short time.
【図１】本発明のシリアル通信装置の一実施例を示すブ
ロック図。FIG. 1 is a block diagram showing one embodiment of a serial communication device of the present invention.
【図２】本発明のシリアル通信の受信波形とクロックを
示す図。FIG. 2 is a diagram showing a reception waveform and a clock in serial communication according to the present invention.
【図３】本発明のシリアル通信装置の動作を示すフロー
チャート。FIG. 3 is a flowchart showing the operation of the serial communication device of the present invention.
【図４】従来のシリアル通信装置の動作例を示すフロー
チャート。FIG. 4 is a flowchart showing an operation example of a conventional serial communication device.
１ 受信端 ２ スタートビット検出回路 ３ データビット検出回路 ４ スタートビット幅検出回路 ５ 基準クロック ６ 制御回路 ７ シフトレジスタ ８ クロック分周回路 ９ パリティチェック回路 １０ フレーミングチェック回路 １１ 受信データバッファレジスタ １２ 内部データバス １３ 送信データバッファレジス夕 １４ クロック分周回路 １５ パリティ生成回路 １６ ストップビット生成回路 １７ シフトレジスタ １８ スタートビット生成回路 １９ 送信端 ２０ ステータスレジスタ ２１ オーバランチェック回路 ２２ ＣＰＵ Reference Signs List 1 receiving end 2 start bit detecting circuit 3 data bit detecting circuit 4 start bit width detecting circuit 5 reference clock 6 control circuit 7 shift register 8 clock frequency dividing circuit 9 parity check circuit 10 framing check circuit 11 receive data buffer register 12 internal data bus 13 Transmit Data Buffer Register 14 Clock Divider 15 Parity Generator 16 Stop Bit Generator 17 Shift Register 18 Start Bit Generator 19 Transmitter 20 Status Register 21 Overrun Check Circuit 22 CPU
Claims (5)
信装置において、 受信された信号からスタートビットを検出するスタート
ビット検出手段と、 前記スタートビット検出手段で検出されたビットからク
ロックを生成するクロック生成手段と、 前記受信された信号から前記クロック生成手段により生
成されたクロックでデータビットを検出し記憶するデー
タビット記憶手段と、 前記データビット記憶手段に記憶されたデータの誤りを
チェックをするチェック手段と、 前記チェック手段でチェックされた正しいデータを記憶
する記憶手段を具備することを特徴とするシリアル通信
装置。1. A serial communication device for performing serial communication in a synchronous manner, comprising: a start bit detecting means for detecting a start bit from a received signal; and a clock generating means for generating a clock from the bit detected by the start bit detecting means. Data bit storage means for detecting and storing data bits with a clock generated by the clock generation means from the received signal, and checking means for checking an error in data stored in the data bit storage means. A serial communication device comprising storage means for storing correct data checked by the check means.
信装置において、 送信するデータを記憶する記憶手段と、 前記送信するデータのスタートビット、ストップビッ
ト、及びパリティビットを生成するビット生成手段と、 前記スタートビットのビット幅を規定し該ビット幅に相
当する周期のクロックを生成するクロック生成手段と、 前記クロック生成手段によるクロックで前記記憶手段に
記憶されたデータを送信する送信手段を具備することを
特徴とするシリアル通信装置。2. A serial communication device for performing serial communication in a synchronous manner, a storage unit for storing data to be transmitted, a bit generation unit for generating a start bit, a stop bit, and a parity bit of the data to be transmitted; Clock generating means for defining a bit width of a bit and generating a clock having a cycle corresponding to the bit width, and transmitting means for transmitting data stored in the storage means with a clock generated by the clock generating means. Serial communication device.
信装置において、 送信するデータを記憶するレジスタと、 前記送信するデータのスタートビット、ストップビッ
ト、及びパリティビットを生成するビット生成手段と、 前記スタートビットのビット幅を設定するビット幅設定
手段と、 前記ビット幅設定手段で設定されたビット幅に相当する
周期のクロックで前記レジスタに記憶されたデータを送
信する送信手段を具備することを特徴とするシリアル通
信装置。3. A serial communication device for performing serial communication in a synchronous manner, a register for storing data to be transmitted, bit generation means for generating a start bit, a stop bit, and a parity bit of the data to be transmitted; Bit width setting means for setting the bit width of the data, and transmission means for transmitting the data stored in the register with a clock having a cycle corresponding to the bit width set by the bit width setting means. Serial communication device.
ル通信において、 送信装置側から送信されるデータのスタートビットとし
て生成したビット幅のスタートビットを有する信号を受
信装置側で受信し、 前記スタートビットのビット幅を検出し、 検出したビット幅に相当した周期のクロックを生成し、 生成したクロックのタイミングで受信処理をし、 送信装置側の任意のデータ伝送速度で送信されたシリア
ルデータを受信装置側で受信することを可能にしたシリ
アル通信方法。4. In a serial communication in which serial communication is performed in an asynchronous mode, a signal having a start bit having a bit width generated as a start bit of data transmitted from a transmitting device is received by the receiving device, Detects the bit width, generates a clock with a period corresponding to the detected bit width, performs reception processing at the timing of the generated clock, and converts serial data transmitted at an arbitrary data transmission speed on the transmitting device to the receiving device Serial communication method that enables reception by
ル通信において、 受信装置側でスタートビットに基準ビット幅を生成し、 生成された前記基準のビット幅のスタートビットを有す
る信号を送信装置側へ送信し、 送信装置側で受信して前記スタートビットのビット幅を
検出し、 検出された前記ビット幅に相当した周期のクロックを生
成し、 生成された前記クロックのタイミングで送信データの処
理をし、 受信装置側の任意のデータ伝送速度でシリアルデータを
送信装置側から送信することを可能にしたシリアル通信
方法。5. In serial communication in which serial communication is performed in an asynchronous mode, a receiving apparatus generates a reference bit width for a start bit, and transmits a signal having the generated start bit having the reference bit width to a transmitting apparatus. The transmission device receives and detects the bit width of the start bit, generates a clock having a cycle corresponding to the detected bit width, and processes transmission data at the timing of the generated clock. A serial communication method in which serial data can be transmitted from a transmitting device at an arbitrary data transmission speed on a receiving device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352280A JPH11177543A (en) | 1997-12-05 | 1997-12-05 | Serial communication equipment and its method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352280A JPH11177543A (en) | 1997-12-05 | 1997-12-05 | Serial communication equipment and its method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177543A true JPH11177543A (en) | 1999-07-02 |
Family
ID=18422991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352280A Withdrawn JPH11177543A (en) | 1997-12-05 | 1997-12-05 | Serial communication equipment and its method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177543A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436145B1 (en) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | Control method of serial communication apparatus |
| US6798707B2 (en) | 2001-09-06 | 2004-09-28 | Denso Corporation | Memory control apparatus for serial memory |
-
1997
- 1997-12-05 JP JP9352280A patent/JPH11177543A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798707B2 (en) | 2001-09-06 | 2004-09-28 | Denso Corporation | Memory control apparatus for serial memory |
| KR100436145B1 (en) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | Control method of serial communication apparatus |
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