JP3220570B2 - インバータ制御装置 - Google Patents
インバータ制御装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、モータの相電流を検
出しフィードバック制御することによりモータを駆動す
るインバータ制御装置に関するものである。
出しフィードバック制御することによりモータを駆動す
るインバータ制御装置に関するものである。
【０００２】
【従来の技術】図４は、従来技術を用いたモータ駆動用
インバータ制御装置の回路の一例を示すブロック図であ
る。３相交流電力はコンバータ１で適当な電圧の直流電
圧に変換された後、２個ずつ直列接続したものを３組並
列接続したパワー素子２、３、４、５、６、７により、
前記直流電力をモータ駆動用の交流電力に変換する。パ
ワー素子２、３、４、５、６、７には、それぞれ、ゲー
ト回路８、９、１０、１１、１２、１３が接続されてい
る。ゲート回路８、９、１０、１１、１２、１３はＰＷ
Ｍ信号発生回路１４により制御されるようになってい
る。モータ１５が接続されるインバータの出力回路には
電流検出抵抗１６、１７が直列に挿入されている。電流
検出抵抗１６の両端には絶縁増幅器１８、Ａ／Ｄ変換器
１９が接続されている。同様に、電流検出抵抗１７の両
端には絶縁増幅器２０、Ａ／Ｄ変換器２１が接続されて
いる。モータ１５の相電流Ｉｕ，Ｉｖは、インバータの
出力に直列に挿入された電流検出抵抗１６、１７の電圧
降下Ｖsu, Ｖsvとして取り出され、それぞれ絶縁増幅器
１８、２０に入力される。絶縁増幅器１８、２０は入力
された信号を電気的に絶縁しつつ伝達し、電流制御回路
２２と同電位のアナログ信号ＳigＡu,ＳigＡvを出力す
る。アナログ信号ＳigＡu,ＳigＡv はＡ／Ｄ変換器１
９、２１によってディジタル値に変換され電流制御回路
２２に入力される。電流制御回路２２は、上位制御回路
から入力される電流指令Ｉｕ＊，Ｉｖ＊と、検出した相
電流Ｉｕ，Ｉｖから各相の電流偏差を求め、これを比例
および積分増幅することで、モータ各相に印加すべき電
圧指令Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を出力する。電圧指令Ｖ
ｕ＊，Ｖｖ＊，Ｖｗ＊はＰＷＭ信号発生回路１４によっ
て、指令値に比例したオンオフデューティを持つＰＷＭ
信号に変換され、さらにアーム短絡を防ぐためのデッド
タイムを付加されてインバータのパワー素子２〜７に対
するオンオフ指令信号となる。パワー素子のゲート回路
８〜１３はオンオフ指令信号に従いパワー素子２〜７を
オンオフすることにより、コンバータ１によって整流さ
れた直流電圧Ｖｂｕｓを電圧指令Ｖｕ＊，Ｖｖ＊，Ｖｗ
＊に比例したデューティでモータ１５の各相に印加す
る。以上のようにして、モータ１５の各相の相電流は、
電流指令Ｉｕ＊，Ｉｖ＊に一致するように制御される。
インバータ制御装置の回路の一例を示すブロック図であ
る。３相交流電力はコンバータ１で適当な電圧の直流電
圧に変換された後、２個ずつ直列接続したものを３組並
列接続したパワー素子２、３、４、５、６、７により、
前記直流電力をモータ駆動用の交流電力に変換する。パ
ワー素子２、３、４、５、６、７には、それぞれ、ゲー
ト回路８、９、１０、１１、１２、１３が接続されてい
る。ゲート回路８、９、１０、１１、１２、１３はＰＷ
Ｍ信号発生回路１４により制御されるようになってい
る。モータ１５が接続されるインバータの出力回路には
電流検出抵抗１６、１７が直列に挿入されている。電流
検出抵抗１６の両端には絶縁増幅器１８、Ａ／Ｄ変換器
１９が接続されている。同様に、電流検出抵抗１７の両
端には絶縁増幅器２０、Ａ／Ｄ変換器２１が接続されて
いる。モータ１５の相電流Ｉｕ，Ｉｖは、インバータの
出力に直列に挿入された電流検出抵抗１６、１７の電圧
降下Ｖsu, Ｖsvとして取り出され、それぞれ絶縁増幅器
１８、２０に入力される。絶縁増幅器１８、２０は入力
された信号を電気的に絶縁しつつ伝達し、電流制御回路
２２と同電位のアナログ信号ＳigＡu,ＳigＡvを出力す
る。アナログ信号ＳigＡu,ＳigＡv はＡ／Ｄ変換器１
９、２１によってディジタル値に変換され電流制御回路
２２に入力される。電流制御回路２２は、上位制御回路
から入力される電流指令Ｉｕ＊，Ｉｖ＊と、検出した相
電流Ｉｕ，Ｉｖから各相の電流偏差を求め、これを比例
および積分増幅することで、モータ各相に印加すべき電
圧指令Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を出力する。電圧指令Ｖ
ｕ＊，Ｖｖ＊，Ｖｗ＊はＰＷＭ信号発生回路１４によっ
て、指令値に比例したオンオフデューティを持つＰＷＭ
信号に変換され、さらにアーム短絡を防ぐためのデッド
タイムを付加されてインバータのパワー素子２〜７に対
するオンオフ指令信号となる。パワー素子のゲート回路
８〜１３はオンオフ指令信号に従いパワー素子２〜７を
オンオフすることにより、コンバータ１によって整流さ
れた直流電圧Ｖｂｕｓを電圧指令Ｖｕ＊，Ｖｖ＊，Ｖｗ
＊に比例したデューティでモータ１５の各相に印加す
る。以上のようにして、モータ１５の各相の相電流は、
電流指令Ｉｕ＊，Ｉｖ＊に一致するように制御される。
【０００３】図５は従来技術を用いたインバータ制御装
置の別の回路構成を示すブロック図である。図におい
て、図４と同一機能のブロックには同一番号を付してあ
る。図５の装置では電流検出抵抗１６、１７の電圧降下
Ｖsu, Ｖsvが、シリアル出力タイプのＡ／Ｄ変換器２
３、２４によってディジタル信号ＳigＤu,ＳigＤv に変
換される。次いでＳigＤu,ＳigＤv はホトカップラ２
５、２６によりインバータの相電位と絶縁されてシフト
レジスター２７、２８に入力され、パラレルデータに変
換されるようになっている。シフトレジスタ２７、２８
の出力は電流制御回路２２に入力され、前記図４の制御
装置と同様にモータ各相の相電流が電流指令Ｉｕ＊，Ｉ
ｖ＊に一致するように制御される。
置の別の回路構成を示すブロック図である。図におい
て、図４と同一機能のブロックには同一番号を付してあ
る。図５の装置では電流検出抵抗１６、１７の電圧降下
Ｖsu, Ｖsvが、シリアル出力タイプのＡ／Ｄ変換器２
３、２４によってディジタル信号ＳigＤu,ＳigＤv に変
換される。次いでＳigＤu,ＳigＤv はホトカップラ２
５、２６によりインバータの相電位と絶縁されてシフト
レジスター２７、２８に入力され、パラレルデータに変
換されるようになっている。シフトレジスタ２７、２８
の出力は電流制御回路２２に入力され、前記図４の制御
装置と同様にモータ各相の相電流が電流指令Ｉｕ＊，Ｉ
ｖ＊に一致するように制御される。
【０００４】
【発明が解決しようとする課題】モータを駆動制御する
インバータ制御装置において、相電流Ｉｕ, Ｉｖの電流
検出時の絶縁増幅器２０のゲイン誤差およびそのオフセ
ットはモータ１５の出力トルクにリップルを生じさせる
ので、極力小さくする必要がある。従来技術を使用した
前記インバータ制御装置に於いては、インバータの出力
電流Ｉｕ, Ｉｖの検出にアナログ出力の絶縁増幅器１
８, ２０とＡ／Ｄ変換器１９, ２１とを組み合わせて使
用しているため、検出される電流のゲイン誤差およびに
オフセットは、絶縁増幅器１８, ２０とＡ／Ｄ変換器１
９, ２１の双方のゲイン誤差の積とオフセットの和に依
存しており、両構成要素のゲイン誤差とオフセットをと
もに小さく押さえることは難しい。一方、これを避ける
方策として、図５に示す様に、絶縁増幅器を無くし、Ａ
／Ｄ変換器２３, ２４のみを使用する構成も可能であ
る。しかしながらこのような構成を用いた場合、Ａ／Ｄ
変換器２３, ２４のシリアル信号にノイズが重畳された
際に大きな誤差（ＭＳＢビットの転送時にノイズを受け
た場合フルスケールの１／２）を含むことになるという
問題があった。この発明は、上記問題点を解決するため
になされたものであり、電流検出時におけるゲイン誤差
およびオフセットを小さく抑え、駆動するモータのトル
クリップルを小さくすることができるインバータ制御装
置を提供することを目的としている。
インバータ制御装置において、相電流Ｉｕ, Ｉｖの電流
検出時の絶縁増幅器２０のゲイン誤差およびそのオフセ
ットはモータ１５の出力トルクにリップルを生じさせる
ので、極力小さくする必要がある。従来技術を使用した
前記インバータ制御装置に於いては、インバータの出力
電流Ｉｕ, Ｉｖの検出にアナログ出力の絶縁増幅器１
８, ２０とＡ／Ｄ変換器１９, ２１とを組み合わせて使
用しているため、検出される電流のゲイン誤差およびに
オフセットは、絶縁増幅器１８, ２０とＡ／Ｄ変換器１
９, ２１の双方のゲイン誤差の積とオフセットの和に依
存しており、両構成要素のゲイン誤差とオフセットをと
もに小さく押さえることは難しい。一方、これを避ける
方策として、図５に示す様に、絶縁増幅器を無くし、Ａ
／Ｄ変換器２３, ２４のみを使用する構成も可能であ
る。しかしながらこのような構成を用いた場合、Ａ／Ｄ
変換器２３, ２４のシリアル信号にノイズが重畳された
際に大きな誤差（ＭＳＢビットの転送時にノイズを受け
た場合フルスケールの１／２）を含むことになるという
問題があった。この発明は、上記問題点を解決するため
になされたものであり、電流検出時におけるゲイン誤差
およびオフセットを小さく抑え、駆動するモータのトル
クリップルを小さくすることができるインバータ制御装
置を提供することを目的としている。
【０００５】
【課題を解決するための手段】ゲート回路を有するパワ
ー素子により直流電力をモータ駆動用の交流電力に変換
するインバータの出力回路に直列に電流検出抵抗を挿入
し、この電流検出抵抗の両端に生じる電位差からモータ
の相電流を検出しフィードバック制御することによりモ
ータを駆動するインバータ制御装置において、前記電流
検出抵抗の両端に生じる電位差をシグマデルタ変調され
た重み付けのないディジタル信号に変換するシグマデル
タ変調器と、前記ディジタル信号を電気的に絶縁して伝
達する電気絶縁性結合器と、前記シグマデルタ変調器と
は別個の集積回路として構成され前記電気絶縁性結合器
から伝達された信号を復調するディジタルフィルタと、
このディジタルフィルタの出力に基づき前記インバータ
のゲート回路を制御する制御信号発生回路とを備えたも
のである。
ー素子により直流電力をモータ駆動用の交流電力に変換
するインバータの出力回路に直列に電流検出抵抗を挿入
し、この電流検出抵抗の両端に生じる電位差からモータ
の相電流を検出しフィードバック制御することによりモ
ータを駆動するインバータ制御装置において、前記電流
検出抵抗の両端に生じる電位差をシグマデルタ変調され
た重み付けのないディジタル信号に変換するシグマデル
タ変調器と、前記ディジタル信号を電気的に絶縁して伝
達する電気絶縁性結合器と、前記シグマデルタ変調器と
は別個の集積回路として構成され前記電気絶縁性結合器
から伝達された信号を復調するディジタルフィルタと、
このディジタルフィルタの出力に基づき前記インバータ
のゲート回路を制御する制御信号発生回路とを備えたも
のである。
【作用】この発明によるインバータ制御装置は、インバ
ータの出力電流検出時のゲイン誤差およびオフセットを
決定する構成要素をシグマデルタ変調器とすることがで
きるので、従来の絶縁増幅器とＡ／Ｄ変換器とを具備し
たインバータ制御装置に比較してゲイン誤差とオフセッ
トの小さい電流検出が可能であり、駆動対象であるモー
タのトルクリップルを小さくすることができる。また、
ディジタルフィルタをシグマデルタ変調器とは別個の集
積回路として構成することとしたので、通常パワー素子
に近い場所（大電流が流せる配線基板上）に配置されな
ければならないシグマデルタ変調器や電気絶縁性結合器
から離れた場所、例えば制御基板上の制御用ＣＰＵに隣
接したカスタムＬＳＩパッケージ内にディジタルフィル
タを設置するといった設計が可能となって設計上・生産
上の自由度を向上でき、ディジタルフィルタの特性の変
更も容易である。その上他方、シグマデルタ変調器によ
り重み付けのないディジタル信号を出力するので、従来
のシリアル信号出力型のＡ／Ｄコンバータを用いた構
成、すなわち重み付けのあるディジタル信号が出力され
る構成に比して、シグマデルタ変調器や電気絶縁性結合
器からそれらとは別個の集積回路として構成されたディ
ジタルフィルタまでの出力信号の伝送経路におけるノイ
ズの影響が極めて小さい。
ータの出力電流検出時のゲイン誤差およびオフセットを
決定する構成要素をシグマデルタ変調器とすることがで
きるので、従来の絶縁増幅器とＡ／Ｄ変換器とを具備し
たインバータ制御装置に比較してゲイン誤差とオフセッ
トの小さい電流検出が可能であり、駆動対象であるモー
タのトルクリップルを小さくすることができる。また、
ディジタルフィルタをシグマデルタ変調器とは別個の集
積回路として構成することとしたので、通常パワー素子
に近い場所（大電流が流せる配線基板上）に配置されな
ければならないシグマデルタ変調器や電気絶縁性結合器
から離れた場所、例えば制御基板上の制御用ＣＰＵに隣
接したカスタムＬＳＩパッケージ内にディジタルフィル
タを設置するといった設計が可能となって設計上・生産
上の自由度を向上でき、ディジタルフィルタの特性の変
更も容易である。その上他方、シグマデルタ変調器によ
り重み付けのないディジタル信号を出力するので、従来
のシリアル信号出力型のＡ／Ｄコンバータを用いた構
成、すなわち重み付けのあるディジタル信号が出力され
る構成に比して、シグマデルタ変調器や電気絶縁性結合
器からそれらとは別個の集積回路として構成されたディ
ジタルフィルタまでの出力信号の伝送経路におけるノイ
ズの影響が極めて小さい。
【０００６】
【実施例】図１はこの発明によるインバータ制御装置の
回路の一実施例を示すブロック図である。図１におい
て、図４と同一機能のブロックは同一番号が付されてい
る。コンバータ１、パワー素子２〜６、ゲート回路８〜
１３、ＰＷＭ信号発生回路１４、モータ１５の構成は、
図４に示した従来例と同様なので説明を省略する。電流
検出抵抗１６、１７の両端に生じる電圧降下Ｖsu, Ｖsv
は、ΣΔ変調器３０、３１に入力され、電圧に比例する
オンオフデューティを有する信号ＳigＳu,ＳigＳv に変
換される。次いでＳigＳu,ＳigＳv は、入力信号を電気
的に絶縁して伝達する電気絶縁性結合器としてのホトカ
ップラ２５、２６によりインバータの相電位と絶縁され
て、ディジタルフィルタ３２、３３に入力され、復調さ
れて、パラレルのディジタル信号Ｉu ，Ｉv となるよう
構成されている。ＰＷＭ信号発生回路１４とディジタル
フィルタ３２、３３はディジタル集積回路３４を構成し
ている。ディジタル信号Ｉu ，Ｉv は電流制御回路２２
に入力され、従来技術を用いた図４の構成の制御装置と
同様に、モータ各相の相電流が、上位制御回路からの電
流指令Ｉｕ＊，Ｉｖ＊に一致するような制御が行われ
る。また、ＰＷＭ信号発生回路１４と電流制御回路２２
はディジタルフィルタ３２、３３の出力に基づいてイン
バータのゲート回路８〜１３を制御する制御信号発生回
路としての機能を果たしている。
回路の一実施例を示すブロック図である。図１におい
て、図４と同一機能のブロックは同一番号が付されてい
る。コンバータ１、パワー素子２〜６、ゲート回路８〜
１３、ＰＷＭ信号発生回路１４、モータ１５の構成は、
図４に示した従来例と同様なので説明を省略する。電流
検出抵抗１６、１７の両端に生じる電圧降下Ｖsu, Ｖsv
は、ΣΔ変調器３０、３１に入力され、電圧に比例する
オンオフデューティを有する信号ＳigＳu,ＳigＳv に変
換される。次いでＳigＳu,ＳigＳv は、入力信号を電気
的に絶縁して伝達する電気絶縁性結合器としてのホトカ
ップラ２５、２６によりインバータの相電位と絶縁され
て、ディジタルフィルタ３２、３３に入力され、復調さ
れて、パラレルのディジタル信号Ｉu ，Ｉv となるよう
構成されている。ＰＷＭ信号発生回路１４とディジタル
フィルタ３２、３３はディジタル集積回路３４を構成し
ている。ディジタル信号Ｉu ，Ｉv は電流制御回路２２
に入力され、従来技術を用いた図４の構成の制御装置と
同様に、モータ各相の相電流が、上位制御回路からの電
流指令Ｉｕ＊，Ｉｖ＊に一致するような制御が行われ
る。また、ＰＷＭ信号発生回路１４と電流制御回路２２
はディジタルフィルタ３２、３３の出力に基づいてイン
バータのゲート回路８〜１３を制御する制御信号発生回
路としての機能を果たしている。
【０００７】次にΣΔ変調器３０、３１およびディジタ
ルフィルタ３２、３３の構成と動作について、図２に示
すブロック図および図３に示す各部の信号波形を用いて
説明する。ΣΔ変調器３０は２次のシグマデルタ変調と
呼ばれる変調方式を採用している。図２において、出力
信号ＳigＳu は１ビットのＤ／Ａ変換器３５に入力され
るようになっており、Ｄ／Ａ変換器３５の出力する電圧
はＳigＳu が“１”の場合＋Ｖref に、また、“０”の
場合ーＶref に変化する。入力電圧Ｖsuは、減算器３６
に入力され、前記Ｄ／Ａ変換器３５の出力との差分が積
分器３７に入力される。また、積分器３７の出力は、減
算器３８に入力され、再びＤ／Ａ変換器３５の出力との
差分が求められて積分器３９に入力されており、積分器
３９の出力はコンパレータ４０によって０Ｖと比較され
る。コンパレータ４０の出力は発振器４１が出力するク
ロックＣＬＯＣＫ１の周期Ｔ毎にラッチ４２によりサン
プリングされ、出力信号ＳigＳu となる。以上のような
構成により、積分器３９の出力が０Ｖに近づくようフィ
ードバックがなされ、図３(C) に示すように、入力電圧
Ｖsuに比例したオンオフデューティを有する出力信号Ｓ
igＳu が得られる。
ルフィルタ３２、３３の構成と動作について、図２に示
すブロック図および図３に示す各部の信号波形を用いて
説明する。ΣΔ変調器３０は２次のシグマデルタ変調と
呼ばれる変調方式を採用している。図２において、出力
信号ＳigＳu は１ビットのＤ／Ａ変換器３５に入力され
るようになっており、Ｄ／Ａ変換器３５の出力する電圧
はＳigＳu が“１”の場合＋Ｖref に、また、“０”の
場合ーＶref に変化する。入力電圧Ｖsuは、減算器３６
に入力され、前記Ｄ／Ａ変換器３５の出力との差分が積
分器３７に入力される。また、積分器３７の出力は、減
算器３８に入力され、再びＤ／Ａ変換器３５の出力との
差分が求められて積分器３９に入力されており、積分器
３９の出力はコンパレータ４０によって０Ｖと比較され
る。コンパレータ４０の出力は発振器４１が出力するク
ロックＣＬＯＣＫ１の周期Ｔ毎にラッチ４２によりサン
プリングされ、出力信号ＳigＳu となる。以上のような
構成により、積分器３９の出力が０Ｖに近づくようフィ
ードバックがなされ、図３(C) に示すように、入力電圧
Ｖsuに比例したオンオフデューティを有する出力信号Ｓ
igＳu が得られる。
【０００８】一方、この出力信号ＳigＳu は図３(d) に
示すような高周波の量子化ノイズを含んでいる。このた
めディジタルフィルタ３２では図３(e) にしめす伝達特
性によりカットオフ周波数ｆｃ以上の量子化ノイズを除
去しており、図２の構成例ではｎ段のＦＩＲ（有限イン
パルス応答）フィルタによりこの伝達特性を実現してい
る。ディジタルフィルタ３２はホトカップラー２５を経
由したＳigＳu の信号変化点を利用したＰＬＬ（フェー
ズドロックループ）回路４３によってΣΔ変調器３０内
のクロックＣＬＯＣＫ１に同期したクロックＣＬＯＣＫ
２を生成する。シフトレジスタ４４は出力信号ＳigＳu
をＣＬＯＣＫ２によってサンプリングするとともに順次
シフトする。係数テーブル４５はシフトレジスタの各出
力ビットＱ（ｎ−ｋ）に対応した複数ビット精度の係数
ａ（ｋ）を内蔵しており、Ｑ（ｎ−ｋ）が“１”の場合
ａ（ｋ）を、Ｑ（ｎ−ｋ）が“０”の場合０を、それぞ
れアキュムレータ４６に対して出力する。アキュムレー
タ４６は係数テーブル４５からのデータの総和を求め、
信号Ｉu として電流制御回路２２に出力する。ここで信
号ＩｕはＦＩＲフィルタの一般式である、Σ｛ａ（ｋ）
×Ｑ（ｎ−ｋ）｝で表されるので、係数ａ（ｋ）を適切
に設定することにより目的とする伝達特性を得ることが
できる。
示すような高周波の量子化ノイズを含んでいる。このた
めディジタルフィルタ３２では図３(e) にしめす伝達特
性によりカットオフ周波数ｆｃ以上の量子化ノイズを除
去しており、図２の構成例ではｎ段のＦＩＲ（有限イン
パルス応答）フィルタによりこの伝達特性を実現してい
る。ディジタルフィルタ３２はホトカップラー２５を経
由したＳigＳu の信号変化点を利用したＰＬＬ（フェー
ズドロックループ）回路４３によってΣΔ変調器３０内
のクロックＣＬＯＣＫ１に同期したクロックＣＬＯＣＫ
２を生成する。シフトレジスタ４４は出力信号ＳigＳu
をＣＬＯＣＫ２によってサンプリングするとともに順次
シフトする。係数テーブル４５はシフトレジスタの各出
力ビットＱ（ｎ−ｋ）に対応した複数ビット精度の係数
ａ（ｋ）を内蔵しており、Ｑ（ｎ−ｋ）が“１”の場合
ａ（ｋ）を、Ｑ（ｎ−ｋ）が“０”の場合０を、それぞ
れアキュムレータ４６に対して出力する。アキュムレー
タ４６は係数テーブル４５からのデータの総和を求め、
信号Ｉu として電流制御回路２２に出力する。ここで信
号ＩｕはＦＩＲフィルタの一般式である、Σ｛ａ（ｋ）
×Ｑ（ｎ−ｋ）｝で表されるので、係数ａ（ｋ）を適切
に設定することにより目的とする伝達特性を得ることが
できる。
【０００９】
【発明の効果】以上に説明したように、この発明のイン
バータ制御装置によれば、インバータの出力電流検出時
のゲイン誤差およびオフセットを決定する構成要素がΣ
Δ変調器に限定されるため、従来の絶縁増幅器とＡ／Ｄ
変換器とを具備したインバータ制御装置に比較してゲイ
ン誤差とオフセットの小さい電流検出が可能であり、駆
動対象であるモータのトルクリップルを小さくすること
ができる。また、ディジタルフィルタをシグマデルタ変
調器とは別個の集積回路として構成することとしたの
で、通常パワー素子に近い場所（大電流が流せる配線基
板上）に配置されなければならないシグマデルタ変調器
や電気絶縁性結合器から離れた場所、例えば制御基板上
の制御用ＣＰＵに隣接したカスタムＬＳＩパッケージ内
にディジタルフィルタを設置するといった設計が可能と
なって設計上・生産上の自由度を向上でき、ディジタル
フィルタの特性の変更も容易である。その上他方、シグ
マデルタ変調器により重み付けのないディジタル信号を
出力するので、従来のシリアル信号出力型のＡ／Ｄコン
バータを用いた構成、すなわち重み付けのあるディジタ
ル信号が出力される構成に比して、シグマデルタ変調器
や電気絶縁性結合器からそれらとは別個の集積回路とし
て構成されたディジタルフィルタまでの出力信号の伝送
経路におけるノイズの影響が極めて小さいという顕著な
効果を有する。
バータ制御装置によれば、インバータの出力電流検出時
のゲイン誤差およびオフセットを決定する構成要素がΣ
Δ変調器に限定されるため、従来の絶縁増幅器とＡ／Ｄ
変換器とを具備したインバータ制御装置に比較してゲイ
ン誤差とオフセットの小さい電流検出が可能であり、駆
動対象であるモータのトルクリップルを小さくすること
ができる。また、ディジタルフィルタをシグマデルタ変
調器とは別個の集積回路として構成することとしたの
で、通常パワー素子に近い場所（大電流が流せる配線基
板上）に配置されなければならないシグマデルタ変調器
や電気絶縁性結合器から離れた場所、例えば制御基板上
の制御用ＣＰＵに隣接したカスタムＬＳＩパッケージ内
にディジタルフィルタを設置するといった設計が可能と
なって設計上・生産上の自由度を向上でき、ディジタル
フィルタの特性の変更も容易である。その上他方、シグ
マデルタ変調器により重み付けのないディジタル信号を
出力するので、従来のシリアル信号出力型のＡ／Ｄコン
バータを用いた構成、すなわち重み付けのあるディジタ
ル信号が出力される構成に比して、シグマデルタ変調器
や電気絶縁性結合器からそれらとは別個の集積回路とし
て構成されたディジタルフィルタまでの出力信号の伝送
経路におけるノイズの影響が極めて小さいという顕著な
効果を有する。
【００１０】
【図１】この発明によるインバータ制御装置の回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】この発明によるインバータ制御装置のΣΔ変調
器とディジタルフィルタの詳細構成を示すブロック図で
ある。
器とディジタルフィルタの詳細構成を示すブロック図で
ある。
【図３】図２における各部信号波形である。
【図４】従来技術によるインバータ制御装置の回路の一
例を示すブロック図である。
例を示すブロック図である。
【図５】従来技術によるインバータ制御装置の別の回路
例を示すブロック図である。
例を示すブロック図である。
１ コンバータ ２〜７ パワー素子 ８〜１３ ゲート回路 １４ ＰＷＭ信号発生回路 １５ モータ １６、１７ 電流検出抵抗 １８、２０ 絶縁増幅器 １９、２１ Ａ／Ｄ変換器 ２２ 電流制御回路 ２３、２４ Ａ／Ｄ変換器 ２５、２６ ホトカップラ ２７、２８ シフトレジスタ ３０、３１ Σ・Δ変調器 ３２、３３ ディジタルフィルタ ３４ ディジタル集積回路 ３５ Ｄ／Ａ変換器 ３６、３８ 減算器 ３７、３９ 積分器 ４０ コンパレータ ４１ 発振器 ４２ ラッチ ４３ ＰＬＬ回路 ４４ シフトレジスタ ４５ 係数テーブル ４６ アキュムレータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 G05F 1/10 H02P 7/63
Claims (2)
- 【請求項１】 ゲート回路を有するパワー素子により直
流電力をモータ駆動用の交流電力に変換するインバータ
の出力回路に直列に電流検出抵抗を挿入し、この電流検
出抵抗の両端に生じる電位差からモータの相電流を検出
しフィードバック制御することによりモータを駆動する
インバータ制御装置において、前記電流検出抵抗の両端
に生じる電位差をシグマデルタ変調された重み付けのな
いディジタル信号に変換するシグマデルタ変調器と、前
記ディジタル信号を電気的に絶縁して伝達する電気絶縁
性結合器と、前記シグマデルタ変調器とは別個の集積回
路として構成され前記電気絶縁性結合器から伝達された
信号を復調するディジタルフィルタと、このディジタル
フィルタの出力に基づき前記インバータのゲート回路を
制御する制御信号発生回路とを備えたことを特徴とする
インバータ制御装置。 - 【請求項２】 電気絶縁性結合器はホトカップラである
ことを特徴とする請求項第１項記載のインバータ制御装
置。
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|---|---|---|---|
| JP15502793A JP3220570B2 (ja) | 1993-06-25 | 1993-06-25 | インバータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15502793A JP3220570B2 (ja) | 1993-06-25 | 1993-06-25 | インバータ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715972A JPH0715972A (ja) | 1995-01-17 |
| JP3220570B2 true JP3220570B2 (ja) | 2001-10-22 |
Family
ID=15597073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15502793A Expired - Lifetime JP3220570B2 (ja) | 1993-06-25 | 1993-06-25 | インバータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220570B2 (ja) |
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-
1993
- 1993-06-25 JP JP15502793A patent/JP3220570B2/ja not_active Expired - Lifetime
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| JPH0715972A (ja) | 1995-01-17 |
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