JP3214040B2

JP3214040B2 - デジタルゲイン可変装置

Info

Publication number: JP3214040B2
Application number: JP05283292A
Authority: JP
Inventors: 孝士大野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-03-11
Filing date: 1992-03-11
Publication date: 2001-10-02
Anticipated expiration: 2016-10-02
Also published as: JPH05259767A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１ビット方式のデジタ
ル／アナログ変換器と称されるデジタル・アナログ変換
器に適用されるデジタルゲイン可変装置に関する。

【０００２】

【従来の技術】従来、デジタルオーディオ信号をアナロ
グオーディオ信号に変換するデジタル／アナログ変換器
の周辺に、出力オーディオ信号のレベル調整を行うゲイ
ン可変装置を構成することが行われている。図３は、そ
の一例を示す図で、図中１はデジタルオーディオ信号出
力端子を示し、この出力端子１に得られるデジタルオー
ディオ信号を、デジタル乗算器２に供給する。そして、
ゲイン設定信号入力端子３に得られるゲイン設定信号
（デジタルデータ）を、このデジタル乗算器２に供給
し、デジタルオーディオ信号のレベルデータとゲイン設
定信号とを乗算する。そして、この乗算出力をデジタル
／アナログ変換器４に供給し、このデジタル・アナログ
変換器４でデジタルオーディオ信号をアナログオーディ
オ信号に変換する処理を行う。そして、デジタル／アナ
ログ変換器４で変換されたアナログオーディオ信号を、
アナログオーディオ信号出力端子５に供給する。

【０００３】このようにすることで、デジタルオーディ
オ信号がアナログ信号に変換される前に、ゲイン調整が
行われ、ゲイン設定信号の値を変化させるだけでゲイン
調整が行われ、いわゆる電子ボリュームが構成される。

【０００４】また、別の構成として、例えば図４に示す
ように、デジタル／アナログ変換器４が出力するアナロ
グオーディオ信号を、所定の抵抗を介して出力回路を構
成する演算増幅器６の反転側入力端子に供給し、この演
算増幅器６の非反転側入力端子を接地する。そして、こ
の演算増幅器６の反転側入力端子側を、トランジスタ等
よりなる複数の半導体スイッチ７ａ，７ｂ‥‥７ｉの一
端に接続する。この場合、複数ビットのゲイン設定信号
の入力端子８ａ，８ｂ‥‥８ｉに得られる各ビットのゲ
イン設定信号を、それぞれの半導体スイッチ７ａ，７ｂ
‥‥７ｉの制御端子に供給する。そして、この各半導体
スイッチ７ａ，７ｂ‥‥７ｉの他端を、それぞれ異なる
抵抗値の抵抗器９ａ，９ｂ‥‥９ｉを介して共通に接続
し、この接続点を演算増幅器６の出力端子に接続する。
そして、この演算増幅器６の出力端子を、アナログオー
ディオ信号出力端子５に接続する。

【０００５】このようにすることで、入力端子８ａ，８
ｂ‥‥８ｉに得られるゲイン設定信号に応じた半導体ス
イッチ７ａ，７ｂ‥‥７ｉの接続状態により、演算増幅
器６の反転側入力端子側と出力端子側とを接続する抵抗
器の抵抗値が変化し、出力端子５に得られるアナログオ
ーディオ信号のゲインが変化する。

【０００６】ところで、このようなゲイン可変装置を構
成すると、出力されるアナログオーディオ信号が劣化す
る虞れがあった。即ち、図３に示すように、デジタル乗
算器によりデジタル的に減衰させる場合には、デジタル
／アナログ変換器のダイナミックレンジに限界があるの
で、減衰量が大きくなるほど歪率が悪化してしまう。ま
た、図４に示すように、半導体スイッチ等のアナログス
イッチによりゲインを切換える場合には、アナログスイ
ッチの特性の非直線性により歪率が悪化したりして、音
質が悪化してしまう。

【０００７】この問題点を解決するために、本出願人は
先に特願平２−２７４７０９号において、音質を悪化さ
せることのないこの種のゲイン可変装置を提案した。

【０００８】このゲイン可変装置について説明すると、
この例ではデジタル／アナログ変換器として、１ビット
方式のデジタル／アナログ変換器を使用してゲイン調整
を行うもので、まずこの１ビット方式のデジタル／アナ
ログ変換器について説明する。この１ビット方式のデジ
タル／アナログ変換器は、変換された出力として、数又
は幅が変化するパルス信号が得られるもので、このパル
ス信号の数又は幅が変化する出力を、ローパスフィルタ
に供給して平均化することで、アナログオーディオ信号
が得られる。この場合、デジタル／アナログ変換器が出
力するパルス波形は、レベルがハイレベル又はローレベ
ルの２値の何れかであり、入力デジタルデータに応じて
パルス波形の数が変化するものがパルス数変調（ＰＮ
Ｍ）と称され、パルス波形の幅が変化するものがパルス
幅変調（ＰＷＭ）と称される。このような方式のデジタ
ル／アナログ変換器によると、変換時に発生する歪みを
最小限に抑えることができ、歪みのない良好なアナログ
オーディオ信号に変換することができる。

【０００９】この１ビット方式のデジタル／アナログ変
換器を使用したものに適用されるゲイン可変装置とした
もので、図５に全体構成を示す。この図５において、１
１はデジタルオーディオ信号入力端子を示し、このデジ
タルオーディオ信号入力端子１１に得られるデジタルオ
ーディオ信号を、１ビット方式のデジタル／アナログ変
換器１２に供給する。そして、このデジタル・アナログ
変換器１２が変換して出力するパルス信号を、複数の論
理ゲート１３ａ，１３ｂ‥‥１３ｉに供給する。この論
理ゲートとしては、ＡＮＤゲート，トライステートゲー
ト，フリップフロップ等の各種ゲート素子が考えられる
が、以下の説明ではＡＮＤゲートとして説明する。

【００１０】また、図中１４ａ，１４ｂ‥‥１４ｉは、
ゲイン設定信号入力端子を示し、この入力端子１４ａ，
１４ｂ‥‥１４ｉに、複数ビットのゲイン設定信号のそ
れぞれのビットデータが供給される。この場合、ゲイン
設定信号は、このデジタル・アナログ変換器が組み込ま
れたオーディオ機器の制御回路（図示せず）から供給さ
れ、設定されるゲインに応じていくつかのビットだけが
ハイレベル信号“１”とされ、他のビットはローレベル
信号“０”とされる。そして、入力端子１４ａ，１４ｂ
‥‥１４ｉに得られるそれぞれのビットのゲイン設定信
号を、論理ゲート１３ａ，１３ｂ‥‥１３ｉに供給す
る。そして、それぞれの論理ゲート１３ａ，１３ｂ‥‥
１３ｉの出力端子を、それぞれ抵抗値が異なる抵抗器２
０ａ，２０ｂ‥‥２０ｉの一端に接続する。そして、こ
のそれぞれの抵抗器２０ａ，２０ｂ‥‥２０ｉの他端
を、演算増幅器２１の反転側入力端子に共通に接続す
る。そして、演算増幅器２１の非反転側入力端子を接地
し、演算増幅器２１の反転側入力端子と出力端子とを、
抵抗器２２で接続する。

【００１１】そして、演算増幅器２１の出力端子をロー
パスフィルタ２３に接続し、演算増幅器２１側から供給
されるパルス信号をローパスフィルタ２３で平均化して
アナログオーディオ信号とし、このアナログオーディオ
信号を出力端子２４に供給する。

【００１２】この図５に示す構成によると、デジタル／
アナログ変換器１２でパルス信号に変換されたデジタル
オーディオ信号は、論理ゲート１３ａ，１３ｂ‥‥１３
ｉに供給され、ゲイン設定信号としてハイレベル信号
“１”が供給されている論理ゲートだけから、このパル
ス信号化されたオーディオ信号が出力されるようにな
る。即ち、ゲイン設定信号としてローレベル信号“０”
が供給される論理ゲートは、デジタル／アナログ変換器
１２側から供給されるパルス信号の状態に係わらず、常
に論理積出力がローレベル信号“０”になる。そして、
ゲイン設定信号としてハイレベル信号“１”が供給され
ている論理ゲートからは、パルス信号がハイレベル信号
“１”であるときハイレベル信号“１”となる論理積出
力が得られ、出力としてパルス信号の信号状態を変化さ
せない。

【００１３】従って、ゲイン設定信号としてハイレベル
信号“１”が供給されている論理ゲートに接続された抵
抗器（抵抗器２０ａ，２０ｂ‥‥２０ｉの何れか）を介
して、パルス信号化されたオーディオ信号が演算増幅器
２１側に供給されるようになり、この接続された抵抗器
の抵抗値に応じてパルス信号のレベル（即ちハイレベル
信号“１”の電位）が調整される。このため、ローパス
フィルタ２３で平均化されて得られるオーディオ信号
は、ゲインが接続された抵抗器の抵抗値に応じて変化
し、ゲイン設定信号により接続させる抵抗器を選定する
ことで、ゲイン調整を行うことができる。

【００１４】このようにして行われるゲイン調整は、１
ビットデジタル／アナログ変換器１２の出力パルスのレ
ベル調整を行うだけであり、抵抗器の切換え自体も論理
ゲートによる論理演算で行われ、ゲインの調整により歪
率が変化することがなく、出力端子２４に良好なアナロ
グオーディオ信号が得られる。

【００１５】

【発明が解決しようとする課題】ところが、このような
ゲイン調整装置では、出力端子２４に得られるアナログ
オーディオ信号の直流レベルが、ゲイン調整時に急激に
変動する不都合があった。即ち、論理ゲート１３ａ，１
３ｂ‥‥１３ｉの出力状態により、抵抗器の接続状態を
変化させると、演算増幅器２１の出力レベルが変化して
しまう。従って、ゲイン調整が行われることで、アナロ
グオーディオ信号の直流レベルが変動し、このレベル変
動がクリック音などのノイズになってしまう。

【００１６】本発明はかかる点に鑑み、この種のゲイン
可変装置において、ゲイン調整時のクリック音などのノ
イズ発生を抑えることを目的とする。

【００１７】

【課題を解決するための手段】本発明は、例えば図１に
示すように、デジタル入力信号に対応して出力パルスの
数又は幅が変化するノイズシェーピング回路３２，ＰＷ
Ｍ波発生回路３３の出力ゲインを変化させるデジタルゲ
イン可変装置において、ノイズシェーピング回路３２，
ＰＷＭ波発生回路３３の出力を複数の選択手段４１ａ〜
４４ａ，４１ｂ〜４４ｂ‥‥４１ｉ〜４４ｉの一方の入
力部に供給し、デューティ５０％のパルスを複数の選択
手段４１ａ〜４４ａ，４１ｂ〜４４ｂ‥‥４１ｉ〜４４
ｉの他方の入力部に供給し、各選択手段４１ａ〜４４
ａ，４１ｂ〜４４ｂ‥‥４１ｉ〜４４ｉの選択出力を、
バッファ４５ａ，４５ｂ‥‥４５ｉとそれぞれ定数が異
なる抵抗４６ａ，４６ｂ‥‥４６ｉとの直列回路に供給
し、このそれぞれの抵抗４６ａ，４６ｂ‥‥４６ｉの出
力を演算増幅器４７に供給し、この演算増幅器４７の増
幅出力をローパスフィルタ４９に供給して、このローパ
スフィルタ４９の出力よりアナログ出力信号を得ると共
に、選択手段４１ａ〜４４ａ，４１ｂ〜４４ｂ‥‥４１
ｉ〜４４ｉでの出力の選択により、アナログ出力信号の
ゲイン調整を行うようにしたものである。

【００１８】

【作用】このようにしたことで、ゲイン調整量が何れの
状態でも、各選択手段側からバッファと抵抗との直列回
路を介して演算増幅器に供給されるデータが、クロック
に同期したパルスになり、ゲイン調整量の切換えがあっ
ても、アナログ的な平均レベルに急激な変動が生じな
い。

【００１９】

【実施例】以下、本発明の一実施例を、図１及び図２を
参照して説明する。

【００２０】図１において、３１はデジタルオーディオ
信号入力端子を示し、このデジタルオーディオ信号入力
端子３１に得られるデジタルオーディオ信号を、１ビッ
ト方式のデジタル／アナログ変換器を構成するノイズシ
ェーピング回路３２に供給し、このノイズシェーピング
回路３２でオーバーサンプリングやビット圧縮などの処
理が行われたデジタルオーディオデータをＰＷＭ波生成
回路３３に供給する。そして、このＰＷＭ波生成回路３
３で１ビット系統のＰＷＭ波に変換し、このＰＷＭ波を
ＰＷＭ波生成回路３３の出力とする。このＰＷＭ波生成
回路３３には、クロック供給端子３４に得られるクロッ
クを供給する。

【００２１】また、３５はデューティ５０％パルス生成
回路を示し、このデューティ５０％パルス生成回路３５
にも、クロック供給端子３４に得られるクロックを供給
する。そして、このデューティ５０％パルス生成回路３
５で、デューティ５０％のパルスを生成させる。このと
きには、ＰＷＭ波生成回路３３とデューティ５０％パル
ス生成回路３５とに同じクロックが供給されるので、同
じ周期のパルスが両回路３３，３５から出力される。

【００２２】そして、ＰＷＭ波生成回路３３が出力する
ＰＷＭ波を、複数のＡＮＤゲート４１ａ，４１ｂ‥‥４
１ｉ（ｉは不特定の整数，以下同じ）の一方の入力端に
供給する。また、デューティ５０％パルス生成回路３５
が出力するデューティ５０％のパルスを、複数のＡＮＤ
ゲート４２ａ，４２ｂ‥‥４２ｉの一方の入力端に供給
する。

【００２３】また、３７ａ，３７ｂ‥‥３７ｉはゲイン
設定データ入力端子を示し、このオーディオ機器の中央
制御装置（図示せず）からｉビット系列のゲイン設定デ
ータが供給される端子で、このゲイン設定データ入力端
子３７ａ，３７ｂ‥‥３７ｉに得られるゲイン設定デー
タを、Ｄフリップフロップ３６に供給する。このＤフリ
ップフロップ３６には、クロック供給端子３４からクロ
ックが供給される。従って、ゲイン設定データは、Ｄフ
リップフロップ３６でクロックに同期して変化するデー
タとされる。

【００２４】そして、このＤフリップフロップ３６が出
力するｉビット系列のゲイン設定データを、各ビット系
列毎にそれぞれ別のＡＮＤゲート４１ａ，４１ｂ‥‥４
１ｉ，４２ａ，４２ｂ‥‥４２ｉに供給する。例えば、
端子３７ａに得られるビット系列のゲイン設定データ
を、ＡＮＤゲート４１ａ及び４２ａの他方の入力端に供
給し、端子３７ｂに得られるビット系列のゲイン設定デ
ータを、ＡＮＤゲート４１ｂ及び４２ｂの他方の入力端
に供給する。この場合、各ＡＮＤゲート４２ａ，４２ｂ
‥‥４２ｉには、ゲイン設定データを反転させて供給す
る。そして、各ＡＮＤゲート４１ａ，４１ｂ‥‥４１ｉ
の論理積出力と、各ＡＮＤゲート４２ａ，４２ｂ‥‥４
２ｉの論理積出力とを、それぞれ別のＯＲゲート４３
ａ，４３ｂ‥‥４３ｉの一方及び他方の入力端に供給す
る。

【００２５】このようにＡＮＤゲート４１ａ，４１ｂ‥
‥４１ｉ，４２ａ，４２ｂ‥‥４２ｉとＯＲゲート４３
ａ，４３ｂ‥‥４３ｉとが接続されていることで、各Ｏ
Ｒゲート４３ａ，４３ｂ‥‥４３ｉの２入力端の何れか
一方にだけ、データが供給される選択手段が構成され
る。この場合、Ｄフリップフロップ３６側から供給され
るゲイン設定データの状態により、供給されるデータが
選択される。即ち、ゲイン設定データに応じて、ＰＷＭ
波生成回路３３が出力するＰＷＭ波と、デューティ５０
％パルス生成回路３５が出力するデューティ５０％のパ
ルスとの、何れか一方が各ＯＲゲート４３ａ，４３ｂ‥
‥４３ｉに供給され、この供給されるパルスをそのまま
出力する。

【００２６】そして、各ＯＲゲート４３ａ，４３ｂ‥‥
４３ｉの論理和出力を、それぞれ別のＤフリップフロッ
プ４４ａ，４４ｂ‥‥４４ｉに供給する。この各Ｄフリ
ップフロップ４４ａ，４４ｂ‥‥４４ｉには、端子３８
からマスタークロックが供給され、このマスタークロッ
クに同期したパルスに波形整形される。

【００２７】そして、各Ｄフリップフロップ４４ａ，４
４ｂ‥‥４４ｉの出力を、それぞれ別のバッファ回路４
５ａ，４５ｂ‥‥４５ｉと抵抗器４６ａ，４６ｂ‥‥４
６ｉとの直列回路に供給する。この場合、各直列回路を
構成するバッファ回路４５ａ，４５ｂ‥‥４５ｉと抵抗
器４６ａ，４６ｂ‥‥４６ｉとの定数は、変えておく。
そして、抵抗器４６ａ，４６ｂ‥‥４６ｉの出力を、演
算増幅器４７の反転側入力端子−に供給し、この演算増
幅器４７の非反転側入力端子＋を接地する。さらに、演
算増幅器４７の反転側入力端子−と出力端子とを、抵抗
器４８により接続する。このようにして演算増幅器４７
を臨む回路が構成されることで、電流加算が行われる。

【００２８】そして、演算増幅器４７で電流加算された
出力を、ローパスフィルタ４９に供給して平均化し、平
均化された出力をアナログオーディオ信号出力端子５０
に供給する。

【００２９】次に、このように構成される回路の動作
を、図２のタイミング図を参照して説明する。ここで
は、説明を簡単にするために、バッファ回路４５ａ，４
５ｂ‥‥４５ｉと抵抗器４６ａ，４６ｂ‥‥４６ｉとの
直列回路を３系統だけ用意し、この３系統の回路のゲイ
ン調整データによる選択でゲイン調整が行われるとす
る。従って、ここでは図１に実際に示す回路（バッファ
回路４５ａ，４５ｂ，４５ｉ，抵抗器４６ａ，４６ｂ，
４６ｉなど）だけが用意され、バッファ回路４５ａと抵
抗器４６ａによる回路を第１の回路系とし、バッファ回
路４５ｂと抵抗器４６ｂによる回路を第２の回路系と
し、バッファ回路４５ｉと抵抗器４６ｉによる回路を第
３の回路系とする。そして、この３系統の回路の選択に
より、アッティネート量として１／７，２／７，３／
７，４／７，５／７，６／７，７／７の７段階のゲイン
調整ができるとする。即ち、第１の回路系で４／７のア
ッティネートを行うようにバッファ回路４５ａと抵抗器
４６ａの定数を選定し、第２の回路系で２／７のアッテ
ィネートを行うようにバッファ回路４５ｂと抵抗器４６
ｂの定数を選定し、第３の回路系で１／７のアッティネ
ートを行うようにバッファ回路４５ｉと抵抗器４６ｉの
定数を選定する。

【００３０】このように各回路系の定数を選択すること
で、全ての回路系を選択したとき、（４／７）＋（２／
７）＋（１／７）＝７／７＝１となり、また何れか１組
又は２組の回路系の選択により１／７〜６／７のアッテ
ィネート量が選択できる。さらに、何れの回路系も選択
しない場合、出力状態が無信号０となる。

【００３１】次に、このようなゲイン調整データによる
回路系の選択に応じた出力データの変化を、図２を参照
して説明すると、まず端子３４に得られるＰＷＭ変調用
のクロックとして、図２のＡに示すパルスが得られたと
する。そして、ＰＷＭ波生成回路３３の出力として、図
２のＢに示すパルスデータが得られたとする。このＰＷ
Ｍ変調波は、デューティ５０％を基準０にして、デュー
ティの変化で−３，−２，−１，０，＋１，＋２，＋３
の７段階に変化する１ビットデータである。また、デュ
ーティ５０％パルス生成回路３５の出力として、このＰ
ＷＭ変調波が基準０レベルの場合と同じデューティ５０
％のパルスが図２のＣに示すように得られる。

【００３２】そして、上述したように、ここでは３系統
の回路の選択によりゲイン調整が行われるので、入力端
子３７ａ〜３７ｉに得られるゲイン設定データとして、
３ビットのデータとされ、それぞれのビット系列のデー
タで第１〜第３の回路系の選択が行われる。ここで、入
力端子３７ａに得られるゲイン設定データをアッティネ
ートデータ１（図２のＤに示すＡＴＴ１）、入力端子３
７ｂに得られるゲイン設定データをアッティネートデー
タ２（図２のＥに示すＡＴＴ２）、入力端子３７ｉに得
られるゲイン設定データをアッティネートデータ３（図
２のＦに示すＡＴＴ３）とする。

【００３３】このとき、このそれぞれのアッティネート
データ１，２，３は、Ｄフリップフロップ３６でＰＷＭ
変調用のクロックに同期して変化するデータとされ、図
２のＧ，Ｈ，Ｉに示すデータ１，２，３となる。

【００３４】そして、最初にアッティネート量（ＡＴＴ
量）として５／７を選択すると、この５／７のアッティ
ネート量は、第１の回路系による４／７のアッティネー
ト量と、第３の回路系による１／７のアッティネート量
との加算（即ち〔４／７〕＋〔１／７〕）により得られ
る。従って、アッティネートデータ１，２，３により、
第１の回路系と第３の回路系とが選択される。即ち、ア
ッティネートデータ１とアッティネートデータ３とがハ
イレベル信号“１”になり、アッティネートデータ２が
ローレベル信号“０”になる。この信号状態により、第
１の回路系のＡＮＤゲート４１ａと第３の回路系のＡＮ
Ｄゲート４１ｉとの他方の入力端に、ハイレベル信号
“１”が供給されるようになり、この各ＡＮＤゲート４
１ａ，４１ｉの一方の入力端に供給されるＰＷＭ波がそ
のまま出力されるようになる。また、第２の回路系のＡ
ＮＤゲート４２ｂの他方の入力端に、ローレベル信号
“０”が反転されたハイレベル信号“１”が供給され、
デューティ５０％パルス生成回路３５からＡＮＤゲート
４２ｂの一方の入力端に供給されるデューティ５０％の
パルスが、そのまま出力されるようになる。

【００３５】従って、第１の回路系を構成するバッファ
回路４５ａ，抵抗器４６ａと、第３の回路系を構成する
バッファ回路４５ｉ，抵抗器４６ｉとには、図２のＪ及
びＬに示すように、ＰＷＭ波生成回路３３が出力するＰ
ＷＭ波がそのまま供給される。また、第２の回路系を構
成するバッファ回路４５ｂ，抵抗器４６ｂには、図２の
Ｋに示すように、デューティ５０％パルス生成回路３５
が出力するデューティ５０％のパルスが供給される。

【００３６】この状態では、演算増幅器４７の増幅出力
として、第１の回路系を通過したＰＷＭ波と、第２の回
路系を通過したデューティ５０％のパルスと、第３の回
路系を通過したＰＷＭ波とが加算されて電流増幅された
信号が得られる。従って、アッティネート量５／７のＰ
ＷＭ波が演算増幅器４７から出力され、ローパスフィル
タ４９での平滑化により、出力端子５０に５／７にアッ
ティネートされたアナログオーディオ信号が得られる。
この場合、第２の回路系を通過したデータはデューティ
５０％のパルスであるので、０データに相当するパルス
であり、演算増幅器４７の出力に影響を及ぼさない。

【００３７】そして次に、図２のタイミング図のほぼ中
央部に示すように、アッティネート量として１／７を選
択したとすると、この１／７のアッティネート量は、第
３の回路系による１／７のアッティネート量だけで得ら
れる。従って、アッティネート量５／７からアッティネ
ート量１／７への変化は、アッティネートデータ１のハ
イレベル信号“１”からローレベル信号“０”への変化
で得られる。このような変化で、第３の回路系のＡＮＤ
ゲート４１ｉの他方の入力端だけに、ハイレベル信号
“１”が供給されるようになり、この各ＡＮＤゲート４
１ｉの一方の入力端に供給されるＰＷＭ波がそのまま出
力されるようになる。また、第１及び第２の回路系のＡ
ＮＤゲート４２ａ，４２ｂの他方の入力端に、ローレベ
ル信号“０”が反転されたハイレベル信号“１”が供給
され、デューティ５０％パルス生成回路３５からＡＮＤ
ゲート４２ａ，４２ｂの一方の入力端に供給されるデュ
ーティ５０％のパルスが、そのまま出力されるようにな
る。

【００３８】この状態では、演算増幅器４７の増幅出力
として、第１及び第２の回路系を通過したデューティ５
０％のパルスと、第３の回路系を通過したＰＷＭ波とが
加算されて電流増幅された信号が得られる。従って、ア
ッティネート量１／７のＰＷＭ波が演算増幅器４７から
出力され、ローパスフィルタ４９での平滑化により、出
力端子５０に１／７にアッティネートされたアナログオ
ーディオ信号が得られる。この場合にも、第１及び第２
の回路系を通過したデータはデューティ５０％のパルス
であるので、０データに相当するパルスであり、演算増
幅器４７の出力に影響を及ぼさない。

【００３９】さらに、図２のタイミング図の右側に示す
ように、アッティネート量として６／７を選択したとす
ると、この６／７のアッティネート量は、第１の回路系
による４／７のアッティネート量と、第２の回路系によ
る２／７のアッティネート量との加算で得られる。従っ
て、アッティネート量１／７からアッティネート量６／
７への変化は、アッティネートデータ１及び２のローレ
ベル信号“０”からハイレベル信号“１”への変化と、
アッティネートデータ３のハイレベル信号“１”からロ
ーレベル信号“０”への変化で得られる。このような変
化で、第１及び第２の回路系のＡＮＤゲート４１ａ，４
１ｂの他方の入力端に、ハイレベル信号“１”が供給さ
れるようになり、この各ＡＮＤゲート４１ａ，４１ｂの
一方の入力端に供給されるＰＷＭ波がそのまま出力され
るようになる。また、第３の回路系のＡＮＤゲート４２
ｉの他方の入力端に、ローレベル信号“０”が反転され
たハイレベル信号“１”が供給され、デューティ５０％
パルス生成回路３５からＡＮＤゲート４２ｉの一方の入
力端に供給されるデューティ５０％のパルスが、そのま
ま出力されるようになる。

【００４０】この状態では、演算増幅器４７の増幅出力
として、第１及び第２の回路系を通過したＰＷＭ波と、
第３の回路系を通過したデューティ５０％のパルスとが
加算されて電流増幅された信号が得られる。従って、ア
ッティネート量６／７のＰＷＭ波が演算増幅器４７から
出力され、ローパスフィルタ４９での平滑化により、出
力端子５０に６／７にアッティネートされたアナログオ
ーディオ信号が得られる。この場合にも、第３の回路系
を通過したデータはデューティ５０％のパルスであるの
で、０データに相当するパルスであり、演算増幅器４７
の出力に影響を及ぼさない。

【００４１】このように本例の回路によると、アッティ
ネートデータ１，２，３の状態により、１／７〜７／７
のアッティネート量を自由に選択することが出来る。ま
た、アッティネートデータ１，２，３として、全てロー
レベル信号“０”として、全ての回路系でデューティ５
０％のパルスを通過させることで、０データに相当する
パルスを演算増幅器４７から出力させて無音状態とする
こともできる。このようなアッティネート量の調整は、
デジタルオーディオデータであるＰＷＭ波の精度を落と
さずに処理されるので、デジタルオーディオデータのダ
イナミックレンジが損なわれることがない。

【００４２】そして、アッティネート量の調整（即ちゲ
イン調整）を行う場合に、ＰＷＭ波を通過させる必要の
ない回路系に、０データに相当するデューティ５０％の
パルスを通過させるようにしたので、アッティネート量
が変化しても、演算増幅器４７に供給される信号の平均
レベルに急激な変動が発生しない。従って、ゲイン調整
時の、直流レベルの急激な変動によるクリック音の発生
が阻止される。また、本例のアッティネート処理は、ア
ナログ的に特性を劣化させることがなく、出力端子５０
から出力されるアナログオーディオ信号が劣化すること
がない。

【００４３】なお、図２に示した例では第１〜第２の回
路系の設定により、７段階にアッティネート量を調整す
る場合について説明したが、回路系の系統数を増やすこ
とで、より細かくゲイン調整が可能になる。

【００４４】また、上述実施例ではパルス幅変調（ＰＷ
Ｍ）が行われる１ビット方式のデジタル／アナログ変換
器に適用したが、他の変調方式（パルス数変調など）の
１ビット方式のデジタル／アナログ変換器にも適用でき
る。

【００４５】

【発明の効果】本発明のゲイン可変装置によると、ゲイ
ン調整量が何れの状態でも、各選択手段側からバッファ
と抵抗との直列回路を介して演算増幅器に供給されるデ
ータが、クロックに同期したパルスになり、ゲイン調整
量の切換えがあっても、アナログ的な平均レベルに急激
な変動が生じず、ゲイン調整時のクリック音の発生が阻
止される。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】一実施例の説明に供するタイミング図である。

【図３】従来のゲイン可変装置の一例を示す構成図であ
る。

【図４】従来のゲイン可変装置の一例を示す構成図であ
る。

【図５】従来のゲイン可変装置の一例を示す構成図であ
る。

【符号の説明】

３１デジタルオーディオ信号入力端子３２ノイズシェーピング回路３３ＰＷＭ波生成回路３４クロック入力端子３５デューティ５０％パルス生成回路３７ａ，３７ｂ‥‥３７ｉゲイン設定データ入力端子４１ａ，４１ｂ‥‥４１ｉＡＮＤゲート４２ａ，４２ｂ‥‥４２ｉＡＮＤゲート４３ａ，４３ｂ‥‥４３ｉＯＲゲート４４ａ，４４ｂ‥‥４４ｉＤフリップフロップ４５ａ，４５ｂ‥‥４５ｉバッファ回路４６ａ，４６ｂ‥‥４６ｉ抵抗器４７演算増幅器４９ローパスフィルタ５０アナログオーディオ信号出力端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88 H03G 1/00 - 3/34

Claims

(57)【特許請求の範囲】

【請求項１】複数の選択手段と、入力されたデジタル信号を１ビット方式のパルス信号に
変換して出力するとともに、上記複数の選択手段を構成
する各選択手段のそれぞれの一方の入力端子に上記変換
された１ビット方式のパルス信号を供給するパルス信号
変換手段と、上記１ビット方式のパルス信号におけるゼロデータを意
味するパルス信号を発生するとともに、上記複数の選択
手段を構成する各選択手段のそれぞれの他方の入力端子
に上記ゼロデータを意味するパルス信号を供給するパル
ス信号発生手段と、上記複数の選択手段の各選択出力が供給される複数のバ
ッファ手段と、上記複数のバッファ手段からの出力が供給され、それぞ
れ異なる定数を有する複数の減衰手段と、上記複数の減衰手段からの出力がすべて供給され、上記
それぞれ異なる定数に応じて増幅率が可変される演算増
幅器と、上記演算増幅器からの出力が供給され、アナログ信号を
出力するローパスフィルタと、上記演算増幅器における増幅率を可変するために上記複
数の選択手段の各選択出力を制御する制御手段とからな
るデジタルゲイン可変装置。
【請求項２】上記パルス信号発生手段の出力するパル
ス信号は、デューティ５０％であることを特徴とする請
求項１記載のデジタルゲイン可変装置。
【請求項３】上記複数の選択手段には、すべて共通の
クロックが供給され、上記複数の選択手段は、各選択出力を上記クロックに基
づいて切り換えることを特徴とする請求項１記載のデジ
タルゲイン可変装置。