JP3211948B2 - Ａｔｍセル多重分離回路 - Google Patents
Ａｔｍセル多重分離回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode；非同期転送モード）セルを用いた
多重分離方式に関し、特に、セル廃棄の頻度を低減する
ＡＴＭセル多重分離回路に関する。
nous Transfer Mode；非同期転送モード）セルを用いた
多重分離方式に関し、特に、セル廃棄の頻度を低減する
ＡＴＭセル多重分離回路に関する。
【０００２】
【従来の技術】従来のＡＴＭ伝送装置においては、例え
ば、特開平４−７９５４０号公報に記載されているよう
に、出力伝送路毎にバッファメモリを備え、伝送路のフ
ォーマットに従ったオーバヘッドを付加して多重化し、
伝送路へ送出している。図２はこの従来のＡＴＭセル伝
送装置の構成を示すものであり、バッファメモリ３３、
空きセル検出部３４、オーバへッドパターン作成部３
５、タイミング信号発生部３６、多重化部３７、および
送信部３８から構成されている。
ば、特開平４−７９５４０号公報に記載されているよう
に、出力伝送路毎にバッファメモリを備え、伝送路のフ
ォーマットに従ったオーバヘッドを付加して多重化し、
伝送路へ送出している。図２はこの従来のＡＴＭセル伝
送装置の構成を示すものであり、バッファメモリ３３、
空きセル検出部３４、オーバへッドパターン作成部３
５、タイミング信号発生部３６、多重化部３７、および
送信部３８から構成されている。
【０００３】図２において、入力信号はバッファメモリ
３３に入力順に格納される。ただし、入力に空きセルが
含まれている可能性があるので、空きセル検出部３４に
より空きセルが検出されると書き込みを停止する。オー
バへッドパターン作成部３５は、伝送路のフォーマット
に従ったオーバへッドを発生する。タイミング信号発生
部３６は、伝送路フォーマットに従ってオーバへッド出
力かＡＴＭセル出力かのタイミングを決定し、ＡＴＭセ
ル出力タイミングであるときバッファメモリ３３への読
みだし制御信号を発生する。
３３に入力順に格納される。ただし、入力に空きセルが
含まれている可能性があるので、空きセル検出部３４に
より空きセルが検出されると書き込みを停止する。オー
バへッドパターン作成部３５は、伝送路のフォーマット
に従ったオーバへッドを発生する。タイミング信号発生
部３６は、伝送路フォーマットに従ってオーバへッド出
力かＡＴＭセル出力かのタイミングを決定し、ＡＴＭセ
ル出力タイミングであるときバッファメモリ３３への読
みだし制御信号を発生する。
【０００４】多重化部３７は、タイミング信号発生部３
６からの信号によりオーバへッド出力タイミングであれ
ばオーバへッドパターン作成部３５からの信号を、ＡＴ
Ｍセル出力タイミングであればバッファメモリ３３から
の信号を選択して出力する。送信部３８は、多重化部３
７からの信号をＳＯＮＥＴ形式の信号として出力伝送路
に出力する。
６からの信号によりオーバへッド出力タイミングであれ
ばオーバへッドパターン作成部３５からの信号を、ＡＴ
Ｍセル出力タイミングであればバッファメモリ３３から
の信号を選択して出力する。送信部３８は、多重化部３
７からの信号をＳＯＮＥＴ形式の信号として出力伝送路
に出力する。
【０００５】また、本回路の空きセル検出部３４は、セ
ルへッダが空きセルを表示しているときのみセルバッフ
ァへの書き込みを禁止しているが、これをあるＶＰＩ
（Virtual Path Identifier；仮想パス識別子）値のセ
ルが入力されたときのみ書き込み信号を出力するように
変更すれば本回路はＡＴＭセル多重分離回路となる。こ
の回路では、出力伝送路の伝送速度よりも入力の伝送速
度が瞬間的に大きくなるとバッファメモリ３３ではバッ
ファあふれが発生してセル損失が発生する。
ルへッダが空きセルを表示しているときのみセルバッフ
ァへの書き込みを禁止しているが、これをあるＶＰＩ
（Virtual Path Identifier；仮想パス識別子）値のセ
ルが入力されたときのみ書き込み信号を出力するように
変更すれば本回路はＡＴＭセル多重分離回路となる。こ
の回路では、出力伝送路の伝送速度よりも入力の伝送速
度が瞬間的に大きくなるとバッファメモリ３３ではバッ
ファあふれが発生してセル損失が発生する。
【０００６】
【発明が解決しようとする課題】従来のＡＴＭセル多重
分離回路において、セルの分離を行う際のバッファメモ
リ量が小さいと、バッファあふれが生じ、セル廃棄の頻
度が大きくなり、セル損失が増大する。バッファメモリ
の容量を増やすことによりセル損失を減らすことができ
るが、このバッファメモリの容量を出力伝送路ごとに増
やすことは回路全体のハードウェアの急激な増加を招く
ことになり、コストも増大する。
分離回路において、セルの分離を行う際のバッファメモ
リ量が小さいと、バッファあふれが生じ、セル廃棄の頻
度が大きくなり、セル損失が増大する。バッファメモリ
の容量を増やすことによりセル損失を減らすことができ
るが、このバッファメモリの容量を出力伝送路ごとに増
やすことは回路全体のハードウェアの急激な増加を招く
ことになり、コストも増大する。
【０００７】本発明の目的は、上記の問題点に鑑み、ハ
ードウェアの増加を最小限にとどめて、ＡＴＭ通信にお
けるＡＴＭセル廃棄の頻度を小さく抑えることができる
ＡＴＭセル多重分離回路を実現することにある。
ードウェアの増加を最小限にとどめて、ＡＴＭ通信にお
けるＡＴＭセル廃棄の頻度を小さく抑えることができる
ＡＴＭセル多重分離回路を実現することにある。
【０００８】
【課題を解決するための手段】本発明のＡＴＭセル多重
分離回路は、入力信号中のＡＴＭセルのＶＰＩ値にした
がってセルを分離する手段と、出力伝送路の伝送速度よ
りもセル入力速度が速い過入力状態を検出する手段と、
前記過入力状態であるときに共有バッファにセルを保存
する手段と、過入力状態が回復した場合に前記保存され
ているセルを共有バッファから取り出す手段と、を有す
る。
分離回路は、入力信号中のＡＴＭセルのＶＰＩ値にした
がってセルを分離する手段と、出力伝送路の伝送速度よ
りもセル入力速度が速い過入力状態を検出する手段と、
前記過入力状態であるときに共有バッファにセルを保存
する手段と、過入力状態が回復した場合に前記保存され
ているセルを共有バッファから取り出す手段と、を有す
る。
【０００９】本発明のＡＴＭセル多重分離回路は、共有
のＦＩＦＯ（先入れ先出しメモリ）を備えることによ
り、入力されるＡＴＭセル流の平均速度や到着間隔が高
速になった場合にも共有ＦＩＦＯに一時セルを蓄積して
おくことができ、セル損失を小さく押えることができ
る。また、ＦＩＦＯを全出力伝送路で共有する構成をと
ることによりハードウェア量の増加を最小限に押えるこ
とができる。
のＦＩＦＯ（先入れ先出しメモリ）を備えることによ
り、入力されるＡＴＭセル流の平均速度や到着間隔が高
速になった場合にも共有ＦＩＦＯに一時セルを蓄積して
おくことができ、セル損失を小さく押えることができ
る。また、ＦＩＦＯを全出力伝送路で共有する構成をと
ることによりハードウェア量の増加を最小限に押えるこ
とができる。
【００１０】
【発明の実施の形態】図１は、本発明のＡＴＭセル多重
分離回路の実施の形態を示すブロック図である。図１に
示す回路は、入力伝送路からのＡＴＭセルのうちＶＰＩ
＝ａの値を持つＡＴＭセルを出力伝送路１に、ＶＰＩ＝
ｂの値を持つＡＴＭセルを出力伝送路２に、ＶＰＩ＝ｃ
の値を持つＡＴＭセルを出力伝送路３に出力するように
構成されているものとする。
分離回路の実施の形態を示すブロック図である。図１に
示す回路は、入力伝送路からのＡＴＭセルのうちＶＰＩ
＝ａの値を持つＡＴＭセルを出力伝送路１に、ＶＰＩ＝
ｂの値を持つＡＴＭセルを出力伝送路２に、ＶＰＩ＝ｃ
の値を持つＡＴＭセルを出力伝送路３に出力するように
構成されているものとする。
【００１１】図１のＡＴＭセル多重分離回路において、
物理レイヤデバイス１は、入力伝送路からの伝送信号の
物理レイヤを終端する物理レイ終端回路１０１とＡＴＭ
セルを取り出すラインＦＩＦＯ１０２とから構成され
る。読み出し制御回路２０２は、ラインＦＩＦＯ１０２
からのセル存在表示信号を受信し、その信号を元にライ
ンＦＩＦＯ１０２への読み出し信号と共有ＦＩＦＯ２０
１ヘの書き込み信号を発生する。
物理レイヤデバイス１は、入力伝送路からの伝送信号の
物理レイヤを終端する物理レイ終端回路１０１とＡＴＭ
セルを取り出すラインＦＩＦＯ１０２とから構成され
る。読み出し制御回路２０２は、ラインＦＩＦＯ１０２
からのセル存在表示信号を受信し、その信号を元にライ
ンＦＩＦＯ１０２への読み出し信号と共有ＦＩＦＯ２０
１ヘの書き込み信号を発生する。
【００１２】共有ＦＩＦＯ２０１は、読み出し制御回路
２０２からの書き込み信号が入力されると同時に入力さ
れたデータ信号を内部に保存する。ＶＰＩフィルタ２０
３は、共有ＦＩＦＯ２０１からのセル存在表示信号を受
信し、これを元にｒｅａｄ信号を生成して、共有ＦＩＦ
Ｏ２０１からＡＴＭセルを読み出す。またＶＰＩフィル
タ２０３は、出力伝送路１用ＶＰＩ入力、出力伝送路２
用ＶＰＩ入力、及び出力伝送路３用ＶＰＩ入力の値に従
い、共有ＦＩＦＯ２０１から読み出したＡＴＭセルへッ
ダと合致した場合にそれぞれｗｒｉｔｅ信号１、ｗｒｉ
ｔｅ信号２、ｗｒｉｔｅ信号３を出力する。
２０２からの書き込み信号が入力されると同時に入力さ
れたデータ信号を内部に保存する。ＶＰＩフィルタ２０
３は、共有ＦＩＦＯ２０１からのセル存在表示信号を受
信し、これを元にｒｅａｄ信号を生成して、共有ＦＩＦ
Ｏ２０１からＡＴＭセルを読み出す。またＶＰＩフィル
タ２０３は、出力伝送路１用ＶＰＩ入力、出力伝送路２
用ＶＰＩ入力、及び出力伝送路３用ＶＰＩ入力の値に従
い、共有ＦＩＦＯ２０１から読み出したＡＴＭセルへッ
ダと合致した場合にそれぞれｗｒｉｔｅ信号１、ｗｒｉ
ｔｅ信号２、ｗｒｉｔｅ信号３を出力する。
【００１３】物理レイヤデバイス２は内部にラインＦＩ
ＦＯ３０１と物理レイヤ終端回路３０２を備えており、
ＶＰＩフィルタ２０３からのｗｒｉｔｅ信号１がアクテ
ィブのとき同時に入力されたデータ信号をラインＦＩＦ
Ｏ３０１に保存し、物理レイヤ終端回路３０２にてその
セルを出力伝送路１の伝送フォーマットに変換して出力
伝送路１に出力する。物理レイヤデバイス３及び４は、
物理レイヤデバイス２と同様の構成にて出力伝送路２、
３に出力する。
ＦＯ３０１と物理レイヤ終端回路３０２を備えており、
ＶＰＩフィルタ２０３からのｗｒｉｔｅ信号１がアクテ
ィブのとき同時に入力されたデータ信号をラインＦＩＦ
Ｏ３０１に保存し、物理レイヤ終端回路３０２にてその
セルを出力伝送路１の伝送フォーマットに変換して出力
伝送路１に出力する。物理レイヤデバイス３及び４は、
物理レイヤデバイス２と同様の構成にて出力伝送路２、
３に出力する。
【００１４】次に本発明の回路の動作を説明する。ここ
で、図１中の出力伝送路１用ＶＰＩ入力には値ａが、出
力伝送路２用ＶＰＩ入力には値ｂが、出力伝送路３用Ｖ
ＰＩ入力には値ｃが入力されているとする。
で、図１中の出力伝送路１用ＶＰＩ入力には値ａが、出
力伝送路２用ＶＰＩ入力には値ｂが、出力伝送路３用Ｖ
ＰＩ入力には値ｃが入力されているとする。
【００１５】物理レイヤ終端回路１０１は、入力伝送路
からの信号を受信し、受信信号からその物理レイヤ伝送
フォーマットに従ってＡＴＭセルを取り出し、ラインＦ
ＩＦＯ１０２に出力する。ラインＦＩＦＯ１０２は入力
されたＡＴＭセルを入力順に保存する。また、ラインＦ
ＩＦＯ１０２は、読み出されずに書き込まれたままにな
っているセルがある場合にはセル存在表示信号をアクテ
ィブにし、何も無い場合にはアクティブにしない。
からの信号を受信し、受信信号からその物理レイヤ伝送
フォーマットに従ってＡＴＭセルを取り出し、ラインＦ
ＩＦＯ１０２に出力する。ラインＦＩＦＯ１０２は入力
されたＡＴＭセルを入力順に保存する。また、ラインＦ
ＩＦＯ１０２は、読み出されずに書き込まれたままにな
っているセルがある場合にはセル存在表示信号をアクテ
ィブにし、何も無い場合にはアクティブにしない。
【００１６】読み出し制御回路２０２はラインＦＩＦＯ
１０２からのセル存在表示信号がアクティブであるとき
ＦＩＦＯ制御信号をアクティブにし、セル存在表示信号
がアクテイブでないときＦＩＦＯ制御信号もアクティブ
にしない。ラインＦＩＦＯ１０２は、読み出し制御回路
２０２からのＦＩＦＯ制御信号がアクティブならば内部
に保存したセルデータをデータ線に出力し、アクティブ
でないなら出力しない。また、共有ＦＩＦＯ２０１は、
ＦＩＦＯ制御信号がアクティブならば同時に入力されて
いるデータ線の信号を内部に保存する。
１０２からのセル存在表示信号がアクティブであるとき
ＦＩＦＯ制御信号をアクティブにし、セル存在表示信号
がアクテイブでないときＦＩＦＯ制御信号もアクティブ
にしない。ラインＦＩＦＯ１０２は、読み出し制御回路
２０２からのＦＩＦＯ制御信号がアクティブならば内部
に保存したセルデータをデータ線に出力し、アクティブ
でないなら出力しない。また、共有ＦＩＦＯ２０１は、
ＦＩＦＯ制御信号がアクティブならば同時に入力されて
いるデータ線の信号を内部に保存する。
【００１７】したがって、読み出し制御回路２０２から
のＦＩＦＯ制御信号がアクティブになると、ラインＦＩ
ＦＯ１０２に保存されたＡＴＭセルが共有ＦＩＦＯ２０
１に保存し直されることになる。共有ＦＩＦＯ２０１も
ラインＦＩＦＯ１０２と同様に読み出されずに書き込ま
れたままになっているセルがある場合には、セル存在表
示信号をアクティブにする。
のＦＩＦＯ制御信号がアクティブになると、ラインＦＩ
ＦＯ１０２に保存されたＡＴＭセルが共有ＦＩＦＯ２０
１に保存し直されることになる。共有ＦＩＦＯ２０１も
ラインＦＩＦＯ１０２と同様に読み出されずに書き込ま
れたままになっているセルがある場合には、セル存在表
示信号をアクティブにする。
【００１８】ＶＰＩフィルタ２０３は、物理レイヤデバ
イス２、３、４から入力されるＦＵＬＬ信号１、２、３
がすべてアクティブでないとき、共有ＦＩＦＯ２０１の
出力するセル存在表示信号がアクティブならば、ｒｅａ
ｄ信号をアクティブにして共有ＦＩＦＯ２０１からセル
を読み出す。同時に、ＶＰＩフィルタ２０３は読み出し
たセルのＶＰＩフィールドと出力伝送路１用ＶＰＩ、出
力伝送路２用ＶＰＩならびに出力伝送路３用ＶＰＩの入
力値と比較して、出力伝送路１用ＶＰＩと一致した場合
ｗｒｉｔｅ信号１をアクティブに、出力伝送路２用ＶＰ
Ｉと一致した場合ｗｒｉｔｅ信号２をアクティブに、出
力伝送路３用ＶＰＩと一致した場合ｗｒｉｔｅ信号３を
アクティブにする。
イス２、３、４から入力されるＦＵＬＬ信号１、２、３
がすべてアクティブでないとき、共有ＦＩＦＯ２０１の
出力するセル存在表示信号がアクティブならば、ｒｅａ
ｄ信号をアクティブにして共有ＦＩＦＯ２０１からセル
を読み出す。同時に、ＶＰＩフィルタ２０３は読み出し
たセルのＶＰＩフィールドと出力伝送路１用ＶＰＩ、出
力伝送路２用ＶＰＩならびに出力伝送路３用ＶＰＩの入
力値と比較して、出力伝送路１用ＶＰＩと一致した場合
ｗｒｉｔｅ信号１をアクティブに、出力伝送路２用ＶＰ
Ｉと一致した場合ｗｒｉｔｅ信号２をアクティブに、出
力伝送路３用ＶＰＩと一致した場合ｗｒｉｔｅ信号３を
アクティブにする。
【００１９】また、ＶＰＩフィルタ２０３は、物理レイ
ヤデバイス２、３、４からのＦＵＬＬ信号１，２，３が
１つでもアクティブのときには、共有ＦＩＦＯ２０１か
らのセル存在表示信号がアクテイブであっても共有ＦＩ
ＦＯ２０１からのセル読み出しは行わない。
ヤデバイス２、３、４からのＦＵＬＬ信号１，２，３が
１つでもアクティブのときには、共有ＦＩＦＯ２０１か
らのセル存在表示信号がアクテイブであっても共有ＦＩ
ＦＯ２０１からのセル読み出しは行わない。
【００２０】物理レイヤデバイス２のラインＦＩＦＯ３
０１は、ＶＰＩフィルタ２０３からのｗｒｉｔｅ信号１
がアクティブであるときに同時に入力されるデータ線の
データを保存することによりＶＰＩフィルタからのＶＰ
Ｉ＝ａのセルのみを保存することになる。またラインＦ
ＩＦＯ３０１は、保存可能な最大セルまで保存した時に
はＦＵＬＬ信号１をアクテイブにする。
０１は、ＶＰＩフィルタ２０３からのｗｒｉｔｅ信号１
がアクティブであるときに同時に入力されるデータ線の
データを保存することによりＶＰＩフィルタからのＶＰ
Ｉ＝ａのセルのみを保存することになる。またラインＦ
ＩＦＯ３０１は、保存可能な最大セルまで保存した時に
はＦＵＬＬ信号１をアクテイブにする。
【００２１】物理レイヤ終端回路３０２は、ラインＦＩ
ＦＯ３０１にＡＴＭセルが保存されたときにそのＡＴＭ
セルを読み出して出力伝送路１の伝送フォーマットにし
たがって変換して出力する。この動作により出力伝送路
１にはＶＰＩ＝ａのＡＴＭセルが分離されて出力され
る。物理レイヤデバイス３、４も、物理レイヤデバイス
２と同様の動作によりＶＰＩ＝ｂ、ｃのＡＴＭセルのみ
を出力伝送路２，３にそれぞれ出力する。
ＦＯ３０１にＡＴＭセルが保存されたときにそのＡＴＭ
セルを読み出して出力伝送路１の伝送フォーマットにし
たがって変換して出力する。この動作により出力伝送路
１にはＶＰＩ＝ａのＡＴＭセルが分離されて出力され
る。物理レイヤデバイス３、４も、物理レイヤデバイス
２と同様の動作によりＶＰＩ＝ｂ、ｃのＡＴＭセルのみ
を出力伝送路２，３にそれぞれ出力する。
【００２２】上記の動作に従うと、入力信号中のＶＰＩ
＝ａを持つＡＴＭセルの入力速度が出力伝送路の伝送速
度よりも小さい場合には、ラインＦＩＦＯ３０１にはセ
ルが２セル以上たまること無く出力伝送路１に送出され
る。一方、入力信号中のＶＰＩ＝ａのＡＴＭセル入力速
度が出力伝送路１の伝送速度よりも速いとするとライン
ＦＩＦＯ３０１にはセルが徐々にたまっていくことにな
る。この状態が継続するとラインＦＩＦＯ３０１はセル
蓄積量が所定容量に達した時点で、出力伝送路の速度よ
りもセル入力速度が速い過入力状態であることをＶＰＩ
フィルタ２０３に示すＦＵＬＬ信号１をアクティブにす
る。
＝ａを持つＡＴＭセルの入力速度が出力伝送路の伝送速
度よりも小さい場合には、ラインＦＩＦＯ３０１にはセ
ルが２セル以上たまること無く出力伝送路１に送出され
る。一方、入力信号中のＶＰＩ＝ａのＡＴＭセル入力速
度が出力伝送路１の伝送速度よりも速いとするとライン
ＦＩＦＯ３０１にはセルが徐々にたまっていくことにな
る。この状態が継続するとラインＦＩＦＯ３０１はセル
蓄積量が所定容量に達した時点で、出力伝送路の速度よ
りもセル入力速度が速い過入力状態であることをＶＰＩ
フィルタ２０３に示すＦＵＬＬ信号１をアクティブにす
る。
【００２３】ＦＵＬＬ信号１がアクティブであることを
受けたＶＰＩフィルタ２０３は、共有ＦＩＦＯ２０１か
らのセルの読み出しを停止するので、後続するＶＰＩ＝
ａのＡＴＭセルは共有ＦＩＦＯ２０１に保存される。そ
して、共有ＦＩＦＯ２０１のＦＩＦＯ容量に達する前に
ＶＰＩ＝ａのＡＴＭセル入力速度が出力伝送路１の速度
よりも遅くなってラインＦＩＦＯ３０１の容量に空きが
できれば、その時点でＦＵＬＬ信号１がアクティブでな
くなり、共有ＦＩＦＯ２０１に保存されていたＶＰＩ＝
ａのＡＴＭセルはＶＰＩフィルタ２０３を介してライン
ＦＩＦＯ３０１に出力されるので、セル損失が発生する
ことはない。
受けたＶＰＩフィルタ２０３は、共有ＦＩＦＯ２０１か
らのセルの読み出しを停止するので、後続するＶＰＩ＝
ａのＡＴＭセルは共有ＦＩＦＯ２０１に保存される。そ
して、共有ＦＩＦＯ２０１のＦＩＦＯ容量に達する前に
ＶＰＩ＝ａのＡＴＭセル入力速度が出力伝送路１の速度
よりも遅くなってラインＦＩＦＯ３０１の容量に空きが
できれば、その時点でＦＵＬＬ信号１がアクティブでな
くなり、共有ＦＩＦＯ２０１に保存されていたＶＰＩ＝
ａのＡＴＭセルはＶＰＩフィルタ２０３を介してライン
ＦＩＦＯ３０１に出力されるので、セル損失が発生する
ことはない。
【００２４】
【発明の効果】本発明によれば、共有ＦＩＦＯを設ける
ことにより全体のバッファ量が増加するので、分離する
ＡＴＭセル流の伝送速度や到着間隔が速くなった場合に
もセル廃棄の頻度を小さく押えることができる。また、
この共有ＦＩＦＯは各出力伝送路で共有されており、各
出力伝送路ごとに容量の大きいＦＩＦＯを置く方式より
もハードウェア量の増加を低く押えることができる。
ことにより全体のバッファ量が増加するので、分離する
ＡＴＭセル流の伝送速度や到着間隔が速くなった場合に
もセル廃棄の頻度を小さく押えることができる。また、
この共有ＦＩＦＯは各出力伝送路で共有されており、各
出力伝送路ごとに容量の大きいＦＩＦＯを置く方式より
もハードウェア量の増加を低く押えることができる。
【００２５】
【図１】本発明のＡＴＭセル多重分離回路の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】従来例を示すブロック図である。
１０１ 物理レイヤ終端回路 １０２ ラインＦＩＦＯ ２０１ 共有ＦＩＦＯ ２０２ 読み出し制御回路 ２０３ ＶＰＩフィルタ ３０１ ラインＦＩＦＯ ３０２ 物理レイヤ終端回路 ４０１ ラインＦＩＦＯ ４０２ 物理レイヤ終端回路 ５０１ ラインＦＩＦＯ ５０２ 物理レイヤ終端回路 ３３ バッファメモリ ３４ 空きセル検出部 ３５ オーバへッドパターン作成部 ３６ タイミング信号発生部 ３７ 多重化部 ３８ 送信部
フロントページの続き (56)参考文献 特開 平４−334144（ＪＰ，Ａ) 特開 平６−284453（ＪＰ，Ａ) 特開 平４−213255（ＪＰ，Ａ) 特開 平６−85840（ＪＰ，Ａ) 特開 平８−251198（ＪＰ，Ａ) 特開 平９−162884（ＪＰ，Ａ) 特開 平８−335944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56
Claims (4)
- 【請求項１】 入力伝送路から受信したＡＴＭセルを共
有バッファに保存する手段と、前記共有バッファに保存
された前記ＡＴＭセルを読み出し、該読み出したＡＴＭ
セルのＶＰＩ値に従って出力伝送路を決定し、該決定し
た出力伝送路へセルを出力する手段と、前記決定した出
力伝送路へのセル入力速度が該伝送路のセル出力速度よ
りも速い過入力状態を検出する手段と、前記過入力状態
が検出されたときには前記過入力状態が回復するまで前
記共有バッファからのＡＴＭセルの読み出しを停止する
手段を備えていることを特徴とするＡＴＭセル多重分離
回路。 - 【請求項２】 前記出力伝送路のセル出力速度よりもセ
ル入力速度が速い過入力状態を検出する手段は、前記出
力伝送路側の物理レイヤデバイス内に設けられたライン
ＦＩＦＯに保存されているセル数が、蓄積可能な最大セ
ルに達したことを検出する手段により構成されているこ
とを特徴とする請求項１記載のＡＴＭセル多重分離回
路。 - 【請求項３】 入力伝送路からの信号を受信してＡＴＭ
セルを取り出す入力側物理レイヤデバイスと、前記入力
側物理レイヤデバイスから出力される前記ＡＴＭセルを
保存する共有ＦＩＦＯと、前記共有ＦＩＦＯに保存され
ているＡＴＭセルを読み出し、該読み出されたＡＴＭセ
ルヘッダのＶＰＩ値に従って前記ＡＴＭセルを該当する
出力伝送路毎に分離するＶＰＩフィルタと、内部にライ
ンＦＩＦＯと物理レイヤ終端回路を持ち、前記ＶＰＩフ
ィルタからの書き込み信号と同時に入力された前記ＡＴ
Ｍセルを前記ラインＦＩＦＯに保存し、物理レイヤ終端
回路にて前記ＡＴＭセルを出力伝送路の伝送フォーマッ
トに変換して前記出力伝送路に出力する複数の出力側物
理レイヤデバイスとを備え、 前記出力側物理レイヤデバイス内のラインＦＩＦＯは、
該ラインＦＩＦＯに保存されているセルが、蓄積可能な
最大セルに達したことを示すＦＵＬＬ信号を前記ＶＰＩ
フィルタに出力する手段を有し、前記ＶＰＩフィルタ
は、前記複数の出力側物理レイヤデバイス内のラインＦ
ＩＦＯの何れかから前記ＦＵＬＬ信号が入力されたとき
には、前記共有ＦＩＦＯに保存されている前記ＡＴＭセ
ルの読み出しを停止し、前記ＦＵＬＬ信号が解除された
ときに、前記共有ＦＩＦＯから後続 のＡＴＭセルの読み
出しを再開する手段を有していることを特徴とするＡＴ
Ｍセル多重分離回路。 - 【請求項４】 前記ＶＰＩフィルタは、前記共有ＦＩＦ
Ｏから読み出したセルのＶＰＩ値と、複数の出力伝送路
の各ＶＰＩ値とを比較し、一致した伝送路の前記出力側
物理レイヤデバイス内のラインＦＩＦＯに前記セルを送
出することを特徴とする請求項３記載のＡＴＭセル多重
分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36233897A JP3211948B2 (ja) | 1997-12-12 | 1997-12-12 | Ａｔｍセル多重分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36233897A JP3211948B2 (ja) | 1997-12-12 | 1997-12-12 | Ａｔｍセル多重分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177578A JPH11177578A (ja) | 1999-07-02 |
| JP3211948B2 true JP3211948B2 (ja) | 2001-09-25 |
Family
ID=18476599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36233897A Expired - Fee Related JP3211948B2 (ja) | 1997-12-12 | 1997-12-12 | Ａｔｍセル多重分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211948B2 (ja) |
-
1997
- 1997-12-12 JP JP36233897A patent/JP3211948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11177578A (ja) | 1999-07-02 |
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