JP3209632B2 - 荷重平均回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチウインドウ方式
の情報処理装置においてディスプレイ画面上のウインド
ウ重複部分に半透明合成画像を表示できるようにウイン
ドウ管理された画像ブレンド回路に備えられて２画像を
実際にブレンドする機能を有する荷重平均回路の改良に
関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータやワーク
ステーション等の情報処理装置において、矩形のディス
プレイ画面上に各々矩形領域である複数のウインドウを
用いて複数の文書等の情報を表示し、操作者に十分な情
報を提供することが行なわれている。最近は、情報処理
装置にビデオ信号等の動画像信号を入力し、これをウイ
ンドウに表示させることも行なわれている。

【０００３】上記従来の情報処理装置では、２つのウイ
ンドウの重複が発生した場合、ウインドウの上下関係を
設定して、重複領域には上とされたウインドウの内容が
表示されていた。したがって、下とされたウインドウの
内容は隠されて見えず、表示できる情報の量は画面の広
さで制限を受けていた。また、下とされたウインドウの
内容を見るためには、ウインドウの上下関係の設定を変
更したり、いずれかのウインドウを移動させたりという
繁雑な操作を必要とした。

【０００４】この問題を解決するためには、例えば、テ
レビジョン放送の分野での従来の画像の半透明合成手法
をマルチウインドウ方式の情報処理装置に導入すること
が考えられる。即ち、ディスプレイ画面の全体にわたっ
て画素毎にブレンド比率α（０≦α≦１）をブレンド比
率バッファに記憶しておき、該ブレンド比率バッファか
らディスプレイ画面の画素毎にブレンド比率αを読み出
して、２つのウインドウの画素Ａ，Ｂを、 α×Ａ＋（１−α）×Ｂ にしたがって画素ブレンド装置でブレンドする構成を採
用するのである。このようなブレンド比率バッファと画
素ブレンド装置とを備えた画像ブレンド回路をマルチウ
インドウ方式の情報処理装置に導入すれば、ディスプレ
イ画面上のウインドウ重複部分に半透明合成画像を表示
できる。しかも、ブレンド比率を画素単位で任意に設定
できるので、ブレンド比率の設定の柔軟性は高い。

【０００５】前記画像ブレンド装置において２画素をブ
レンドする回路，即ち荷重平均回路の具体的構成を説明
する。この荷重平均回路は、従来、３通りの方式があ
る。

【０００６】第１の方式は、図４６に示すように、前記
計算式の通り計算するように２個の乗算器６３２，６３
３及び１個の加算器６３４により構成して、画像をブレ
ンドする方式である。

【０００７】第２の方式は、図４７に示すように、前記
計算式を変形してα×（Ａ−Ｂ）＋Ｂとし、これを計算
するように減算器６３５、乗算器６３６及び加算器６３
７を各１個づつ設けて、画像をブレンドする方式であ
る。

【０００８】第３の方式は、図４８に示すように、１個
の加算回路６３８と、ｎ個（同図では４個）の選択器６
３９〜６４２とを設け、前記加算回路６３８に対し、重
みを前記選択器の個数に対応して１／２，１／４，…１
／２n のｎ通りに公比１／２の等比数列をなすように設
定し、２進数表現された入力Ａ，Ｂの何れか一方の値を
ｎ個の選択器６３９〜６４２において各々選択した後、
前記加算回路において、その選択されたｎ個の値を各々
対応する前記加算回路の重みと乗算し（以下、この重み
との乗算を重み付けと言う）、そのｎ個の乗算結果を加
算し、合計して、画像をブレンドする構成である。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の画像ブレンド回路では、ディスプレイ画面の全画面
を構成する各画素に対応して、各々ブレンド比率が設定
される構成であるため、半透明合成された画像の種類を
多数に設定でき、画像表示の柔軟性は高くなるものの、
そのブレンド比率の更新に際しては、その各ブレンド比
率をウインドウ内の第１番目のものから最後のものまで
１個づつ更新する必要が生じて、ブレンド比率の変更を
高速に行ない得ない問題があり、その結果、ウインドウ
の移動等の操作に対する応答が遅くなるという欠点があ
る。この欠点は、ブレンド比率の変更時での半透明画像
の変化がスムーズに進行するようにブレンド比率の変化
のステップ数を増やしてその変化の幅を小さくした場合
に、ブレンド比率を２進数で表現するのに必要なビット
数が増えるために、より顕著になり、ブレンド比率の更
新の応答性は一層低下する。

【００１０】また、前記従来の荷重平均回路において、
第１の方式では、２個の乗算器を用いるので、回路規模
が大きくなる欠点がある。

【００１１】更に、第２の方式では、乗算器は１個で済
む関係上、回路規模はやや小さくて済むが、減算器を用
いる関係上、回路の途中で負の数を表現して伝送すべき
箇所が生じて、この箇所で負の数に対応した演算を行な
うため、回路がやや複雑になると共に、演算回路の段数
が多いため、計算時間が長く（詳細には信号の伝搬遅延
が大きく）なり、動作速度が遅くなる欠点がある。

【００１２】加えて、第３の方式では、選択器及び多入
力の加算回路から構成されるものの、これ等を合わた回
路規模及び動作速度は共に１個の乗算器と同程度になる
ので、非常に優れたものであるが、出力値が実際には正
確にα×Ａ＋（１−α)xＢに一致せず、Ｋ×｛α×Ａ＋
（１−α)xＢ｝となるため（Ｋ＝（２n -1）／２n であ
り、１よりやや小さい値）、映像信号としては、明度が
低下する重大な欠点がある。

【００１３】また、前記何れの方式であっても、ブレン
ド比率αがα＝１又はα＝０の際、即ち、複数の入力信
号のブレンドが不要の際には、何れか１つの入力信号を
選択してそのまま出力すればよいにも拘らず、そのブレ
ンド比率に基づく計算を行なっており、このため、無駄
な消費電力を費やし、消費電力の増大を招く欠点があっ
た。

【００１４】更に、前記第３の方式では、ブレンド比率
αの値を細かい間隔刻みで指定できるようにブレンド比
率αのビット数を増やし、それに応じて加算回路のビッ
ト数を増大させた場合に、多ビット数表現のブレンド比
率が指定されたときには、実際には少ないビット数表現
のブレンド比率でも同一のブレンド動作を行い得ること
があり、この場合には、加算回路の多ビットで演算した
分、無駄な電力を消費するという欠点がある。

【００１５】本発明は斯かる点に鑑みてなされたもので
あり、本発明の荷重平均回路における目的は、所定ブレ
ンド比率での複数の入力信号のブレンドが加算回路の比
較的ビット数の少ない部分で計算できる場合には、加算
回路のその以上の冗長な部分を動作させず、その分だ
け、低消費電力化を図ることにある。

【００１６】

【課題を解決するための手段】荷重平均回路の前記目的
を達成するため、本発明では、加算回路を２個設けて、
所定ブレンド比率での複数の入力信号のブレンドが加算
回路の比較的ビット数の少ない部分で計算できる場合に
は、一方の加算回路のみでそのブレンドを実行する構成
とする。

【００１７】具体的に、請求項１記載の発明が講じた解
決手段を説明すると、請求項１記載の発明の荷重平均回
路では、ｉ、ｊ、ｍ、ｎを２以上の整数とし、ｋを自然
数とし、ｉ進数表現されたｋ個の信号よりなる第１の組
の信号とｉ進数表現されたｊ−ｋ個（ｊ＞ｋ）の信号よ
りなる第２の組の信号とのｊ個の信号が入力され、前記
ｊ個の信号に対して各々そのｊ個の入力に各々対応した
重みを乗算し、その各乗算結果を加算して、その加算結
果をｉ進数表現された信号として出力する第１の加算手
段と、ｉ進数表現されたｍ個のディジタル入力信号の中
から１つを選択するｋ個の第１の選択手段とを具備し、
前記ｋ個の第１の選択手段により各々選択されたｋ個の
信号が前記第１の組の信号として前記第１の加算手段に
入力され、ｉ進数表現されたｎ個の信号が入力され、前
記ｎ個の信号に対して各々そのｎ個の入力に各々対応し
た重みを乗算し、その各乗算結果を加算して、その加算
結果をｉ進数表現されたｊ−ｋ個の信号として出力する
第２の加算手段と、前記第２の加算手段に対応してｊ−
ｋ個設けられ、その対応する第２の加算手段の出力信号
及び前記ｍ個のディジタル入力信号中から１つを選択す
る第２の選択手段を具備し、前記ｊ−ｋ個の第２の選択
手段により各々選択されたｊ−ｋ個の信号が前記第２の
組の信号として前記第１の加算手段に入力され、前記ｍ
個のディジタル入力信号及びｉ進数表現された定数値信
号の中から１つを選択するｎ個の第３の選択手段を具備
し、前記ｎ個の第３の選択手段により各々選択されたｎ
個の信号が前記第２の加算手段に入力され、ブレンド比
率が与えられ、ｍ個のディジタル入力信号を前記与えら
れたブレンド比率で混合するように前記ｊ個の選択手段
を制御する制御手段を具備する構成としている。

【００１８】更に、請求項２記載の発明では、前記請求
項１記載の荷重平均回路において、第２の組に属する信
号の数（ｊ−ｋ）は２である構成とする。

【００１９】加えて、請求項３記載の発明では、前記請
求項２記載の荷重平均回路において、整数ｉはｉ＝２で
あり、第１の加算手段の各重みは、その各重みを大きい
順に並べた第１の数列が、前記第１の数列の最後の項を
除いて、公比１／２の等比数列をなし、この第１の数列
の先頭の項の値は１／２であり、前記第１の数列の最後
の項の値はその最後の項の直前の項の値に等しく、前記
第１の数列の最後の２つの項の重みが各々第２の組の２
つの信号の各々と乗算され、第２の加算手段の各重み
は、その各重みを大きい順に並べた第２の数列が、前記
第２の数列の最後の項を除いて、公比１／２の等比数列
をなし、この第２の数列の先頭の項の値は前記第１の数
列の最後の項の値と等しく、前記第２の数列の最後の項
の値がその直前の項の値に等しい構成とする。

【００２０】また、請求項４記載の発明では、前記請求
項３記載の荷重平均回路において、整数ｊ、ｍ、ｎは各
々、ｊ＝６、ｍ＝２、ｎ＝５である構成とする。

【００２１】

【作用】以上の構成により、請求項１、請求項２、請求
項３及び請求項４記載の発明の荷重平均回路では、ブレ
ンド比率が比較的大きな重みだけの和で実現できる場合
は、第１及び第２の選択手段は第１の加算回路の各々の
入力にｍ個のディジタル入力信号から１つを選択して与
え加算させ、第３の選択手段の全てが定数値を選択する
ので、第２の加算回路の動作が停止して、電力の消費を
低減できる。これに対し、与えられたブレンド比率の実
現に対して小さな重みの入力の加算を必要とする場合に
は、第２の選択手段の全てが第２の加算回路の出力を選
択するので、第１の加算回路及び第２の加算回路を合せ
た１つの加算回路が構成されると共に、第１の選択手段
及び第３の選択手段がｍ個のディジタル入力信号の中か
ら１つを選択して前記１つの加算回路の入力の各々に与
え、この１つの加算回路で加算動作が行われるに等しい
ので、細かい精度のブレンド比率の指定が可能になる 。

【００２２】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００２３】 （画像ブレンド回路の第１の回路例） 図１は本発明の対象の荷重平均回路が使用されるウイン
ドウ管理された画像ブレンド回路の構成図である。同図
において、１００は画素位置情報供給装置、１０２，１
０３は第１及び第２の画像メモリ、１０４は前記画素ブ
レンド装置、１０５はカウンタ、１０６はブレンド比率
バッファ、１０７はデータセレクタ、１０８はアトリビ
ュートバッファ、１０９は中央処理装置である。尚、図
１において、ビット幅を付記した太い実線は画素又は画
素に対応した情報の転送を表し、点線は画素クロックを
含んだ画素位置情報の転送を表し、細い実線はそれら以
外の情報の転送を表す。図２にデータセレクタ１０７の
機能表を示す。

【００２４】図３に画素ブレンド装置４の構成図を示
す。同図において、１１１〜１１３は第１〜第３の荷重
平均回路、１１４はＤフリップフロップ（Ｄ−Ｆ／Ｆ）
である。図５に荷重平均回路１１１〜１１３の構成図を
示す。同図の構成の詳細は後述し、ここでは簡易に説明
すると、２０１は加算回路、２０２〜２０６は前記加算
回路２０１の入力側に配置されたセレクタ、２８２はデ
コーダである。

【００２５】以上のように構成されたウインドウ管理さ
れた画像ブレンド回路について、動作を説明する。

【００２６】本回路例では、表示用の矩形画面として横
方向に１１５２画素、縦方向に９００画素の大きさをも
つ画面を用いるものとする。ただし、この画面をもつデ
ィスプレイ装置及びその制御装置は図には示さない。画
素ブレンド装置１０４の出力のディジタルＲＧＢ画素信
号はＤ／Ａコンバータを含むディスプレイ制御装置によ
ってアナログ映像信号に変換されてディスプレイ装置に
送られるものとする。

【００２７】画素位置情報供給装置１０１は、上記の画
面に表示される画素がディジタル化された情報をラスタ
ースキャン方式にて順次転送するための画素クロックを
含んだ画素位置情報を生成し出力する。ラスタースキャ
ン方式では、横方向に一列の１１５２画素を例えば左か
ら右方向に順に表示し、次に例えばその下の一列をその
左から右方向に表示する。最も下の一列を表示したら、
最も上の一列に戻って表示する。このようにして、画面
上の画素を順に転送することを繰り返す。このラスター
スキャン方式では、ある列の右端の画素を表示してから
次の一列の左端の画素を表示するまでの間は、表示位置
が離れているので、ディスプレイ装置の表示位置移動の
ための時間が必要であり、水平ブランク期間と呼ばれて
いる。この期間は画素の情報は転送されないか、転送さ
れても表示されない。また、特に最も下の一列を表示し
て、最も上の一列を表示するまでの間は、１画面のデー
タ転送の区切りでもあるので、垂直ブランク期間と呼ば
れている。画素位置情報供給装置１０１は、画素位置情
報として、画素クロックに加えて、水平ブランク期間を
示す信号と、垂直ブランク期間を示す信号とを出力す
る。画素クロックの周波数は２０ＭＨｚである。

【００２８】第１及び第２の画像メモリ１０２，１０
３、カウンタ１０５、ブレンド比率バッファ１０６、ア
トリビュートバッファ１０８は上記の画素クロック、水
平ブランク期間を示す信号、及び垂直ブランク期間を示
す信号を受け取り、同じ位置の画素に対応した情報を同
期してそれぞれ出力する。ある位置の画素の出力される
タイミングは、水平ブランク期間を示す信号及び垂直ブ
ランク期間を示す信号の変化と、画素クロックをカウン
トして決まる。

【００２９】第１及び第２の画像メモリ１０２，１０３
は、ディスプレイ装置の画面と同一の大きさの画像の画
素の情報を出力する。本回路例では、画像の画素は、光
の３原色である赤色(Red) 、緑色(Green) 、青色(Blue)
（以下ＲＧＢという。）の各成分の強さを各々８ビット
の符号なし２進整数で表した２４ビットのディジタル情
報で表現される。第１及び第２の画像メモリ１０２，１
０３の出力する画素は、画素ブレンド装置１０４でブレ
ンドされない場合は、どちらかが選んで表示され、他方
は表示されないので、その場合は画素の情報はダミーの
適当な値でよい。例えば第２の画像メモリ１０３におい
て、ビデオカメラで撮影した映像の信号をディジタル化
して取り込んで出力する場合、映像信号の解像度や表示
される大きさの問題から、横１１５２画素×縦９００画
素より小さい大きさに取り込まれることが考えられる。
その場合、第２の画像メモリ１０３は、取り込んだビデ
オカメラの画像に割り当てられた領域以外の領域の画素
を出力する時は、ダミーのデータを出力してよい。

【００３０】画素ブレンド装置１０４は、第１及び第２
の画像メモリ１０２，１０３から同期して転送されてく
る２系統のＲＧＢ画素データを、これらに同期して入力
されるブレンド比率に応じてブレンドし、ブレンド結果
としての画素を出力する。ブレンド比率は、本回路例で
は５ビットの固定小数点２進数である。その最上位ビッ
トを１の位とする。ただし、このような５ビットの固定
小数点２進数は１より大きい値も取り得るが、１を越え
る値はブレンド比率としてはおかしいので、固定小数点
２進数が１以上の場合、ブレンド比率としては１になる
ものとする。与えられたブレンド比率の値をα、第１の
画像メモリ２の出力のＲＧＢのうち任意の色成分の値を
Ａ、第２の画像メモリ３の出力の上記と同じ色成分の値
をＢとすると、画素ブレンド装置１０４は、 α×Ａ＋（１−α）×Ｂ （１） を計算する。ただし、出力される値も各成分は８ビット
であるので、式（１）の小数点以下の値は切り捨てられ
て出力される。

【００３１】画素ブレンド装置１０４の内部では、図３
に示すように、第１の荷重平均回路１１１が赤色成分に
ついて、第２の荷重平均回路１１２が緑色成分につい
て、第３の荷重平均回路１１３が青色成分について、共
通のブレンド比率により、式（１）の計算を行なってい
る。ブレンド比率の値によって、式（１）の計算にかか
る時間は違ってくるので、荷重平均回路１１１〜１１３
の出力は一旦Ｄフリップフロップ１１４が受け取って、
ブレンド比率の値にかかわらずタイミングが一定になる
ように出力される。

【００３２】それぞれの荷重平均回路１１１〜１１３
は、図４に示すような構成により式（１）の計算を行な
っている。その詳細は後述し、以下、簡単に説明する
と、ブレンド比率αの値が１と０の間のときは、加算回
路２０１と入力セレクタ２０２〜２０６とにより前記式
（１）の計算が行なわれ、加算結果が加算回路２０１か
ら出力される。

【００３３】このようにして、画素ブレンド装置１０４
により、第１の画像メモリ１０２の出力する画像と、第
２の画像メモリ１０３の出力する画像の合成画像が生成
される。この合成画像の各画素は、第１の画像メモリ１
０２の出力する画素、第２の画像メモリ１０３の出力す
る画素、あるいは両者の半透明合成された画素のいずれ
かである。

【００３４】さて、画素ブレンド装置１０４に与えられ
るブレンド比率は、カウンタ１０５、ブレンド比率バッ
ファ１０６、データセレクタ１０７、アトリビュートバ
ッファ１０８により生成される。

【００３５】カウンタ１０５は中央処理装置１０９の書
き込むブレンド比率の値を記憶し、記憶している値をデ
ータセレクタ１０７へ常に送っている。中央処理装置１
０９から、初期値、終了値、速度を指定され、指示を受
けることによって、例えば垂直ブランク期間を示す信号
をカウントして自動的に変化する。指示を受けなけれ
ば、レジスタとして一定値の保持を行なっている。

【００３６】ブレンド比率バッファ１０６は、ディスプ
レイ装置の画面の各画素に対応したブレンド比率の値を
記憶している。すなわち、１１５２×９００個のブレン
ド比率を記憶している。これによって、画面上で任意の
ブレンド比率の分布を実現することができる。画素クロ
ックを含んだ画素位置情報にしたがって、ブレンド比率
バッファ１０６内のブレンド比率データは順次読み出さ
れてデータセレクタ１０７に送られる。

【００３７】データセレクタ１０７は、アトリビュート
バッファ１０８から送られる制御信号によって、画素ご
とに、カウンタ１０５の出力した値とブレンド比率バッ
ファ１０６の出力した値のどちらかを選んで画素ブレン
ド装置１０４に出力する。

【００３８】アトリビュートバッファ１０８は、各画素
に対応して、データセレクタ１０７に与える制御信号の
値、すなわち、ブレンド比率としてカウンタ１０５の出
力とブレンド比率バッファ１０６の出力のどちらを用い
るかを１ビット２進数で記憶していて、画素クロックを
含んだ画素位置情報に応じて、順次この１ビット２進数
の制御信号をデータセレクタ１０７に出力している。

【００３９】中央処理装置１０９は操作者のウインドウ
操作に応じてブレンド比率バッファ１０６、アトリビュ
ートバッファ１０８の内容の更新を行なう。

【００４０】次に、画面上にウインドウを表示した場合
の動作を説明する。

【００４１】ディスプレイ画面上の座標を、左上端を
(0,0) として右にｘ画素、下にｙ画素移動した位置を
(x,y) と表すこととする。説明のための例として、設定
するウインドウの位置と大きさを、図５に示す。同図に
おいて、１２５〜１２７は第１〜第３の領域、１３０は
ディスプレイ画面である。第１〜第３の領域１２５〜１
２７は全て、縦横の辺がそれぞれディスプレイ画面３０
と平行な矩形の領域である。第１の領域１２５は、左上
端を(50,50) 、右下端を(529,349) とする大きさ４８０
×３００の領域である。第２の領域１２６は、左上端を
(450,400) 、右下端を(1089,879)とする大きさ６４０×
４８０の領域である。第３の領域１２７は、左上端を(3
00,200) 、右下端を(939,679) とする大きさ６４０×４
８０の領域である。

【００４２】図６において、第４の領域１２８は、上記
第１の領域１２５と第３の領域１２７の重なる領域であ
り、左上端を(300,200) 、右下端を(529,349) とする大
きさ２３０×１５０の領域である。第５の領域１２９
は、上記第２の領域１２６と第３の領域１２７の重なる
領域であり、左上端を(450,400) 、右下端を(939,679)
とする大きさ４９０×２８０の領域である。

【００４３】ここで、第１及び第２の画像メモリ１０
２，１０３はディスプレイ画面に対応して画像を記憶し
ていて、その画素を出力するものとする。いま、図７の
ように第１の領域１２５に文書１３１が表示され、第２
の領域１２６に図柄１３２が表示されていて、この文書
１３１及び図柄１３２より成る画像は図８に示すように
第１の画像メモリ１０２が記憶していて出力しているも
のとする。ブレンド比率バッファ１０６の内容は、ディ
スプレイ画面１３０上の全ての画素に対してブレンド比
率１であり（このブレンド比率を簡易に２桁１６進数
（本来は５ビット）でディスプレイ画面１３０上に並べ
ると、図８に示すようになる）、アトリビュートバッフ
ァ１０８の内容は、図８に示すようにディスプレイ画面
１３０上の全ての画素に対してブレンド比率バッファ１
０６の出力の選択を指示する値０である。これによっ
て、データセレクタ１０７はブレンド比率バッファ１０
６の出力を選択して、画素ブレンド装置１０４は全ての
画素において第１の画像メモリ１０２の出力を選択して
ディスプレイ装置に送っている。尚、この場合、カウン
タ１０５が記憶するブレンド比率の値は参照されない。

【００４４】次に、図柄１３２が表示されたウインドウ
を第３の領域１２７に移動すると、文書１３１と図柄１
３２の重複が第４の領域１２８において発生するので、
図９に示すように領域１２８で文書１３１と図柄１３２
とを半透明合成する。この半透明合成の動作を説明する
と、前記図柄１３２のうちの第４の領域１２８上に移動
してきた部分は、図１０に示すように、文書１３１のう
ちの領域１２８上の部分に上書きせずに、第２の画像メ
モリ１０３のうちの領域１２８に対応する部分に転送さ
れる。こうして、第１の画像メモリ１０２の記憶する画
像のうちの領域１２８には文書１３１の一部があり、第
２の画像メモリ１０３の記憶する画像のうちの領域１２
８には図柄１３２の一部があるので、第１及び第２の両
画像メモリ１０２，１０３の各領域１２８の画素が同時
に出力された時にブレンド比率を０と１の間の値にすれ
ば、図９のように領域１２８で文書１３１と図柄１３２
は半透明合成される。

【００４５】このとき、第４の領域１２８でブレンド比
率を０と１の間の値にするために、２通りの方法があ
る。１つは、アトリビュートバッファ１０８の内容は変
更せずに、ブレンド比率バッファ１０６の領域２８の内
容を変更する方法であり、２３０×１５０×５＝172,50
0 ビットのデータの書き込みを必要とする。もう１つ
は、ブレンド比率バッファ１０６の内容は変更せずに、
カウンタ１０５に０と１の間の値を設定し、アトリビュ
ートバッファ１０８の領域１２８の内容をカウンタ１０
５の出力を選択する値に変更する方法であり、２３０×
１５０×１＝34,500ビットのデータの書き込みを必要と
するので、ブレンド比率バッファ１０６の内容を変更す
る方法の５分の１のデータ書き込みで済む。

【００４６】従って、本回路例では、図１０に示すよう
に、ブレンド比率バッファ１０６の内容は、ディスプレ
イ画面１３０上の領域１２８を除く画素に対してブレン
ド比率１であり（同図に示すブレンド比率は図８のブレ
ンド比率と同様に簡易な２桁１６進数表示である。また
領域１２８の画素に対しては、参照されないので、同図
に斜線を施して示すように如何なる値でもよい）、カウ
ンタ１０５が記憶するブレンド比率の値は図１０に示す
ように前記と同様の簡易な２桁１６進数表示で０８であ
る。また、アトリビュートバッファ１０８の内容は、図
１０に示すようにディスプレイ画面１３０上の領域１２
８を除く画素に対してブレンド比率バッファ１０６の出
力の選択を指示する値０であり、領域１２８ではカウン
タ１０５の出力の選択を指示する値１である。これによ
って、データセレクタ１０７は、図１０に示すようにデ
ィスプレイ画面１３０上の領域１２８を除く領域に対し
てブレンド比率バッファ１０６の出力を選択し、領域１
２８ではカウンタ１０５の出力を選択する。その結果、
画素ブレンド装置１０４は、ディスプレイ画面１３０上
の領域１２８を除く画素において第１の画像メモリ１０
２の出力を選択し、領域１２８の画素において第１の画
像メモリ１０２の出力と第２の画像メモリ１０３の出力
とを半透明合成して、ディスプレイ装置に送ることにな
る。

【００４７】図９のように、ディスプレイ画面１３０の
１１５２×９００＝1,036,800 画素のうち、領域１２８
の２３０×１５０＝34,500画素でのみ０と１の間の値の
ブレンド比率でブレンドを行なっている場合、画素ブレ
ンド装置１０４の内部に設けられた荷重平均回路１１１
〜１１３の各々の内部の加算回路２０１は、領域１２８
の画素が出力される間のみ動作する。動作しない時は電
力消費はないと仮定すると、全ての画素について動作し
ている場合の34,500／1,036,800 ×100 ＝３．３％の電
力消費で済む。

【００４８】また、カウンタ１０５の計数動作を起動す
ることによって、半透明合成を行なっている場合のブレ
ンド比率を、中央処理装置１０９が一々書き込みに来な
くても、徐々に変化させることができるので、スムーズ
なブレンド比率の変化を中央処理装置１０９の負担とせ
ずに実現できる。ビデオ信号等の動画像を表示している
ときにシーンやチャンネルの切替をソフトなイメージを
与える変化で行なうことができる。図９のように静止画
のウインドウが重なっている場合も、適当な速さでスム
ーズにブレンド比率を変化させて、重複部分の情報を交
互に表示してやれば、常に一定のブレンド比率で表示す
るよりも表示内容を読みとり易く、また瞬間的に切替え
て交互に表示するよりも目が疲れなくて済む。

【００４９】 （画像ブレンド回路の第２の回路例） 本発明の画像ブレンド回路の第２の回路例について、図
面を参照しながら説明する。

【００５０】図１１は本発明の画像ブレンド回路の第２
の回路例の構成図である。同図において、１３３は２ビ
ット選択入力のデータセレクタ、１３４は２ビット出力
のアトリビュートバッファである。なお、図１と同じ構
成要素については同一番号を付した。図１２にデータセ
レクタ１３３の機能表を示す。

【００５１】本回路例は、前記第１の回路例におけるデ
ータセレクタ１０７を、カウンタ１０５の出力とブレン
ド比率バッファ１０６の出力と、それ以外の２つの固定
のブレンド比率とから選んで出力するデータセレクタ１
３３に置き換え、データセレクタ１３３の制御信号は２
ビットであるので、アトリビュートバッファ１０８を、
１つの画素に対し２ビットの制御信号を記憶するアトリ
ビュートバッファ１３４に置き換えたものである。図１
２から判るように２つの固定のブレンド比率の値は、０
と１である。したがって、ブレンド比率として、カウン
タ１０５の出力とブレンド比率バッファ１０６の出力に
２つの定数値を加えた４つの値から、画素ごとに、アト
リビュートバッファ１３４の値で制御して選ぶ。それ以
外の動作は画像ブレンド回路の前記第１の回路例と同様
である。

【００５２】前記第１の回路例の画像ブレンド回路で
は、図７のように半透明合成が行なわれていない表示状
態の時、画素ブレンド装置１０４が第１の画像メモリ１
０２の出力を選択するように、ブレンド比率バッファ１
０６は全ての画素に対して値１を記憶している。したが
って、画像ブレンド回路を含む情報処理装置の電源を投
入して、図７のような表示状態に移行するまでの間に、
一度ブレンド比率バッファ１０６の全ての画素の値を書
き込んでやる必要がある。これは１１５２×９００×５
＝5,184,000 ビットのデータの書き込みになる。

【００５３】これに対して、本回路例の画像ブレンド回
路においては、図１３に示すようにデータセレクタ１３
３が定数としてのブレンド比率の値１を選ぶことができ
るので、表示される全ての画素に対してブレンド比率の
値１を与えるために、アトリビュートバッファ１３４の
全ての画素に対応する値を２進数１１にすればよく、同
図に示すようにブレンド比率バッファ１０６に対しては
ブレンド比率の書き換えが不要となる。したがって、１
１５２×９００×２＝2,037,600 ビットのデータの書き
込みになり、２／５のデータ書き込みで済む。

【００５４】また、図９に示すようにディスプレイ表示
画面１３０上の一部の領域１２８でのみ２情報が重なっ
た場合には、図１４に示すように、ディスプレイ表示画
面１３０の領域１２８を除く領域でアトリビュートバッ
ファ１３４の値を２進数１１に設定してデータセレクタ
１３３でブレンド比率の値１を選択し、画素ブレンド装
置１０４で第１の画像メモリ１０２の出力を選択させる
と共に、ディスプレイ表示画面１３０の領域１２８では
アトリビュートバッファ１３４の値を２進数０１に設定
してデータセレクタ１３３でカウンタ１０５のブレンド
比率の値０８を選択させ、画素ブレンド装置１０４で第
１の画像メモリ１０２の出力と第２の画像メモリ１０３
の出力とをそのブレンド比率０８で合成させる。

【００５５】以上のように、本第２の回路例によれば、
前記第１の回路例の１ビット選択入力のデータセレクタ
１０７を、２ビット選択入力のデータセレクタ１３３に
置き換え、アトリビュートバッファ１０８を、２ビット
出力のアトリビュートバッファ１３４に置き換えること
によって、ウインドウに対応してブレンド比率を設定す
る場合に、書き込むデータ量がより少なくて済む。

【００５６】 （画像ブレンド回路の第３の回路例） 以下、本発明の画像ブレンド回路の第３の回路例につい
て、図面を参照しながら説明する。

【００５７】図１５は本発明の第３の回路例の構成図で
ある。図１５において、１３５はウインドウ情報記憶装
置、１３６は制御信号決定装置である。なお、図１１と
同じ構成要素については同一番号を付した。

【００５８】本回路例は、前記第２の回路例におけるア
トリビュートバッファ１３４を、ウインドウ情報記憶装
置１３５及び制御信号決定装置１３６に置き換えたもの
である。

【００５９】ウインドウ情報記憶装置１３５は、表示す
るウインドウの各々の座標、優先度（重なり情報）、及
びブレンド比率の選択を記憶する。例えば、図７及び図
９の状態でのウインドウ情報記憶装置１３５の記憶情報
は、それぞれ図１６及び図１７の表のようになる。ただ
し、図１６及び図１７の備考欄の情報は、ウインドウ情
報記憶装置１３５に記憶する必要はない。ウインドウ情
報記憶装置１３５の記憶した情報は、制御信号決定装置
１３６によって常に参照されている。

【００６０】制御信号決定装置１３６は、画素位置情報
供給装置１０１からの画素クロック、水平ブランク期間
を示す信号及び垂直ブランク期間を示す信号を受け取
り、水平ブランク期間を示す信号と画素クロックとをカ
ウントして、転送される画素の座標を計算する。この座
標と、ウインドウ情報記憶装置１３５の記憶した各ウイ
ンドウの座標とを比較して、転送される画素がどのウイ
ンドウに含まれるか決定する。２つ以上のウインドウに
含まれる場合、優先度が最大のウインドウに含まれるも
のとする。制御信号決定装置１３６は、こうして決定し
たウインドウの、ブレンド比率の選択により、データセ
レクタ１３３の制御信号を決定して出力する。この出力
の内容は、前記図７に示すディスプレイ表示画面上に２
情報の重なりがある場合及びその重なりがない図９の場
合の双方で、図１３及び図１４と同一である。

【００６１】ウインドウ情報記憶装置１３５の記憶する
情報は、画面の全ての座標に対して、それが含まれると
決定されるウインドウは唯一つでなければならない。す
なわち、座標計算で２つ以上のウインドウに含まれる場
合、優先度が最大のウインドウは唯一つでなければなら
ない。中央処理装置１０９は、ウインドウの設定を行な
いウインドウ情報記憶装置１３５の記憶内容を更新する
際に、この制約に従わなければならない。

【００６２】ウインドウ情報記憶装置１３５の記憶する
それぞれのウインドウ（図１６及び図１７の表の１行の
データに対応）は、操作者の操作する単位としてのウイ
ンドウと必ずしも一致しない。例えば、図９の表示状態
では、操作者の操作する単位としてのウインドウは、第
１の領域１２５に表示された文書１３１と、第３の領域
１２７に表示された図柄１３２との２つであるが、ウイ
ンドウ情報記憶装置１３５では、これらに加えて全画面
を表すルートウインドウと、第４の領域１２８に相当す
る重複部分に対応したウインドウのデータが必要であ
り、図１７の情報を記憶する。図１７において、例えば
第４の領域１２８内の表示位置では、ルートウインドウ
以外の３つの登録されたウインドウが座標計算で一致す
るが、優先度を考慮すると、優先度２の、文書１３１と
図柄１３２との重複に対応するウインドウのみが選ば
れ、上記の制約を満たしている。

【００６３】各画素のブレンド比率の決定方法は上記の
通りであり、それ以外の本回路例の動作は前記第２の回
路例と同一である。

【００６４】前記第２の回路例の画像ブレンド回路で
は、電源を投入してから図７のように半透明合成が行な
われていない表示状態へ移行するまでの間に、画素ブレ
ンド装置１０４が第１の画像メモリ１０２の出力を選択
するように、アトリビュートバッファ１３４に、全ての
画素に対して、２進数１１が書き込まれる。したがっ
て、１１５２×９００×２＝2,037,600 ビットのデータ
の書き込みになる。

【００６５】これに対して、本回路例では、図７の表示
状態へ移行するために、上記のアトリビュートバッファ
１３４のデータの書き込みの代りに、ウインドウ情報記
憶装置１３５に図１６の表の情報を書き込むだけで良
い。このデータのビット数は、横方向の座標が１１ビッ
ト、縦方向の座標が１０ビット、優先度は、いくつを最
大とするかは登録可能とするウインドウの数にもよる
が、仮に０〜５１１として９ビット、ブレンド比率の選
択は制御信号をそのまま用いて２ビットとすると、１つ
のウインドウで３２ビット必要であり、図１６では３つ
のウインドウ情報があるので９６ビットで良い。

【００６６】また、図７から図柄３２のウインドウを移
動して図９の状態に移行する場合でも、第１及び第２の
回路例の画像ブレンド回路のように、アトリビュートバ
ッファ１８又は１３４の領域１２８の内容をカウンタ１
０５の出力を選択する値に変更するため、２３０×１５
０＝34,500 画素の情報を変更する代りに、ウインドウ
情報記憶装置１３５の、図柄１３２のウインドウに対応
する情報を更新し、領域１２８に相当する重複部分に対
応するウインドウの情報を追加してやればよく、６４ビ
ットのデータ書き込みでよい。

【００６７】本第３の回路例では、ウインドウの数や重
複箇所を増やすと、ウインドウ情報記憶装置１３５に記
憶しなければならない情報が増え、ウインドウの操作に
より更新しなければならない情報量も増える。したがっ
て、ウインドウの数や重複箇所の設定可能な限界が、ウ
インドウ情報記憶装置１３５の記憶容量によって制限さ
れる。このことを考慮しても、ウインドウの操作により
表示状態の面積（画素数）が大きい場合に対しては必要
なデータ書き込み量は少なくて済む。

【００６８】以上のように本第３の回路例によれば、前
記第２の回路例におけるアトリビュートバッファ１３４
を、ウインドウ情報記憶装置１３５及び制御信号決定装
置１３６に置き換えることによって、ウインドウに対応
してブレンド比率を設定したり、ウインドウ操作に対し
て表示状態を更新したりする場合に、書き込むデータ量
がより少なくて済む。

【００６９】尚、前記第１の回路例におけるアトリビュ
ートバッファ１０８を、本回路例の場合と同様のウイン
ドウ情報記憶装置と制御信号決定装置とに置き換えても
よい。

【００７０】さて、上記全ての回路例ではレジスタの役
割を兼ねたカウンタ１０５をただ１つ設けたが、２つ以
上設けても良い。特に、第２及び第３の回路例におい
て、データセレクタ１３３の選択する固定の値０、１の
代りに、レジスタ又はカウンタを増やしてその出力を選
択しても良い。その場合、レジスタの数だけ、個別に高
速にブレンド比率を書き換えることのできる領域を増や
すことができる。ただし、レジスタを増やすと、データ
セレクタ１０７又は１３３の選択する選択肢の数が増
え、その制御信号のビット数が増えて、アトリビュート
バッファ１０８又は１３４あるいはウインドウ情報記憶
装置１３５の容量が増加し、高速化の効果も小さくなっ
てくることに注意しなければならない。低速でも許容で
きるような場合は、ブレンド比率バッファ１０６で任意
のブレンド比率分布が実現できることも考慮する必要が
ある。

【００７１】 （荷重平均回路の第１の提案例） 以下、本発明の荷重平均回路の第１の提案例について前
記図４を参照して説明する。

【００７２】図４は本発明の第１の提案例の構成図であ
る。同図において、２０１は加算回路、２０２〜２０６
は選択器である。各選択器２０２〜２０６の論理回路図
を図１８に示す。同図において、２０７は反転器、２０
８〜２１５は２入力論理積回路、２１６〜２３１は２入
力論理和回路である。

【００７３】加算回路２０１は、図１９に示す部分加算
回路２３２と、図２０に示す部分加算回路２５７を継続
接続して構成される。図１９の部分加算回路２３２の出
力Σ１が図２０の部分加算回路２５７の入力Ａに、部分
加算回路２３２の出力Σ２が加算回路２５７の入力Ｂに
接続される。図１９、図２０において、２３３〜２５６
及び２５８〜２６５は１ビットの全加算器である。図２
１にその論理回路の動作の真理値表を示す。

【００７４】前記加算回路２０１は桁ずらしによってそ
れぞれ１／２，１／４，１／８，１／１６，１／１６に
重み付けられた８ビットの２進数を入力して加算し、そ
の合計を出力するようになっている。前記各重みの和は
１になっており、また、１／２，１／４，１／８，１／
１６は公比１／２の等比数列になっている。出力の重み
は各重みの和、即ち１であり、最小の重み１／１６とは
４桁ずれた関係になるので、出力は１２ビットになる。
選択器２０２〜２０６はそれぞれの重みの入力に入力信
号Ａ，Ｂのどちらを与えるかを選ぶようになっている。
それぞれの選択器の選択制御信号を S2 〜S6とする。

【００７５】次に、前記荷重平均回路の具体的構成及び
動作を説明する。選択器の選択制御信号入力Ｓは０又は
１であり、Ｓ＝１のとき出力はＹ＝Ａに、Ｓ＝０のとき
出力はＹ＝Ｂになるので、例えば選択器２０２の出力Ｙ
はＹ＝[ S2x Ａ + (1-S2)xＢ]と表すことができる。こ
うして、各選択器の出力を重みをつけて合計することか
ら、加算回路２０１の出力の値をＡ，Ｂ，S2〜S6で表す
と、下記式(2) となり、これを変形すると、下記式(3)
となり、更に変形して下記式(4) となる。

【００７６】 [S1x Ａ + (1-S2)xＢ ]/2 + [ S3xＡ + (1-S3)xＢ ]/4 + [S4x Ａ + (1-S4)xＢ ]/8 + [S5x Ａ + (1-S5)xＢ ]/16 + [S6x Ａ + (1-S6)xＢ ]/16 …(2) [S2/2 + S3/4 + S4/8 + S5/16 + S6/16 ]x Ａ + [ (1-S2)/2 + (1-S3)/4 + (1-S4)/8 + (1-S5)/16 + (1-S6)/16 ]xＢ …(3) [S2/2 + S3/4 + S4/8 + S5/16 + S6/16 ]x Ａ + ( 1-[ S2/2 + S3/4 + S4/8 + S5/16 + S6/16 ] )xＢ …(4) 即ち、ブレンド比率α = S2/2 + S3/4 + S4/8 + S5/16
+ S6/16 とすると、出力はαx Ａ + (1-α)xＢとなって
いる。α = S2/2 + S3/4 + S4/8 + S5/16 + S6/16 の第
１項〜第４項は、選択制御信号(S2,S3,S4,S5) が小数点
以下４桁の２進数を表していることを示している。した
がって、第１項〜第４項により、０〜0.9375の範囲の0.
0625刻みの１６通りの値を表すことができる。選択制御
信号 S6＝０の場合は第５項が０になるのでブレンド比
率αは上に示したとおりの値になり、選択制御信号 S6
＝１の場合は第５項の値は 0.0625 になるのでブレンド
比率αは 0.0625 〜１の範囲で 0.0625 刻みの１６通り
の値をとることになる。したがって、選択制御信号S6＝
０の場合とS6＝１の場合のブレンド比率αの取り得る場
合の数は、１５通り重複する。結局、選択制御信号(S2,
S3,S4,S5,S6)によって０〜１の範囲で0.0625刻みの１７
通りのブレンド比率αの値を指定することができる。

【００７７】このように、本提案例の荷重平均回路によ
って、αx Ａ + (1-α)xＢの値を正確に、ブレンド比率
αの値が０〜１の範囲で１７通りの場合について、計算
できることが示された。

【００７８】ここで、具体的な数値を入力した動作の例
を示す。入力信号ＡとＢの値が１０進数で各々 217、38
とすると、２進数で表せば各々１１０１１００１，００
１００１１０である。ここに、選択制御信号(S2,S3,S4,
S5,S6)＝( １，０，１，１，０) とすると、下記式(5)
となる。

【００７９】 α＝ 1/2 + 1/8 + 1/16 = 11/16 ＝ 0.6875 …(5) これらの入力によって、選択器２０２，２０４，２０５
は入力信号Ａの値を選び、選択器２０３，２０６は入力
信号Ｂの値を選ぶ。したがって、加算回路２０１では以
下の計算が行なわれる。

【００８０】 出力の１２ビット２進数１０１００００１．０００１は
１０進数に直すと、161.0625であり、計算 217 x 0.687
5 + 38 x 0.3125 が正しく行なわれていることが判る。

【００８１】もう一つの例を示す。入力信号ＡとＢの値
が１０進数で各々 25,131 とすると、２進数で表せば各
々０００１１００１，１０００００１１である。選択制
御信号(S2,S3,S4,S5,S6)＝( １，１，０，１，０) とす
ると、下記式(6) となる。

【００８２】 α＝ 1/2 + 1/4 + 1/16 = 13/16 = 0.8125 …(6) これらの入力によって、選択器２０２，２０３，２０５
は入力信号Ａの値を選び、選択器２０４，２０６は入力
信号Ｂの値を選ぶ。したがって、加算回路２０１では以
下の計算が行なわれる。

【００８３】 出力の１２ビット２進数００１０１１００．１１１０は
１０進数に直すと、44.875であり、計算 25 x 0.8125 +
131 x 0.1875 が正しく行なわれていることが判る。

【００８４】次に、本提案例の荷重平均回路と乗算器と
を比較する。

【００８５】本提案例の荷重平均回路は、８ビットの入
力を５つ持つ加算回路２０１の各入力に、８ビットの選
択器２０２〜２０６の５個をそれぞれ接続して構成され
る。８ビットの選択器は図１８のように 2,2入力のＡＮ
Ｄ−ＯＲ回路が８つと、反転器が１つで構成される。し
たがって、本提案例の荷重平均回路はＡＮＤ−ＯＲ回路
を４０個持つ。８ビットと５ビットの値を掛ける乗算器
は、８ビットの入力５つ分，即ち何通りかの重みに分け
られる４０ビットの入力に、乗数の各ビットと被乗数の
各ビットの組（８×５＝４０通り）のＡＮＤをとる２入
力ＡＮＤゲートを４０個接続して構成される。このよう
に、本提案例の荷重平均回路と、８ビット×５ビットの
乗算器において、加算回路の規模は全く同じである。そ
の前段の回路は、ＡＮＤゲート４０個とＡＮＤ−ＯＲ回
路４０個の差の分、本提案例の方が若干大きいが、加算
回路の規模からすると無視できる規模であるので、回路
全体同士は、計算時間、回路規模ともほぼ同じと言え
る。

【００８６】以上説明したように、本提案例は、重みの
総和が重みの最大値１／２の２倍である１となるように
多入力の加算回路を構成し、ディジタル入力信号Ａ，Ｂ
から加算回路に入力する信号を各々の重み毎に選ぶ選択
器を有することにより、回路規模、動作速度が１個の乗
算器と同程度という少ないゲート数、速い計算速度を持
ち、且つ正確にαx Ａ + (1-α)xＢを計算する荷重平均
回路を提供できる。

【００８７】尚、本提案例では、２進数表現の４個の入
力信号を加算器２０１に入力したが、その入力信号は２
進数表現でなくても、ｉ進数表現であればよい。このこ
とは以下の説明でも同様である。 （荷重平均回路の第２の提案例） 以下、本発明の荷重平均回路の第２の提案例について図
面を参照しながら、説明する。

【００８８】図３２は本発明の荷重平均回路の第２の提
案例の構成図である。同図において、２６６は零捨一入
を行なう回路である。尚、図４と同じ構成要素には同一
番号を付して、その説明を省略する。

【００８９】図３３に零捨一入を行なう回路２６６の論
理回路図を示す。同図において、２６７〜２７４は２入
力排他的論理和回路であり、２７５〜２８１は２入力論
理積回路である。

【００９０】零捨一入を行なう回路２６６は、１２ビッ
トの入力より、下位３ビットは切捨て、上位より９ビッ
ト目が０の場合はこれも無視し、上位８ビットをそのま
ま出力し、上位より９ビット目が１の場合は上位より８
ビット目に繰り上げて１を加えて計算して、上位８ビッ
トを出力するものである。

【００９１】尚、本提案例では、Ａ≦１１１１１１１１
( ２進数) 、Ｂ≦１１１１１１１１( ２進数) 、０≦α
≦１であるので、零捨一入を行なう回路２６６に入力さ
れる値、即ち加算回路２０１の出力はαx Ａ + (1-α)x
Ｂ≦１１１１１１１１．００００( ２進数) である。し
たがって、零捨一入を行なう回路２６６において、繰り
上げの桁上げが桁あふれを生じることはないので、論理
積回路２８１の出力と入力信号 IN[11] の論理積をとっ
て上位ビットへの桁上げとする必要はない。

【００９２】本提案例の荷重平均回路の具体的構成及び
動作を説明する。加算回路２０１の出力までは全く第１
の提案例と同じであるので、説明を省く。加算回路２０
１の出力は１２ビットであるが、零捨一入を行なう回路
２６６により、９ビット目で零捨一入が行なわれて８ビ
ットに丸められて、出力される。

【００９３】具体的な数値を入力した場合の動作の例を
示す。例とする数値の値は、簡単のため第１の提案例で
示した値とする。先ず、入力信号ＡとＢの値が１０進数
で各々 217、38で、(S2,S3,S4,S5,S6)＝( １，０，１，
１，０) ，即ちα＝ 0.6875の場合、第１の提案例で示
したように、加算回路２０１の出力は１２ビット２進数
で１０１００００１．０００１であり、１０進数に直す
と、161.0625である。この値が零捨一入を行なう回路２
６６に入力されると、上位より９ビット目の小数第一位
は０であるので、小数点以下は切り捨てられる。したが
って、零捨一入を行なう回路２６６の出力は８ビット２
進数で１０１００００１であり、１０進数に直すと 161
である。この場合には、誤差は -0.625 である。

【００９４】もう一つの例を示す。入力信号ＡとＢの値
が１０進数で各々 25,131 で、選択制御信号(S2,S3,S4,
S5,S6)＝( １，１，０，１，０) ，即ちα＝ 0.8125 の
場合、第１の提案例で示したように、加算回路２０１の
出力は１２ビット２進数００１０１１００．１１１０で
あり、１０進数に直すと 44.875 である。この値が零捨
一入を行なう回路２６６に入力されると、上位より９ビ
ット目の小数第一位は１であるので、小数点以下は繰り
上げられる。したがって、零捨一入を行なう回路２６６
の出力は８ビット２進数で００１０１１０１あり、１０
進数に直すと 45 である。この場合、誤差は0.125 で
ある。

【００９５】誤差を第１の提案例の場合と比較する。小
数点の位置は８ビット目と９ビット目の間とする。別の
言い方をすれば、８ビット目が１の位とする。第１の提
案例の出力を、９ビット目以下を切捨てて８ビットに丸
めて用いた場合の誤差εは -0.9375≦ε≦ 0であり、一
様分布と仮定した平均は -0.46875 である。本提案例の
場合、誤差εは -0.4375≦ε≦ 0.5であって、一様分布
と仮定した平均は 0.03125 である。

【００９６】このように、本提案例の荷重平均回路は、
零捨一入を行なう回路を備えることで、誤差の平均値を
小さくすることができる。

【００９７】尚、加算回路２０１の部分加算回路２５７
の回路を変更して、零捨一入を行う回路２６６を内蔵す
るようにしてもよい。その場合、回路の段数を節約し
て、回路量と計算時間が小さくなる効果がある。

【００９８】 （荷重平均回路の第３の提案例） 以下、本発明の荷重平均回路の第３の提案例について図
面を参照しながら、説明する。

【００９９】図２４は本発明の荷重平均回路の第３の提
案例の構成図である。同図において、２８２は各選択器
２０２〜２０６を制御する選択制御信号を出力する制御
手段としてのデコーダである。尚、図４と同じ構成要素
には同一番号を付して、その説明を省略する。

【０１００】デコーダ２８２の回路を図２５に示す。同
図において、２８３〜２８６は２入力論理和回路であ
る。

【０１０１】前記第１の提案例で示した通り、加算回路
２０１は桁ずらしによってそれぞれ１／２，１／４，１
／８，１／１６，１／１６に重み付けられた８ビットの
２進数を入力して加算し、その合計を出力するようにな
っている。

【０１０２】本提案例の荷重平均回路の具体的構成及び
動作を説明する。デコーダ２８２により、入力ｒは選択
器の選択制御信号 S2 〜S6に変換されて出力される。選
択器２０２〜２０６及び加算回路２０１の動作は第１の
提案例に示した通りである。そこで示したように、選択
器２０２〜２０５に対応した重みは１／２，１／４，１
／８，１／１６と公比１／２の等比数列になっているの
で、選択制御信号S6＝０の場合は、(S2,S3,S4,S5) を小
数点以下の４桁の２進数とみたブレンド比率α＝ S2/2
+ S3/4 + S4/8 + S5/16 で動作する。入力ｒは５ビット
の固定小数点２進数で、最上位ビットが１の位であり、
0.0000〜1.1111の範囲を表している。したがって、最上
位が０の場合、デコーダ２８２は入力ｒの下位４ビット
を選択制御信号(S2,S3,S4,S5) としてそのまま出力し、
選択制御信号S6＝０にする。入力ｒの最上位ビットが１
の場合、その値は１以上であるが、１を超えるような値
に対しては、ブレンド比率α＝１として動作する。つま
り、ブレンド比率は１で飽和するという解釈をとってい
る。従って、入力ｒの最上位ビットが１の場合は、S2＝
S3＝S4＝S5＝S6＝１にする。

【０１０３】具体的に幾つかの入力ｒの値について、選
択器の選択制御信号S2〜S6がどのようになるかを示す。
例えば入力ｒ＝ 1.0110 の場合には、最上位ビットが１
であるので、(S2,S3,S4,S5,S6)＝( １，１，１，１，
１) である。ｒ＝0.1001の場合には、最上位ビットが０
であるので、(S2,S3,S4,S5,S6)＝( １，０，０，１，
０) である。

【０１０４】以上のように、本提案例では、加算回路の
入力の重み１／２，１／４，１／８，１／１６，１／１
６のうち、最後の１／１６を除いて公比１／２の等比数
列をなし、最後の重みが直前の重みに等しく、１／１６
であることにより、ある範囲でブレンド比率を表す固定
小数点数ｒをそのまま選択器の選択制御信号に用いるこ
とができ、更に、入力ｒを選択器の選択制御信号に変換
し出力するデコーダを付加することにより、固定小数点
数ｒをそのまま選択器の選択制御信号に用いることがで
きない範囲に対しても、入力ｒの値に対して正しい動作
をするように選択器を制御することができる。したがっ
て、本提案例はブレンド比率を表す固定小数点数ｒの全
ての場合に対して正しい動作をする。

【０１０５】 （荷重平均回路の第４の提案例） 以下、本発明の荷重平均回路の第４の提案例について図
面を参照しながら、説明する。

【０１０６】図２６は本発明の荷重平均回路の第４の提
案例のブロック図である。同図において、２８７〜２９
１は第１の選択器、２９２は第２の選択器、６０１はデ
コーダである。尚、図４と同じ構成要素については同一
番号を付して、その説明を省略する。図２７に第１の選
択器の論理回路図を、図２８に第２の選択器の論理回路
図を、図２９にデコーダ６０１の回路図を各々示す。

【０１０７】図２７において、２９３〜３１８は２入力
論理積回路、３１９〜３２６は３入力論理和回路、３２
７、３２８は反転器である。図２８において、３２９〜
３５４は２入力論理積回路、３５５〜３６２は３入力論
理和回路、３６３、３６４は反転器である。

【０１０８】加算回路２０１の重みつけは、第１の提案
例と同様である。その出力は１２ビットであるが、本提
案例では、出力として８ビットを必要とし、下位４ビッ
トを切捨てて選択器２９２に入力している。選択器２８
７〜２９１は、それぞれに対応した定数値C2〜C6と、入
力信号Ａ，Ｂとを入力し、加算回路２０１のそれぞれの
重みの入力に、入力信号Ａ，Ｂ及び定数値の３つの値か
ら１つを選んで与えるように動作する。選択器２９２
は、加算回路２０１の出力（上位８ビット）と入力信号
Ａ，Ｂの３つの値から１つを選んで出力する。

【０１０９】また、図２９のデコーダ６０１において、
６０２は４入力論理和回路、６０３は２入力論理和回路
である。

【０１１０】次に、本荷重平均回路の具体的構成及び動
作を説明する。

【０１１１】選択制御信号SC＝０のとき、選択器２８７
〜２９１は各々の選択制御信号S2〜S6によって、入力信
号Ａ，Ｂのどちらかを選び、選択器２９２は加算回路２
０１の出力を選ぶ。従って、このときは本回路の動作は
従来例と同様であり、ブレンド比率α = S2/2 + S3/4 +
S4/8 + S5/16 + S6/16 による合成の計算αx Ａ+(1-
α)xＢを行ない、出力する。

【０１１２】一方、選択制御信号SC＝１のときには、選
択器２８７〜２９１は各々に入力された定数値C2〜C6を
加算回路２０１に入力する。このとき、選択器２９２は
選択制御信号SAB によって入力信号Ａ，Ｂのどちらかを
選んで、出力する。SAB ＝１のとき入力信号Ａが、SAB
＝０のときＢがそれぞれ出力される。

【０１１３】次に、本提案例の荷重平均回路と、前記第
１の提案例の荷重平均回路との消費電力を比較する。電
力を算出するための仮定として、どちらの回路も、例え
ばCMOSなどの直流消費電力の非常に少ない素子を用いて
おり、直流消費電力は無視できるものとし、電力は、論
理ゲート（全加算器を含む）の出力端子において、値が
反転した時に消費されるとする。但し、過渡的な反転は
存在せず、どの出力端子も入力が変化した時から次の入
力が変化する時までの間に、多くとも１回だけ反転し
て、正しい値になるものとする。その消費電力の値は、
出力負荷容量に依存する部分は簡単のために無視して、
どの端子でも１(MHz) 当り２５( μW)を消費するものと
する。

【０１１４】また、動作周波数は２０(MHz) とし、どち
らの荷重平均回路もブレンド比率α＝１であって、入力
信号Ａを出力するよう制御が固定されるものとし、入力
信号Ａは(0,0,0,0,0,0,0,0) と(1,1,1,1,1,1,1,1) とに
交互に変化するものと仮定する。

【０１１５】本提案例の荷重平均回路では、ブレンド比
率α＝１の場合は、選択制御信号SC＝１とされ、選択器
２８７〜２９１及び加算回路２０１の内部の論理ゲート
の出力端子は全て一定で反転することがないので、それ
らの消費電力は０になる。選択器２９２の内部で入力信
号Ａの経路に当たる論理積回路８個と論理和回路８個の
出力だけが画素毎に反転するので、消費電力は２５( μ
W/MHz)×２０(MHz) ×１６( 個) ＝８０００( μW)＝８
(mW)である。

【０１１６】第１の提案例の荷重平均回路では、ブレン
ド比率α＝１の場合は、選択制御信号S2〜S6の値は全て
１とされ、選択器３５５〜３５９は全て入力信号Ａを通
過させる。従って、１個の選択器では前記の選択器２９
２と同様の動作をするので、８(mW)消費され、選択器３
５５〜３５９では合計４０(mW)消費される。更に、加算
回路２０１の内部では、Σ[3:0] の４ビットを除いて全
ての全加算器の出力が画素毎に反転する。全加算器２８
１〜３０４，３０６〜３１３は全部で３２個あり、その
出力端子は６４個であって、反転するのは６０個にある
ので、消費電力は２５( μW/MHz)×２０(MHz) ×６０(
個) ＝３００００( μW)＝３０(mW)である。よって、前
記第１の提案例の荷重平均回路の消費電力は、合計し
て、７０ (mW)となる。

【０１１７】尚、ブレンド比率αが０と１の間の値の場
合、本提案例の荷重平均回路でも加算回路２０１が動作
する。従って、この場合の消費電力は、選択器２９２で
消費する分（８(mW)）、本提案例の荷重平均回路の方が
従来例の回路より大きくなる。入力信号Ａは前記の条件
で与え且つ入力信号ＢはＢ＝Ａとなるように与えた場
合、加算回路２０１の動作は前記のブレンド比率α＝１
の場合と同じになるので、本提案例の荷重平均回路の消
費電力は７０＋８＝７８(mW)である。

【０１１８】このように、本提案例の荷重平均回路は、
第１の提案例に比べて、ブレンド比率α＝１とした場
合、またα＝０とした場合も同様に、非常に消費電力が
小さくなる。尚、ブレンド比率α＝１の制御の状態が１
画素しか維持されず、直ぐに切替えられたような場合
は、消費電力低減の効果はないが、このような使用状況
はまれであり、ブレンド比率α＝１の状態が半固定又は
切り替わっても数百画素毎になるような使用状況が通常
であると考えられるので、消費電力低減の効果は現れ
る。

【０１１９】以上説明したように、本提案例によれば、
前記第１の提案例の荷重平均回路の選択器に代えて、入
力信号Ａ，Ｂ及び定数値から選択して入力することので
きる第１の選択器２８７〜２９１を採用すると共に、加
算回路２０１の出力及びディジタル入力信号Ａ，Ｂの中
から１つを選択して出力する第２の選択器２９２を設け
ることにより、ディジタル入力信号Ａ，Ｂを選択して出
力すればよい場合には、加算回路２０１を動作させず、
消費電力を低減する荷重平均回路を提供することができ
る。

【０１２０】 （荷重平均回路の第５の提案例） 以下、本発明の荷重平均回路の第５の提案例について図
面を参照しながら、説明する。

【０１２１】図３０は本発明の荷重平均回路の第５の提
案例のブロック図である。同図において、２３２は第１
の部分加算回路、３６５は第２の部分加算回路である。
尚、図２６と同じ構成要素については同一番号を付し
て、その説明を省略する。また、第１の部分加算回路２
３２の内部構成は図１９に示される。

【０１２２】図３１に第２の部分加算回路３６５のブロ
ック図を示す。同図において、３６７は４ビットの第２
の桁上げ伝搬加算器、３６８は４ビットの値と７ビット
の値とを加算する第１の桁上げ伝搬加算器、３６６は４
ビットの第３の桁上げ伝搬加算器、３６９は第６の選択
器である。

【０１２３】図３２に前記第２及び第３の桁上げ伝搬加
算器３６６、３６７の回路構成図を示す。同図におい
て、３７０〜３７３は１ビットの全加算器である。

【０１２４】図３３に前記第１の桁上げ伝搬加算器３６
８の回路構成図を示す。同図において、３７４〜３７７
は１ビットの全加算器である。

【０１２５】前記第１の桁上げ伝搬加算器３６８は、最
下位ビットからある中間ビットまでの入出力について加
算を行ない、前記中間ビットより生じた桁上げを出力す
る。前記第２の桁上げ伝搬加算器３６７は、前記第１の
桁上げ伝搬加算器３６８の桁上げが０であると仮定した
場合の、第２の部分加算回路２３２の中間ビットより上
位のビットの入出力について加算を行なう。また、第３
の桁上げ伝搬加算器３６６は、前記第１の桁上げ伝搬加
算器３６８の桁上げが１であると仮定した場合の、第２
の部分加算回路２３２の中間ビットより上位のビットの
入出力について加算を行なう。第６の選択手段３６９
は、前記第１の桁上げ伝搬加算器３６８の桁上げの値が
０ならば第２の桁上げ伝搬加算器３６７の出力を選び、
桁上げの値が１ならば第３の桁上げ伝搬加算器３６６の
出力を選んで出力する。

【０１２６】第６の選択器３６９は、２系統の５ビット
の２進数を選択するものであり、その構成は、図１８に
示された選択器から３ビット分の回路を取り除いたもの
になる。例えば、図１８の回路から２入力論理積回路２
２６〜２３１、２入力論理和回路２１３〜２１５を取り
除いた回路でもって第３の選択器３６９を構成すること
ができる。

【０１２７】次に、本提案例の荷重平均回路の具体的構
成及び動作を説明する。

【０１２８】本提案例は前記第４の提案例の加算回路２
０１の部分加算回路２５７を部分加算回路３６５に置き
換えたものであり、加算回路の計算機能については全く
同一であるので、第４の提案例と同様に、選択制御信号
SC＝０のとき、合成の計算αx Ａ + (1-α)xＢを行な
い、選択制御信号SC＝１のとき、選択制御信号SAB によ
って入力信号Ａ，Ｂの何れかを選んで出力し、SAB ＝１
のとき入力信号Ａが、SAB ＝０のときＢがそれぞれ出力
される構成である。

【０１２９】次に、本提案例の荷重平均回路と、前記第
１の提案例の荷重平均回路とを比較する。

【０１３０】消費電力については、本提案例の荷重平均
回路は、第１の提案例と同様に、ブレンド比率α＝１と
した場合及びα＝０とした場合に、第１及び第２の部分
加算回路２３２，３６５の両入力が固定されるので、選
択器２９２で消費される電力は８(mW)の小さな電力で済
む。

【０１３１】一方、ブレンド比率αが０と１の間の値で
ブレンド計算を行なう場合、第１及び第２の部分加算回
路２３２，３６５の双方が電力を消費するようになる。
本提案例では、第１の提案例より少し回路量が増えた
分、消費電力は少し増大する。本提案例の荷重平均回路
は、第１の提案例よりも全加算器４個と、反転器１個
と、論理積回路１０個と、論理和回路５個分大きいの
で、これらの出力端子が全部２０(MHz) で反転したと仮
定すると、出力端子は２４個になるから、２５( μW/MH
z)×２０(MHz) ×２４( 個) ＝１２０００( μW)＝１２
(mW)の電力増加になり、本提案例の荷重平均回路全体で
の消費電力は９０(mW)になる。

【０１３２】続いて、それぞれの動作速度を比較する。

【０１３３】前記第４の提案例において、加算回路２０
１の内部の最長経路は例えば全加算器２４０の入力から
各全加算器２４８、２５６、２６５、２６４、２６３、
２６２、２６１、２６０、２５９を経由して全加算器２
５８の出力までの間に、全加算器１１個を通っているの
に対し、本提案例では、第１の部分加算回路２３２と第
２の部分加算回路３６５では、最長経路は例えば全加算
器２４０の入力から各全加算器２４８、２５６、３７
７、３７６、３７５、３７４を経由し、第６の選択器３
２９の内部で反転器１個、論理積回路１個、論理和回路
１個を通っているので、本提案例の荷重平均回路での最
長経路は全加算器７個、反転器１個、論理積回路１個、
論理和回路１個から成る。

【０１３４】全加算器の伝搬遅延は約３(ns)，他の論理
回路の伝搬遅延は各々約１(ns)であるので、それぞれの
加算回路において、第１の提案例では出力が確定するの
に約３３(ns)かかるが、本提案例では約２４(ns)であ
り、約９(ns)の計算時間の減少ができている。

【０１３５】荷重平均回路全体で、加算回路を経由する
合成の計算を行なう場合に、第１の提案例では入力信号
Ａ，Ｂから出力までの最大遅延は、加算回路２０１の約
３３(ns)に前後の選択器の遅延時間を加えて約３７(ns)
であり、本提案例では同様に約２８(ns)となる。

【０１３６】したがって、本提案例の荷重平均回路の方
が、第１の提案例に比べて高い周波数まで動作させるこ
とができることが判る。

【０１３７】本提案例では、第１の提案例の加算回路２
０１の図２０に示す部分加算回路２５７の代わりに、図
３１に示す第２の部分加算回路３６５を用いたので、加
算回路の計算時間を縮小し、ビデオ信号の処理に必要な
高速な動作速度を持つ荷重平均回路を提供することがで
きる。

【０１３８】 （荷重平均回路の第６の提案例） 以下、本発明の荷重平均回路の第６の提案例について図
面を参照しながら、説明する。

【０１３９】図３４は本発明の荷重平均回路の第６の提
案例のブロック図である。同図において、３７８は第７
の選択器、３８０は第８の選択器、３７９は第９の選択
器である。図３０、図３１と同じ構成要素については同
一番号を付して、その説明を省略する。

【０１４０】第１の桁上げ伝搬加算器３６８の内部構成
は図３３に示した通りである。

【０１４１】第２、第３の桁上げ伝搬加算器３６７、３
６６の内部構成は図３２に示した通りである。

【０１４２】第７の選択器３７８の内部の構成は、図１
８に示した選択器の論理回路図と同一である。

【０１４３】第８の選択器３８０は、第７の選択器３７
８と選択の機能が同一で、ビット数が８から３に縮小さ
れたものであるので、内部構成は、図１８に示した選択
器の論理回路のうち５ビット分を削除したものである。
例えば、図１８において論理積回路２２２〜２３１、論
理和回路２１１〜２１５を取り除いたものである。

【０１４４】第９の選択器３７９は、第１の選択器２８
７〜２９１と選択の機能が同一で、ビット数が８から５
に縮小されたものであるので、内部構成は、図２７に示
した選択器の論理回路のうち３ビット分を削除したもの
である。例えば、図２７において論理積回路２９３〜３
０１、論理和回路３１９〜３２１を取り除いたものにな
る。

【０１４５】次に、本提案例の荷重平均回路の具体的構
成及びその動作を説明する。

【０１４６】選択制御信号SC＝０のとき、選択器２８７
〜２９１は各々の選択制御信号S2〜S6によって入力信号
Ａ，Ｂのどちらかを選び、選択器３８０は桁上げ伝搬加
算器３６８の出力を選び、選択器３７９は桁上げ伝搬加
算器３６８の出力の桁上げによって桁上げ伝搬加算器３
６７か桁上げ伝搬加算器３６６かのどちらかの出力を選
ぶ。

【０１４７】従って、桁上げ伝搬加算器３６６〜３６８
と選択器３７９、３８０とが合わさって桁上げ選択加算
器として動作し、この桁上げ選択加算器が第１の部分加
算回路２３２の２つの出力を合計して出力する。したが
って、このときは本荷重平均回路の動作は従来例と同様
であり、ブレンド比率α = S2/2 + S3/4 + S4/8 + S5/1
6 + S6/16 による合成の計算αx Ａ + (1-α)xＢを行な
い、出力する。

【０１４８】これに対し、選択制御信号SC＝１のとき、
選択器２８７〜２９１は各々に入力された定数値C2〜C6
を第１の部分加算回路２３２に入力する。第１の部分加
算回路２３２は入力信号Ａ，Ｂに拘らず、ある定数値を
出力するようになるので、桁上げ伝搬加算器３６６〜３
６８も入出力の値がそれぞれ定数値をとることになる。
選択器３８０は選択器３７８の下位３ビットを選んで出
力し、選択器３７９は選択器３７８の上位５ビットを選
んで出力する。選択器３７８は選択制御信号SCに拘ら
ず、選択制御信号SAB によって入力信号Ａ，Ｂのどちら
かを選んで、出力する。

【０１４９】したがって、選択制御信号SC＝１のとき、
本提案例の荷重平均回路の出力として、SAB ＝１ならば
入力信号Ａが、SAB ＝０ならばＢが出力される。

【０１５０】このように、機能に関しては本提案例の荷
重平均回路は前記第４及び第５の提案例と全く同一であ
る。

【０１５１】続いて、本提案例の荷重平均回路と第５の
提案例の荷重平均回路との動作速度を比較する。

【０１５２】前記第５の提案例の荷重平均回路におい
て、加算回路２３２と加算回路３６５を合わせた部分の
最長経路は、例えば全加算器２４０の入力から各全加算
器２４８、２５６、３７７、３７６、３７５、３７４を
経由し、第３の選択器３６９の内部で、反転器１個、論
理積回路１個、論理和回路１個を通っているので、全加
算器７個、反転器１個、論理積回路１個、論理和回路１
個である。

【０１５３】したがって、第５の提案例の荷重平均回路
全体の最長経路は、加算回路２３２と加算回路３６５の
前後の選択器の部分を合わせて、全加算器７個、反転器
１個、論理積回路３個、論理和回路３個を経由してお
り、その遅延時間は約２８(ns)となる。

【０１５４】これに対し、本提案例の荷重平均回路は、
第５の提案例の荷重平均回路の２個の選択器３６９，２
９２を除去し、選択器３７８〜３８０を付加したもので
あり、最長経路は、前記２個の選択器３６９，２９２を
通過していた部分が選択器３２８を通過する部分として
置き換わっている。よって、最長経路は選択器１段分短
いことになり、全加算器７個、反転器１個、論理積回路
２個、論理和回路２個を経由することになる。

【０１５５】したがって、本提案例で遅延時間は約２(n
s)減って、２６(ns)となる。

【０１５６】以上説明したように、本提案例の荷重平均
回路は、前記第５の提案例の荷重平均回路より更に短い
時間で動作することができ、計算時間を短縮した荷重平
均回路を提供することができる。

【０１５７】（荷重平均回路の実施例） 以下、本発明の実施例の荷重平均回路について図面を参
照しながら、説明する。

【０１５８】図３５は本発明の実施例の荷重平均回路の
ブロック図である。同図において、３８１は第１の加算
回路（第１の加算手段）、３８２〜３８５は第１の選択
器（第１の選択手段）、３８６は第２の加算回路（第２
の加算手段）、３８７、３８８は第２の選択器（第２の
選択手段）、３８９〜３９３は第３の選択器（第３の選
択手段）、３９４はデコーダ（制御手段）である。但
し、第５の選択器３８９〜３９３は２つの型に分かれ、
選択器３８９〜３９２が第１の型、残りの選択器３９３
が第２の型である。

【０１５９】図３６に第１の加算回路の内部ブロック図
を、図３７に第２の加算回路の内部ブロック図を示す。
図３６、図３７において、３９６〜４０２は桁上げ保存
加算器、１９５は桁上げ伝搬加算器である。

【０１６０】ここで、ビット幅をもつ信号同士の接続
は、互いに添字の数の大きいものから順に接続するもの
とする。例えば、図３７において、桁上げ保存加算器４
０２の出力OA[8:1] が桁上げ保存加算器４０１の入力I1
A[7:0]に接続され、一般的には、OA[8] - I1A[7]，OA
[7] - I1A[6]，....., OA[1] - I1A[0] のように接続さ
れる。勿論、信号同士のビット幅は等しくなければなら
ない。

【０１６１】桁上げ保存加算器の内部構成図を図３８
に、桁上げ伝搬加算器の内部構成図を図３９に示す。

【０１６２】図３８、図３９において、４０３〜４０９
及び４１２〜４１８は１ビットの全加算器、４１０、４
１９は２入力論理積回路、４１１、４２０は２入力排他
的論理和回路である。図２１に１ビットの全加算器の論
理回路の動作の真理値表を示す。

【０１６３】図４０に第１の選択器の論理回路図を示
す。同図は同時に第３の選択器の第１の型の論理回路図
をも兼ねて示している。図４０において、４２１〜４３
６は２入力論理積回路、４３７〜４４４は２入力論理和
回路である。

【０１６４】図４１に第２の選択器の論理回路図を示
す。同図において、４４５〜４６８は２入力論理積回
路、４６９〜４７６は３入力論理和回路である。

【０１６５】図４２に第３の選択器の第２の型の論理回
路図を示す。同図において、４７７〜４８４は２入力論
理積回路である。

【０１６６】図４３にデコーダの論理回路図を示す。同
図において、４８５〜４８９は２入力論理和回路、４９
０は３入力論理和回路、４９１〜５００は反転器、５０
１〜５１３は２入力論理積回路である。

【０１６７】次に、本荷重平均回路の具体的構成及び動
作を説明する。

【０１６８】図３８の桁上げ保存加算器は、８ビットの
２進数を３つ入力して２：１：１の重み付きの加算を行
ない、その加算結果を８ビットと９ビットとの２つの２
進数で出力する。

【０１６９】図３９の桁上げ伝搬加算器は、８ビットの
２進数を２つ入力し、これ等を対等の重みで加算し、そ
の加算結果を９ビットの２進数１つで出力する。

【０１７０】第１の加算回路３８１は、１つの桁上げ保
存加算器と１つの桁上げ伝搬加算器を縦続接続すること
により、桁ずらしによってそれぞれ１／２，１／４，１
／８，１／１６，１／３２，１／３２に重み付けられた
６つの８ビットの２進数を入力し、加算して、その合計
を出力するようになっている。重みの和は１になってお
り、また、各重み１／２，１／４，１／８，１／１６，
１／３２，１／３２は公比１／２の等比数列になってい
る。

【０１７１】出力の重みは重みの和，即ち１であり、最
小の重み１／３２とは５桁ずれた関係になるので、出力
は１３ビットになる。

【０１７２】第２の加算回路３８６は、３つの桁上げ保
存加算器４００〜４０２を縦続接続することにより、５
つの２進数を入力して重み付け加算し、その合計を８ビ
ットと１１ビットの２つの２進数で出力する。出力の重
みをそれぞれ１／３２とすれば、入力の重みはそれぞれ
１／３２，１／６４，１／１２８，１／２５６，１／２
５６になる。１／３２，１／６４，１／１２８，１／２
５６は公比１／２の等比数列になっている。

【０１７３】図４０に示す第１の選択器は、入力信号
Ａ、Ｂ、定数値０の３つの値から選択することができ
る。選択制御信号SA＝１、SB＝０のときは出力ＹはＹ＝
Ａになり、選択制御信号SA＝０、SB＝１のときは出力Ｙ
はＹ＝Ｂになり、SA＝SB＝０のときは出力はＹ＝０にな
る。

【０１７４】図４１に示す第２の選択器は、入力信号
Ａ、Ｂ、Ｃの３つの値から１つを選択することができる
（定数値０も選ぶことができるが本実施例では用いな
い）。選択制御信号 SA ＝１、SB＝SC＝０のとき出力Ｙ
はＹ＝Ａになり、選択制御信号SB＝１、SA＝SC＝０のと
き出力ＹはＹ＝Ｂになり、選択制御信号SC＝１、SA＝SB
＝０のとき出力ＹはＹ＝Ｃになる。

【０１７５】図４０、図４１に示す選択器において、選
択制御信号SA、SB、SCの入力パターンは上に述べた以外
は与えられることはない。

【０１７６】選択器３９３には、図４０に示す選択器を
用いてもよいが、出力ＹにつきＹ＝Ａが選択されること
はないので、回路を簡素化して図４２に示す選択器を用
いれば良い。図４２に示す選択器は、選択制御信号SB＝
１のとき出力ＹはＹ＝Ｂになり、選択制御信号SB＝０の
とき出力ＹはＹ＝０になる。

【０１７７】このように全ての選択器が、入力されるデ
ィジタル入力信号の全てを切替えて選ぶ機能を必要とす
るとは限らない。従来例の荷重平均回路のように、選択
器の選択制御の組合わせ同士で実現するブレンド比率α
に重複のある場合があって、その冗長な部分（使わない
組合せ）に対応する選択機能を除去したり、又は回路量
の削減等のためにブレンド比率αの選択可能な場合の数
を減らすなどする場合に、一部の選択器は選択可能なデ
ィジタル入力信号を減らして、回路を簡素化することが
できる。

【０１７８】デコーダ３９４には、符号Ｒ及び信号ＡＣ
Ｃが入力される。前記符号Ｒはブレンド比率αを指定す
る符号であって、本実施例では９ビットの２進固定小数
点数（小数点以下８桁）を用いる。前記信号ＡＣＣはブ
レンド比率の精度を指定する１ビットの信号である。

【０１７９】本実施例の荷重平均回路の動作状態は、デ
コーダ３９４への入力に応じて、下記式(7),(8),(9) の
何れかが成立する場合に分類される。

【０１８０】 Ｒ[8] ＝１ …(7) Ｒ[8] ＝０ 且つ｛ＡＣＣ＝０又はＲ[2] ＝Ｒ[1] ＝Ｒ[0] ＝０｝ …(8) Ｒ[8] ＝０且つＡＣＣ＝１ 且つ ｛Ｒ[2] ＝１又はＲ[1] ＝１又はＲ[0] ＝１｝ …(9) 以下、各々の場合の動作について述べる。

【０１８１】式(7) の場合には、デコーダ３９４の出力
は、 SA2,SA3,SA4,SA5,SA7,SA8＝１であり、SB2,SB3,SB
4,SB5,SB7,SB8,SC7,SC8,SA9,SB9,SA10,SB10,SA11,SB11,
SA12,SB12,SB13＝０であるので、選択器３８２〜３８
５、３８７、３８８は入力信号Ａを選択し、他の選択器
３８９〜３９３は定数値０を選択する。従って、加算回
路３８１の入力には全て入力信号Ａが導かれるので、加
算回路３８１での計算はＡ/2 +Ａ/4 +Ａ/8 +Ａ/16 + Ａ
/32 + Ａ/32 ＝Ａとなり、出力は入力信号Ａと等しい。
この場合、第２の加算回路３８６の入力には全て定数値
０が与えられるので、その第２の加算回路３８６の動作
は停止する。

【０１８２】また、前記式(7) の場合に、Ｒ[8:0] の固
定小数点数は１以上であるが、α＞１の場合はブレンド
を定義しないので、α＞１の場合はα＝１として扱う。
即ち、Ｒ[8] ＝１ならば、Ｒ[7:0] の値に拘らず、α＝
１として計算する。

【０１８３】式(8) の場合には、デコーダ３９４の出力
は、 SA2＝！、SB2 ＝Ｒ[7] 、 SA3＝！、SB3 ＝Ｒ[6]
、SA4 ＝！、SB4 ＝Ｒ[5] 、SA5 ＝！、SB5 ＝Ｒ[4]
、SA7＝！、SB7 ＝Ｒ[3] 、SB8 ＝１であり、 SC7,SA
8,SC8,SA9,SB9,SA10,SB10,SA11,SB11,SA12,SB12,SB13＝
０である（但し、「！」は論理の反転を指示する単項演
算子を示す）。この場合、例えば、選択器３８２はＲ
[7] によって入力信号Ａ、Ｂのどちらかを選ぶよう制御
される。Ｒ [7] ＝１のとき出力ＹはＹ＝Ａに、Ｒ[7]
＝０のとき出力ＹはＹ＝Ｂになる。従って、Ｙ＝[ Ｒ
[7]xＡ + (1-Ｒ[7])xＢ ]と表すことができる。同様
に、選択器３８３、３８４、３８５、３８７がそれぞれ
Ｒ[6] 、Ｒ[5] 、Ｒ[4] 、Ｒ[3] 、によって入力信号
Ａ、Ｂのどちらかを選ぶよう制御され、また、選択器３
８８は入力信号Ｂを選択し、選択器３８９〜３９３は定
数値０を選択する。よって、選択器３８２〜３８５、３
８７、３８８の出力を第１の加算回路３８１で重みをつ
けて加算した値は、下記式(10)のようになる。 [ Ｒ[7]xＡ + (1-Ｒ[7])x Ｂ ]/2 + [Ｒ[6]xＡ + (1-Ｒ[6])x Ｂ ]/4 + [Ｒ[5]x Ａ + (1-Ｒ[5])x Ｂ ]/8 + [Ｒ[4]xＡ + (1-Ｒ[4])x Ｂ ]/16 + [ Ｒ[3]xＡ + ( 1-Ｒ[3])x Ｂ ]/32 + Ｂ/32 …(10) 前記式を更に次の２つの式(11),(12) に変形して行くこ
とができる。 [ Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16 + Ｒ[3]/32 ]x Ａ + [ (1-Ｒ[7]) /2 + (1-Ｒ[6])/4 + (1-Ｒ[5])/8 + (1-Ｒ[4])/16 + (1- Ｒ[3])/32 + 1/32 ]x Ｂ …(11) [ Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16 +Ｒ[3]/32 ]x Ａ + [ 1-(Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16 +Ｒ[3]/32 ) ]x Ｂ …(12) 従って、ブレンド比率α＝Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/
8 + Ｒ[4]/16+ Ｒ[3]/32とすると、出力はαx Ａ + (1-
α)xＢとなっている。

【０１８４】したがって、前記式(8) の場合は、Ｒ[7:
3] の５ビットによってブレンド比率を０〜0.96875 の
範囲で 1/32 = 0.3125刻みに３２通り指定することがで
きる。別の言い方で言えば、式(8) の場合は、ブレンド
比率を、固定小数点２進数で、整数部が０で小数部が５
桁以下で表現できる場合と一致する。Ｒ[2:0] は無視さ
れる（切捨てと考えても良い）。また、このとき、第２
の加算回路３８６の入力には全て定数値０が与えられる
ので、第２の加算回路３８６の動作は停止させられる。

【０１８５】式(9) の場合には、デコーダ３９４の出力
は、 SA2＝！、SB2 ＝Ｒ[7] 、 SA3＝！、SB3 ＝Ｒ[6]
、SA4 ＝！、SB4 ＝Ｒ[5] 、SA5 ＝！、SB5 ＝Ｒ[4]
、SA7＝SB7 ＝SA8 ＝SB8 ＝０、SC7 ＝SC8 ＝１、SA9
＝！、SB9 ＝Ｒ[3] 、 SA10＝！、SB10＝Ｒ[2] 、SA11
＝！、SB11＝Ｒ[1] 、SA12＝！、SB12＝Ｒ[0] 、SB13＝
１となる。従って、選択器３８２〜３８５はＲ[7:4] に
よって入力信号Ａ、Ｂのどちらかを選ぶよう制御され、
選択器３８７、３８８はＣ（第２の加算回路３８６の出
力）を選択し、選択器３８９〜３９２はＲ[3:0] よって
入力信号Ａ、Ｂのどちらかを選ぶよう制御され、選択器
３９３は入力信号Ｂを選択する。第２の加算回路３８６
の出力が選択器３８７、３８８を経由して第１の加算回
路３８１に入力されているので、これらの４つの構成要
素を合わせて１つの加算回路とみなすことができ、１／
２，１／４，１／８，１／１６，１／３２，１／６４，
１／１２８，１／２５６，１／２５６に重み付けられた
９つの８ビットの２進数を入力して加算しその合計を出
力する加算回路とみなすことができる（厳密には、出力
の１６ビットの下位３ビットが切捨てられて、１３ビッ
トになっている。切捨てずに出力すれば全く機能の等価
なものになる）。選択器３８２〜３８５、選択器３８９
〜３９３の出力を前記の重み付けで合計することから、
第１の加算回路３８１の出力は下記式(13)のようにな
る。 [ Ｒ[7]xＡ + (1-Ｒ[7])x Ｂ ]/2 + [Ｒ[6]xＡ + (1-Ｒ[6])x Ｂ ]/4 + [Ｒ[5]x Ａ + (1-Ｒ[5])x Ｂ ]/8 + [Ｒ[4]xＡ + (1-Ｒ[4])x Ｂ ]/16 + [ Ｒ[3]xＡ + ( 1-Ｒ[3])x Ｂ ]/32 + [ Ｒ[2]xＡ + (1-Ｒ[2])x Ｂ ]/64 + [ Ｒ[1]xＡ +(1- Ｒ[1])x Ｂ ]/128 + [Ｒ[0]xＡ + (1-Ｒ[0])x Ｂ ]/256 +Ｂ/256 …(13) この式を、更に下記式(14)，式(15)に変形して行くこと
ができる。 [ Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16 +Ｒ[3]/32 +Ｒ[2]/64 +Ｒ[1]/128 + Ｒ[0]/256 ]xＡ + [ (1-Ｒ[7])/2 + (1-Ｒ[6])/4 + (1-Ｒ[5])/8 + (1- Ｒ[4] )/16 + (1- Ｒ[3])/32 + (1- Ｒ[2])/64 + (1- Ｒ[1])/128 + (1-Ｒ[0])/256 + 1/256 ]x Ｂ …(14) [ Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16 +Ｒ[3]/32 +Ｒ[2]/64 +Ｒ[1]/128 + Ｒ[0]/256 ]xＡ + [ 1-(Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/8 + Ｒ[4]/16+ Ｒ[3]/32 +Ｒ[2]/64 +Ｒ[1]/128 + Ｒ[0]/256 ) ]xＢ …(15) 従って、ブレンド比率α＝Ｒ[7]/2 + Ｒ[6]/4 + Ｒ[5]/
8 + Ｒ[4]/16 + Ｒ[3]/32 +Ｒ[2]/64 +Ｒ[1]/128 + Ｒ
[0]/256 とすると、出力はαx Ａ+ (1- α )xＢとなっ
ている。

【０１８６】したがって、前記式(9) の場合は、Ｒ[7:
0] の８ビットによって、ブレンド比率αを0.00390625
〜0.99609375の範囲で 1/256 = 0.00390625 を最小の刻
み幅として指定することができる。常に 1/256刻みと考
えれば２５５通りであるが、前記式(8) の場合が除外さ
れるので、２２４通りある。別の言い方で言えば、式
(9) の場合は、ブレンド比率が、固定小数点２進数で整
数部が０で小数部が６桁以上８桁以下で表現できる場合
に等しい。このときは、第２の加算回路３８６も動作し
て、細かい精度のブレンド比率の実現に寄与している。

【０１８７】次に、本実施例の荷重平均回路と、第１の
提案例の荷重平均回路とのブレンド比率の精度を拡張し
たものの消費電力を比較する。

【０１８８】前記第１の提案例の荷重平均回路は、本実
施例と同様にブレンド比率αの最小の刻み幅を 1/256 =
0.00390625 とするためには拡張されなければならな
い。拡張した第１の提案例の荷重平均回路のブロック図
を図４４に示す。同図において、５１４は加算回路、５
１５〜５２３は選択器である。選択器は図１８に示され
たものと同様である。

【０１８９】加算回路５１４の内部ブロック図を図４５
に示す。同図において、５２３〜５３１は桁上げ保存加
算器、５２４は桁上げ伝搬加算器である。

【０１９０】図４４の荷重平均回路においては、本実施
例と同様、ブレンド比率αの値は０〜１の範囲で 1/256
= 0.00390625 刻みに２５７通り指定することができ
る。

【０１９１】消費電力を算出するための仮定として、ど
ちらの荷重平均回路も、例えばCMOSなどの直流消費電力
の非常に少ない素子を用いており直流消費電力は無視で
きるものとし、電力は論理ゲート（全加算器を含む）の
出力端子において値が反転した時に消費されるとする。
但し、過渡的な反転は存在せず、どの出力端子も入力が
変化した時から次の入力が変化する時までの間に、多く
とも１回だけ反転して、正しい値になるものとする。そ
の消費電力の値は、出力負荷容量に依存する部分は簡単
のために無視して、どの端子でも１(MHz) 当り２５( μ
W)を消費するものとする。

【０１９２】動作周波数は２０(MHz) とし、どちらの荷
重平均回路もブレンド比率α＝１で、入力信号Ａの値を
そのまま出力するよう信号（S1〜S9、Ｒ、ＡＣＣ）が固
定されているとする。

【０１９３】入力信号Ａには、前記のような仮定の場合
に最大の電力を消費するパターンである(0,0,0,0,0,0,
0,0) と(1,1,1,1,1,1,1,1) とが、画素毎に交互に入力
されているとする。

【０１９４】本実施例の荷重平均回路では、ブレンド比
率α＝１を実現するのは、前記式(7) の場合である。こ
のとき、選択器３８２〜３８５、３８７、３８８は入力
信号Ａを選択し、選択器３８９〜３９３は定数値０を選
択する。よって、選択器３８２〜３８５、３８７、３８
８の出力及び第１の加算回路３８１の出力の上位８ビッ
トは画素毎に反転し、選択器３８９〜３９３及び第２の
加算回路３８６の出力は全て０のままで、一定である。

【０１９５】選択器３８２〜３８５、３８７、３８８の
各々の内部では、入力信号Ａの経路に当たる論理積回路
８個と論理和回路８個の出力が画素毎に反転する。

【０１９６】第１の加算回路３８１の内部は、桁上げ保
存加算器４個と桁上げ伝搬加算器１個のブロックで構成
され、更にそれぞれのブロックは１ビットの全加算器７
個と論理積回路１個、排他的論理和回路１個で構成され
ているが、前記の動作状態では、排他的論理和回路以外
の出力はすべて画素毎に反転するので、ブロック当り１
５個の出力が反転している。

【０１９７】したがって、反転する出力の数は、１６
（選択器１個当り）×６＋１５（加算器ブロック当り）
×５＝１７１であり、消費電力は、２５( μW/MHz)×２
０(MHz) ×１７１( 個) ＝８５５００( μW)＝８５．５
(mW)である。

【０１９８】これに対し、拡張された第１の提案例の荷
重平均回路では、ブレンド比率α＝１を実現するのは、
(S1,S2,S3,S4,S5,S6,S7,S8,S9)＝(1,1,1,1,1,1,1,1,1)
の場合であり、この場合、選択器５１５〜５２３の出力
が画素毎に反転する。

【０１９９】加算回路５１４の内部は、桁上げ保存加算
器７個と桁上げ伝搬加算器１個とのブロックで構成され
る。

【０２００】選択器及び前記加算器ブロック内部の反転
する出力の数は提案例のものと同じあるから、反転する
出力の数は、１６（選択器１個当り）×９＋１５（加算
器ブロック当り）×８＝２６４であり、消費電力は、２
５( μW/MHz)×２０(MHz) ×２６４( 個) ＝１３２００
０( μW)＝１３２(mW)となる。

【０２０１】このように、ブレンド比率α＝１の場合、
最大の消費電力は第１の提案例の荷重平均回路が１３２
(mW)であるのに対し、本実施例の荷重平均回路は８５．
５(mW)と４６．５(mW)少なくなる。

【０２０２】次に、ブレンド比率αが１でない場合の消
費電力を考える。この場合、入力として最大の消費電力
を与えるものは、入力信号Ａ、Ｂに等しい信号として、
(0,0,0,0,0,0,0,0) と(1,1,1,1,1,1,1,1) が画素毎に交
互に入力されている場合である。

【０２０３】拡張された第１の提案例の荷重平均回路で
は、このような信号に対しては前記のブレンド比率α＝
１の場合と同様に、１３２(mW)の電力を消費する。選択
器での信号の経路が違うだけで、反転する出力の数は同
じだからである。

【０２０４】本実施例の荷重平均回路では、式(8) の場
合と、式(9) の場合とで違いが生ずる。

【０２０５】前者の場合、選択器３８２〜３８５、３８
７、３８８は入力信号Ａ又はＢを選択し、選択器３８９
〜３９３は定数値０を選択して、第２の加算回路３８６
は停止しているので、前記のブレンド比率α＝１の場合
と同様に、８５．５(mW)の電力を消費する。

【０２０６】一方、後者の場合は、選択器３８９〜３９
３及び第２の加算回路３８６も動作するので、その消費
電力を加えなければならない。

【０２０７】これらの加えられる部分の反転する出力の
数は、１６（選択器１個当り）×４（選択器９〜１２）
＋８（選択器１３）＋１５（加算器ブロック当り）×３
＝１１７であり、増加する消費電力は２５( μW/MHz)×
２０(MHz) ×１１７(個) ＝５８５００( μW)＝５８．
５(mW)であるので、この場合の本実施例の荷重平均回路
の消費電力は、８５．５＋５８．５＝１４４(mW)とな
る。

【０２０８】最大の消費電力について再掲すると、拡張
された第１の提案例の回路ではブレンド比率αに拘らず
１３２(mW)であり、本実施例の荷重平均回路では、選択
器３８９〜３９３が定数値を選択する（つまり、第２の
加算回路３８６が動作しない）式(7) 及び式(8) の場合
は８５．５(mW)であり、選択器３８９〜３９３が入力信
号を選択する（第２の加算回路３８６が動作する）式
(9) の場合は１４４(mW)である。

【０２０９】このように、本実施例の荷重平均回路は、
ブレンド比率が固定小数点２進数で表現して小数点以下
５桁までで表現できる場合に、拡張された第１の提案例
の荷重平均回路に比べて、約２／３の消費電力（最大
値）で済む。小数点以下が６桁以上になり細かい重みの
加算が必要な場合は、却って従来の回路より１割弱の消
費電力（最大値）の増加となる。従って、ブレンド比率
は小数点以下５桁までで設定する方が望ましい。

【０２１０】また、第２の加算回路３８６の動作／休止
の状態を画素毎かそれに近い速度で切替えた場合も、切
替えの際の回路のスイッチング動作で電力が消費され、
休止の状態での低消費電力の効果が失われるので、避け
るべきである。

【０２１１】画像の半透明合成に用いる場合、ブレンド
比率の切替えは最大の速さでも数百画素毎に行なわれる
場合が多い。この場合は前記のように消費電力低減の効
果が失われることはない。

【０２１２】人間の視覚によってブレンド比率の値を細
かい精度まで正確に知覚認識することは難しいので、ブ
レンド比率を固定する場合は、小数点以下５桁までで表
現できる値を用いることに問題はない。

【０２１３】人間の視覚はブレンド比率の変化（ひいて
は、その結果としての画像の変化）には敏感であるた
め、ブレンド比率の設定段階の幅が細かくなければ、ブ
レンド比率の値を変化させる際に画面がちらついてしま
う。

【０２１４】例えば、ブレンド比率を小数点以下５桁ま
でで表現して変化させる場合、最小刻み幅は 1/32 であ
るが、入力信号Ａ、Ｂの画像のコントラストがはっきり
している場合などでは、ブレンド比率の変化の際に画面
がちらつき、変化の段階を知覚してしまう。ブレンド比
率を小数点以下８桁まで用いて表現して最小刻み幅で変
化させると、1/256 ずつ変化してゆき、画面の変化は滑
らかで画面のちらつきは知覚されない。

【０２１５】したがって、ブレンド比率を変化させる場
合の過渡的な状態としてのみ、第２の加算回路３８６が
動作し、細かい精度のブレンド比率が実現するようにす
れば、ブレンド比率の変化による画面の変化をスムーズ
に知覚させることができる。このような場合にのみ前記
式(9) の場合の動作を行なわせれば、第２の加算回路３
８６が動作する状態の出現頻度を下げ、消費電力の少な
い状態の時間比率を大きくして、低消費電力の効果を発
揮させることができる。

【０２１６】尚、本実施例では、デコーダ３９４に入力
信号ＡＣＣを与え、この信号ＡＣＣによって第２の加算
回路３８６の停止を指示したが、Ｒ[2] ＝Ｒ[1] ＝Ｒ
[0] ＝０とすることによっても制御できるので、入力信
号ＡＣＣによる制御は行なわない場合には、ＡＣＣ＝１
として冗長な回路（即ち、論理積回路３１３）を除去す
ることができる。

【０２１７】尚、本実施例では、第１の加算回路３８１
と第２の加算回路３８６とに２分割したが、その他、３
以上の複数に分割してもよいのは勿論である。

【０２１８】以上説明したように、本実施例によれば、
小ビットの加算回路を複数設けて、ブレンド比率の値が
固定小数点２進数で小数点以下５桁までで表現できる等
の，ブレンド比率が比較的大きな重みだけの和で実現で
きる場合に、前記複数の加算回路のうち一部のみを使用
し、残る加算回路は動作を停止させながら、ブレンド計
算を可能にできるので、電力消費の低減を図ることがで
きる。

【０２１９】尚、以上の説明では、ブレンド比率を入力
して各選択器への選択制御信号を生成する制御手段とし
てデコーダを用いたが、本発明はこれに限定されず、そ
の他、制御手段を例えばＲＯＭにより構成してもよい。
この場合には、ブレンド比率の入力時から選択制御信号
の出力時までの遅延時間のバラツキが少なく、遅延時間
の最大値を小さく制限できる点で有利である。また、制
御手段をＣＰＵ及びそのソフトウェアにより構成しても
よく、この場合には、ＣＰＵの処理能力に余裕があれ
ば、ハードウェア量の低減を図ることが可能である。

【０２２０】

【発明の効果】以上説明したように、請求項１、請求項
２、請求項３及び請求項４記載の発明の荷重平均回路に
よれば、小ビットの加算回路を複数設けて、ブレンド比
率が比較的大きな重みだけの和で実現できる場合に、前
記複数の加算回路のうち一部のみを使用し、残る加算回
路は動作を停止させながら、ブレンド計算を可能にでき
るので、電力消費の低減を図ることができる。

【図面の簡単な説明】

【図１】ウインドウ管理された画像ブレンド回路の構成
を示すブロック図である。

【図２】図１中のデータセレクタの機能表を示す図であ
る。

【図３】図１中の画素ブレンド装置の内部構成を示すブ
ロック図である。

【図４】図１中の１つの荷重平均回路の内部構成を示す
回路図である。

【図５】図１の画像ブレンド回路を用いた情報処理装置
のディスプレイ画面における第１〜第３のウインドウの
配置例を示す図である。

【図６】図５中のウインドウ重複部分の位置を示す図で
ある。

【図７】図５中の第１のウインドウに文書を、第２のウ
インドウに図柄をそれぞれ表示した例を示す図である。

【図８】ディスプレイ表示画面上で２情報が重ならない
図７の場合の各手段の記憶内容を示す図である。

【図９】図５中の第１のウインドウに文書を、第３のウ
インドウに図柄をそれぞれ表示した例を示す図である。

【図１０】ディスプレイ表示画面上で２情報が一部領域
で重なる図９の場合の各手段の記憶内容を示す図であ
る。

【図１１】他のウインドウ管理された画像ブレンド回路
の構成を示すブロック図である。

【図１２】図１１中のデータセレクタの機能表を示す図
である。

【図１３】ディスプレイ表示画面上で２情報が重ならな
い図７の場合の各手段の記憶内容を示す図である。

【図１４】ディスプレイ表示画面上で２情報が一部領域
で重なる図９の場合の各手段の記憶内容を示す図であ
る。

【図１５】更に他のウインドウ管理された画像ブレンド
回路の構成を示すブロック図である。

【図１６】ウインドウの重複がない場合の図１５中のウ
インドウ情報記憶装置の記憶内容の例を表わす表を示す
図である。

【図１７】ウインドウの重複がある場合の図１５中のウ
インドウ情報記憶装置の記憶内容の例を表わす表を示す
図である。

【図１８】第１の提案例における荷重平均回路に備える
選択器の論理回路図である。

【図１９】同荷重平均回路に備える第１の部分加算回路
の内部ブロック図である。

【図２０】同荷重平均回路に備える第２の部分加算回路
の内部ブロック図である。

【図２１】１ビットの全加算器の動作の真理値表を示す
図である。

【図２２】本発明の第２の提案例における荷重平均回路
のブロック図である。

【図２３】零捨一入を行なう回路の論理回路図である。

【図２４】本発明の第３の提案例における荷重平均回路
のブロック図である。

【図２５】同荷重平均回路に備えるデコーダの論理回路
図である。

【図２６】本発明の第４の提案例における荷重平均回路
のブロック図である。

【図２７】同荷重平均回路に備える第１の選択器の論理
回路図である。

【図２８】同荷重平均回路に備える第２の選択器の論理
回路図である。

【図２９】第２の提案例における荷重平均回路に備える
デコーダの論理回路図である。

【図３０】本発明の第５の提案例における荷重平均回路
のブロック図である。

【図３１】同荷重平均回路に備える第２の部分加算回路
のブロック図である。

【図３２】同荷重平均回路に備える４ビットの桁上げ伝
搬加算器のブロック図である。

【図３３】同荷重平均回路に備える４ビットと７ビット
の値を加算する桁上げ伝搬加算器のブロック図である。

【図３４】本発明の第６の提案例における荷重平均回路
のブロック図である。

【図３５】本発明の実施例における荷重平均回路のブロ
ック図である。

【図３６】同荷重平均回路に備える第１の加算回路のブ
ロック図である。

【図３７】同荷重平均回路に備える第２の加算回路のブ
ロック図である。

【図３８】同荷重平均回路に備える桁上げ保存加算器の
内部構成図である。

【図３９】同荷重平均回路に備える桁上げ伝搬加算器の
内部構成図である。

【図４０】同荷重平均回路に備える第１の選択器の論理
回路図である。

【図４１】同荷重平均回路に備える第２の選択器の論理
回路図である。

【図４２】同荷重平均回路に備える第３の選択器の論理
回路図である。

【図４３】同荷重平均回路に備えるデコーダの論理回路
図である。

【図４４】第１の提案例の荷重平均回路を拡張した荷重
平均回路のブロック図である。

【図４５】同荷重平均回路に備える第１の加算回路の内
部構成図である。

【図４６】従来の荷重平均回路の第１の例を示すブロッ
ク図である。

【図４７】従来の荷重平均回路の第２の例を示すブロッ
ク図である。

【図４８】従来の荷重平均回路の第３の例を示すブロッ
ク図である。

【符号の説明】

101 画素位置情報供給装置 10,103 画像メモリ 104 画素ブレンド装置 105 カウンタ 106 ブレンド比率バッファ 107,133 データセレクタ 108,134 アトリビュートバッファ 109 中央処理装置 111 〜113 荷重平均回路 394 デコーダ（制御手段） 381 第１の加算回路（第１の加算手段） 382 〜385 第１の選択器（第１の選択手段） 386 第２の加算回路（第２の加算手段） 387,388 第２の選択器（第２の選択手段） 389 〜393 第３の選択器（第３の選択手段）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０６Ｔ 11/00 １００ Ｇ０６Ｔ 11/00 １００Ｚ Ｇ０９Ｇ 5/14 Ｇ０９Ｇ 5/14 Ｃ (31)優先権主張番号 特願平6−8960 (32)優先日 平成６年１月31日(1994．1．31) (33)優先権主張国 日本（ＪＰ） (56)参考文献 特開 平３−163595（ＪＰ，Ａ) 特開 平３−144693（ＪＰ，Ａ) 特開 平１−136233（ＪＰ，Ａ) 特開 平３−75925（ＪＰ，Ａ) 特開 昭63−145527（ＪＰ，Ａ) 特開 平１−205327（ＪＰ，Ａ) 特開 平５−100653（ＪＰ，Ａ) 特開 平４−220693（ＪＰ，Ａ) 特開 平４−256999（ＪＰ，Ａ) 特公 平３−74543（ＪＰ，Ｂ２) 特公 平４−21891（ＪＰ，Ｂ２) インターフェース、16［12］（平成２ 年12月１日）、ＣＱ出版、Ｐ．218−221 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/38 - 7/54 G06F 17/10 G06F 3/14 - 3/153 G06G 5/14 G06T 3/00 G06T 11/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ｉ、ｊ、ｍ、ｎを２以上の整数とし、ｋ
   を自然数とし、 ｉ進数表現されたｋ個の信号よりなる第１の組の信号と
   ｉ進数表現されたｊ−ｋ個（ｊ＞ｋ）の信号よりなる第
   ２の組の信号とのｊ個の信号が入力され、前記ｊ個の信
   号に対して各々そのｊ個の入力に各々対応した重みを乗
   算し、その各乗算結果を加算して、その加算結果をｉ進
   数表現された信号として出力する第１の加算手段と、 ｉ進数表現されたｍ個のディジタル入力信号の中から１
   つを選択するｋ個の第１の選択手段とを具備し、 前記ｋ個の第１の選択手段により各々選択されたｋ個の
   信号が前記第１の組の信号として前記第１の加算手段に
   入力され、 ｉ進数表現されたｎ個の信号が入力され、前記ｎ個の信
   号に対して各々そのｎ個の入力に各々対応した重みを乗
   算し、その各乗算結果を加算して、その加算結果をｉ進
   数表現されたｊ−ｋ個の信号として出力する第２の加算
   手段と、 前記第２の加算手段に対応してｊ−ｋ個設けられ、その
   対応する第２の加算手段の出力信号及び前記ｍ個のディ
   ジタル入力信号中から１つを選択する第２の選択手段を
   具備し、 前記ｊ−ｋ個の第２の選択手段により各々選択されたｊ
   −ｋ個の信号が前記第２の組の信号として前記第１の加
   算手段に入力され、 前記ｍ個のディジタル入力信号及びｉ進数表現された定
   数値信号の中から１つを選択するｎ個の第３の選択手段
   を具備し、 前記ｎ個の第３の選択手段により各々選択されたｎ個の
   信号が前記第２の加算手段に入力され、 ブレンド比率が与えられ、ｍ個のディジタル入力信号を
   前記与えられたブレンド比率で混合するように前記ｊ個
   の選択手段を制御する制御手段を具備したことを特徴と
   する荷重平均回路。
2. 【請求項２】 第２の組に属する信号の数（ｊ−ｋ）は
   ２であることを特徴とする請求項１記載の荷重平均回
   路。
3. 【請求項３】 整数ｉはｉ＝２であり、 第１の加算手段の各重みは、その各重みを大きい順に並
   べた第１の数列が、前記第１の数列の最後の項を除い
   て、公比１／２の等比数列をなし、この第１の数列の先
   頭の項の値は１／２であり、 前記第１の数列の最後の項の値はその最後の項の直前の
   項の値に等しく、 前記第１の数列の最後の２つの項の重みが各々第２の組
   の２つの信号の各々と乗算され、 第２の加算手段の各重みは、その各重みを大きい順に並
   べた第２の数列が、前記第２の数列の最後の項を除い
   て、公比１／２の等比数列をなし、この第２の数列の先
   頭の項の値は前記第１の数列の最後の項の値と等しく、 前記第２の数列の最後の項の値がその直前の項の値に等
   しいことを特徴とする請求項２記載の荷重平均回路。
4. 【請求項４】 整数ｊ、ｍ、ｎは各々、ｊ＝６、ｍ＝
   ２、ｎ＝５であることを特徴とする請求項３記載の荷重
   平均回路。