JPH0916160A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 動画の中の任意の形状の領域内の映像データ
を映像メモリに高速に転送する。 【構成】 バスアービタ２４０は、３つの動画転送コン
トローラ２５０，２６０，２７０のバスの使用権を調停
する。使用権を得たコントローラは、高速バス２０８を
介して動画の映像信号をビデオコントローラ２１２に転
送する。この際、各走査線の先頭アドレスに続いてその
走査線上の映像信号を連続して転送するので、映像信号
を高速に転送できる。ビデオコントローラ２１２は、ア
ドレスをＶＲＡＭ２２２とマスクデータＲＡＭ２２３に
共通に与えるので、各画素位置に応じたマスクデータが
マスクデータＲＡＭ２２３から読出される。マスクデー
タは動画領域を表わすデータであり、このマスクデータ
に応じてＶＲＡＭ２２２に対する各画素の書込信号のレ
ベルが制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画の映像信号を映像
メモリに転送して動画を表示するコンピュータシステム
に関する。

【０００２】

【従来の技術】従来は、外部から与えられた映像データ
をパーソナルコンピュータのフレームメモリに転送する
方法として、いわゆるＤＭＡ（Direct Memory Access）
転送が利用されていた。

【０００３】図２４は、映像データをビデオＲＡＭに転
送するためのＤＭＡコントローラを備えた従来のコンピ
ュータシステムを示すブロック図である。３つの映像メ
モリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄ
g ，Ｄb がそれぞれ記憶されている。これらの色データ
Ｄr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化され
ている。ＤＭＡコントローラ５５は、アドレスバス５３
と、データバス５２と、制御バス５４の使用権をＣＰＵ
５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５
１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリア
ルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６
Ｂにそれぞれ転送する。転送された２値色データＤr ，
Ｄg ，Ｄbは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じ
てモニタ−制御部５７に送られ、モニタ−５８に映像を
表示させる。

【０００４】ＤＭＡ転送の際には、まず、ＣＰＵ５９
が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレ
スをＤＭＡコントローラ５５に送ってＤＭＡコントロー
ラ５５を起動する。ＤＭＡコントローラ５５は、バスの
使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の
２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送
し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、
ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アド
レスをＤＭＡコントローラ５５に送ってＤＭＡコントロ
ーラ５５を起動すると、Ｒ成分と同様に２値色データＤ
g の転送が行なわれる。さらに、Ｂ成分も同様に転送さ
れる。２ライン目の映像データを転送する際には、ＣＰ
Ｕ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２
ライン目の表示開始アドレスを算出してこれをＤＭＡコ
ントローラ５５に送り、ＲＧＢ各色の２値色データＤr
，Ｄg ，Ｄb を順次転送する。

【０００５】このように、ＣＰＵ５９は各ライン毎にＶ
ＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算
出してＤＭＡコントローラ５５に教示し、ＤＭＡコント
ローラ５５がこれに応じて各ラインの色データＤr ，Ｄ
g ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ
−ルド分の色データがＶＲＡＭ５６に転送される。な
お、「１フィールド」とは、画面の左上隅から右下隅ま
での１回の走査でカバーされる画像を言う。多くの場合
には、２：１のインターレス（飛び越し走査）が行なわ
れており、２フィールドで１フレーム（１画面）の画像
を構成している。こうして、１秒間に約６０フィ−ルド
分の２値色データを順次ＤＭＡ転送していくことによっ
て、動画がモニタ−５８に表示される。

【０００６】

【発明が解決しようとする課題】ＮＴＳＣ（National T
elevision System Commmittee ）方式による映像信号を
利用した場合、水平１ラインの走査期間は６３μｓであ
る。一方、図２４のシステムにおいて、ＣＰＵ５９が表
示開始アドレスを計算してＤＭＡコントローラ５５に転
送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９か
ら各バスの使用権を取得する時間と、各２値色データＤ
r ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを
合計すると、１秒間に数フィ−ルド分のデータしか転送
できない。これはＣＰＵ５９が表示開始アドレスを計算
したり、ＤＭＡコントローラ５５に表示開始アドレスを
設定したりするための時間が必要以上にかかるためと考
えられる。このように、従来の装置では、１秒間に数フ
ィールド分のデータしか転送できないため、スム−ズな
動画を表示することは不可能であった。

【０００７】ところで、近年のＣＰＵの高速化とメモリ
の大容量化に伴って、マルチウィンドウ機能を備えたパ
ーソナルコンピュータが急速に普及し始めている。特
に、ウィンドウの１つに動画を表示させることのできる
ものもある。

【０００８】図２５は、マルチウィンドウシステムにお
いて静止画ＳＩａ，ＳＩｂと動画ＭＩとを同時に表示し
た場合を示す説明図である。従来は、図２５（Ａ）のよ
うに動画ＭＩの表示領域が矩形の場合には、動画をＤＭ
Ａ転送することは可能であったが、矩形でない表示領域
内の動画を表わす映像データを転送することは不可能で
あった。ここで、「表示領域」とはディスプレイデバイ
スの画面上において表示される領域を意味している。例
えば、図２５（Ａ）において静止画ＳＩａの領域がアク
ティブになり、図２５（Ｂ）のように動画ＭＩの上に重
ねられて表示されると、動画ＭＩの表示領域が矩形でな
くなるので、ＤＭＡ転送によって動画ＭＩを表示するこ
とが不可能であった。更に、複数の動画ＭＩを画面上に
おいて各々独立した任意の形状で表示させることも不可
能であった。

【０００９】本発明は、従来技術における上述の課題を
解決するためになされたものであり、動画の中の任意の
形状の領域内の映像信号を映像メモリに高速に転送する
ことを目的とする。更に、複数の動画について各々独立
した任意の形状の領域内の映像信号を映像メモリに転送
することを他の目的とする。

【００１０】

【課題を解決するための手段および作用】上述の課題の
少なくとも一部を解決するため、請求項１に記載された
発明は、動画を表示可能なコンピュータシステムであっ
て、ソフトウェアプログラムに従って各種の演算と制御
を実行するマイクロプロセッサと、前記マイクロプロセ
ッサに接続された第１のバスと、アドレスとデータが共
通の信号線によって時分割で転送される第２のバスと、
前記第１と第２のバスを接続するブリッジと、映像を表
示する表示デバイスと、前記表示デバイスに表示される
映像の映像信号を記憶する映像メモリと、前記映像メモ
リと同一の画像空間を有するとともに、前記映像メモリ
と同一のアドレス空間に割り当てられており、前記映像
メモリ内において動画映像信号が書き込まれるべき動画
領域を示すマスクデータを記憶するマスクデータメモリ
と、前記第２のバスに接続され、前記映像メモリへの映
像信号の書込みと読み出し、および、前記マスクデータ
メモリへのマスクデータの書込みと読み出しを制御する
ビデオコントローラと、動画映像信号で表わされる映像
の各走査線毎に、各走査線の先頭アドレスを生成して前
記第２のバス上に出力するとともに、前記先頭アドレス
の後に前記走査線上の各画素の映像信号を前記第２のバ
ス上に連続して出力する機能を有する映像転送手段と、
を備え、前記ビデオコントローラは、前記先頭アドレス
から、各走査線上の各画素に対する画素アドレスを生成
するアドレス生成手段と、前記映像メモリと前記マスク
データメモリに同一のアドレスを供給するとともに、前
記マスクデータメモリから読出された前記マスクデータ
に応じて、各画素の映像信号を前記映像メモリに書き込
むか否かを示す書込信号を生成する書込信号生成手段
と、前記書込信号と前記アドレス生成手段によって生成
された画素アドレスとに従って、各画素の映像信号を前
記映像メモリに書き込む書込手段と、を備える。

【００１１】また、請求項２に記載された発明は、動画
を表示可能なコンピュータシステムであって、ソフトウ
ェアプログラムに従って各種の演算と制御を実行するマ
イクロプロセッサと、前記マイクロプロセッサに接続さ
れた第１のバスと、アドレスとデータが共通の信号線に
よって時分割で転送される第２のバスと、前記第１と第
２のバスを接続するブリッジと、映像を表示する表示デ
バイスと、前記表示デバイスに表示される映像の映像信
号を記憶する映像メモリと、前記映像メモリと同一の画
像空間を有するとともに、前記映像メモリと同一のアド
レス空間に割り当てられており、前記映像メモリ内にお
いて複数種類の動画映像信号が書き込まれるべき複数の
動画領域を示すマスクデータを記憶するマスクデータメ
モリと、前記第２のバスに接続され、前記映像メモリへ
の映像信号の書込みと読み出し、および、前記マスクデ
ータメモリへのマスクデータの書込みと読み出しを制御
するビデオコントローラと、動画映像信号で表わされる
動画の各走査線毎に、各走査線の先頭アドレスを生成し
て前記第２のバス上に出力するとともに、前記先頭アド
レスの後に前記走査線上の各画素の映像信号を前記第２
のバス上に連続して出力する機能をそれぞれ有する複数
の映像転送手段と、前記複数の映像転送手段による前記
第２のバスの使用権を調停するバス調停手段と、を備
え、前記ビデオコントローラは、前記第２のバスを介し
て与えられた前記先頭アドレスから、各画素に対する画
素アドレスを生成するアドレス生成手段と、前記映像メ
モリと前記マスクデータメモリに同一のアドレスを供給
するとともに、前記マスクデータメモリから読出された
前記マスクデータに応じて、各画素の映像信号を前記映
像メモリに書き込むか否かを示す書込信号を生成する書
込信号生成手段と、前記書込信号と前記アドレス生成手
段によって生成された画素アドレスとに従って、各画素
の映像信号を前記映像メモリに書き込む書込手段と、を
備える。

【００１２】マスクデータメモリは映像メモリと同一の
画像空間を有し、また、同一のアドレス空間に割り当て
られているので、マスクデータメモリと映像メモリに同
一のアドレスを供給することによって、映像メモリの書
込みアドレスに対応するマスクデータがマスクデータメ
モリから読出される。そして、動画領域を示すマスクデ
ータに応じて映像信号を映像メモリに書込むので、任意
の形状の動画領域内の映像信号を映像メモリに書き込む
ことができる。また、映像転送手段は、各走査線に関し
て先頭アドレスと映像信号とを出力すればよいので、動
画の映像信号を高速に転送することができる。

【００１３】

【実施例】

Ａ．システムの構成と動作：図１は、本発明の一実施例
としてのコンピュータシステムの構成を示すブロック図
である。このコンピュータシステムでは、ＣＰＵ２００
とメインメモリ２０２とがホストバス２０４に接続され
ている。ホストバス２０４は、ブリッジ２０６を介して
高速バス２０８に接続されている。この高速バス２０８
は、アドレスとデータが共通の信号線によって時分割で
転送されるバスである。また、高速バス２０８はクロッ
ク信号に同期して動作する同期式のバスであるが、クロ
ック信号の周波数は３３ＭＨｚ以下であればよく、動作
の途中でクロック周波数を変更することも可能である。

【００１４】高速バス２０８には、ビデオコントローラ
２１２と、拡張バスブリッジ２１４とが接続されてい
る。ビデオコントローラ２１２には、フレームメモリと
してのビデオＲＡＭ（ＶＲＡＭ）２２２と、マスクデー
タを記憶するマスクデータＲＡＭ２２３と、表示デバイ
スとしてのカラーＣＲＴ２２４またはカラー液晶ディス
プレイ（ＬＣＤ）２２６とが接続されている。ビデオコ
ントローラ２１２は、高速バス２０８を介して与えられ
たデジタル映像信号（映像データ）をＶＲＡＭ２２２に
書き込む書込機能と、ＶＲＡＭ２２２から映像信号を読
み出してカラーＣＲＴ２２４や液晶ディスプレイ２２６
に与えることによって映像を表示させる表示機能とを有
している。

【００１５】拡張バスブリッジ２１４は、高速バス２０
８に低速バス２３０を接続するためのブリッジである。
低速バス２３０には各種のＩ／Ｏコントローラ２３２や
コネクタ（図示せず）などが接続される。低速バス２３
０は、高速バス２０８に比べてデータ転送速度が低く、
フロッピディスク装置やキーボードなどの比較的低速の
入出力装置が接続される。

【００１６】高速バス２０８には、さらに、バス調整手
段としてのバスアービタ２４０と、映像転送手段として
の３つの動画転送コントローラ２５０，２６０，２７０
が接続されている。第１の動画転送コントローラ２５０
には、圧縮／伸長回路２５２が接続され、圧縮／伸長回
路２５２にはモデム２５４が接続されている。外部の通
信回線からモデム２５４に供給された圧縮動画映像信号
は、圧縮／伸長回路２５２で伸長され、伸長後の映像信
号が動画転送コントローラ２５０によって転送される。

【００１７】第２の動画転送コントローラ２６０には、
Ａ−Ｄ変換器２６２が接続され、Ａ−Ｄ変換器２６２に
はビデオデコーダ２６４が接続されている。ビデオデコ
ーダ２６４には、さらに、テレビチューナ２６６が接続
されており、また、その入力端子にはビデオカメラが接
続される。ビデオデコーダ２６４は、テレビチューナ２
６６やビデオカメラ等の動画映像信号供給デバイスから
与えられたコンポジット映像信号ＶＳをデコードして、
コンポーネント映像信号（ＹＵＶ信号またはＲＧＢ信
号）と同期信号ＶＳＹＮＣ，ＨＳＹＮＣとフィールド指
示信号ＦＩＳとを生成する。フィールド指示信号ＦＩＳ
は、インターレース走査の場合に奇数フィールドか偶数
フィールドかを示す信号である。ビデオデコーダ２６４
内には、ＹＵＶ信号からＲＧＢ信号に変換する色信号変
換回路が設けられている。Ａ−Ｄ変換器２６２は、アナ
ログコンポーネント映像信号をデジタルコンポーネント
映像信号ＤＳに変換する。デジタルコンポーネント映像
信号ＤＳは、第２の動画転送コントローラ２６０によっ
て転送される。あるいは、圧縮／伸長回路２５２で圧縮
されて、第１の動画転送コントローラ２５０によってＭ
ＯＤＥＭ等の通信機器へ伝送されたり、また、ハードデ
ィスク等の外部記憶装置（図示せず）に転送される。第
３の動画転送コントローラ２７０にはＣＤ−ＲＯＭ装置
２７２が接続されており、ＣＤ−ＲＯＭ装置２７２から
供給される動画の映像信号を転送する。

【００１８】３つの動画転送コントローラ２５０，２６
０，２７０は、それぞれが高速バス２０８を利用して動
画映像信号を転送することが可能である。バスアービタ
２４０は、これらの３つの動画転送コントローラが高速
バス２０８を使用する際の優先順位を調停する役割を果
たしている。３つの動画転送コントローラが高速バス２
０８を使用する際には、それぞれがバス要求信号ＲＥＱ
１＃，ＲＥＱ２＃，ＲＥＱ３＃をバスアービタ２４０に
供給して、バスを使用したい旨を通知する。バスアービ
タ２４０は、内部の優先順位レジスタの値に従ってバス
の使用権をいずれに与えるかを決定し、３つの動画転送
コントローラに対するバス許可信号ＧＮＴ１＃，ＧＮＴ
２＃，ＧＮＴ３＃のいずれか１つをアクティブにする。

【００１９】図２は、バスアービタ２４０内の循環優先
順位レジスタの内容を示す説明図である。循環優先順位
アルゴリズムでは、３つの動画転送コントローラ２５
０，２６０，２７０に循環的にバスの優先権が与えられ
る。２つ以上の動画転送コントローラがバス要求信号を
アクティブにすると、循環優先順位レジスタに設定され
ている優先度が最も高いコントローラにバスの使用が許
可される。その際、最も優先度の高いコントローラ（例
えば第１の動画転送コントローラ２５０）がバスを使用
すると、次のコントローラ（例えば第２の動画転送コン
トローラ２６０）が次の優先権を持つこととなる。この
ようなバスアービタ２４０の調停の結果、３つの動画転
送コントローラからそれぞれ動画映像信号を転送するこ
とができる。

【００２０】図３は、ＶＲＡＭ２２２とマスクデータＲ
ＡＭ２２３の構成を示す説明図である。図３（Ａ）に示
すように、ＶＲＡＭ２２２は、ＲＧＢの各色８ビットの
コンポジット映像データを、表示デバイス（カラーＣＲ
Ｔ２２４，液晶ディスプレイ２２６）の画面の各画素毎
に記憶するフレームメモリである。また、マスクデータ
ＲＡＭ２２３は、動画が書き込まれるＶＲＡＭ２２２の
領域（以下、「動画書込領域」または「動画領域」と呼
ぶ）を表わす２ビットのマスクデータを各画素毎に記憶
するメモリである。また、図３（Ｂ）に示すように、Ｖ
ＲＡＭ２２２とマスクデータＲＡＭ２２３は、ビデオコ
ントローラ２１２から見て同一のアドレス空間にマッピ
ングされている。マスクデータを用いた動画の転送動作
については後述する。

【００２１】図４は、動画転送コントローラの内部構成
を示すブロック図である。図１に示す３つの動画転送コ
ントローラは、すべて図４に示す構成を有している。動
画転送コントローラは、高速バス２０８とのインタフェ
イス３００と、高速バス２０８の制御信号を生成するバ
ス制御信号生成部３０２と、アドレスとデータを切換え
て高速バス２０８内のアドレス／データバスＡＤＢ上に
出力するための切換回路３０４と、バス制御信号生成部
３０２と切換回路３０４の動作を制御する切換制御部３
０６と、アドレスを演算するアドレス演算部３１２と、
データ出力部３１４と、ＦＩＦＯメモリユニット３１８
と、色調整部３２０とを備えている。

【００２２】色調整部３２０に与えられるデジタル映像
信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカ
ラー映像データである。色調整部３２０は、この２４ビ
ットのデジタル映像信号ＤＳを、必要に応じて１６ビッ
ト（Ｒ：Ｇ：Ｂ＝５：６：５ビットで６万色を再現可
能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで２５
６色を再現可能）、４ビット（カラーパレットにより１
６色を再現可能）、３ビット（カラーパレットにより８
色を再現可能）の映像データに変換する回路である。４
ビットや３ビットの映像データに変換する場合には、デ
ィザ法による２値化が実行される。なお、どのタイプの
映像データに変換するかは、オペレータの指定に応じて
ＣＰＵ２００によって設定される。但し、以下では２４
ビットのフルカラー映像データ（「コンポーネント映像
データ」と呼ぶ）を色調整部３２０がそのまま出力する
場合について説明する。

【００２３】ＦＩＦＯメモリユニット３１８から出力さ
れた映像データは、データ出力部３１４と切換回路３０
４とを介してアドレス／データバスＡＤＢ上に出力され
る。切換回路３０４は、切換制御部３０６から与えられ
る切換信号ＳＷに従って、データ出力部３１４から出力
される映像データＭＤＡＴＡとアドレス演算部３１２か
ら出力されるアドレスＭＡＤＤとを切換えて、アドレス
ＭＡＤＤとデータＭＤＡＴＡとを時分割で出力する。ま
た、切換回路３０４内の３ステートバッファ３０５は、
切換制御部３０６から与えられる第１の出力制御信号Ｃ
１に応じて出力状態とハイインピーダンス状態に切換え
られる。また、高速バス２０８用の各種の制御信号（Ｃ
／ＢＥやＦＲＡＭＥ＃等）のためのバス制御信号生成部
３０２も、その出力部に３ステートバッファ３０３を有
している。この３ステートバッファ３０３は、切換制御
部３０６から与えられる第２の出力制御信号Ｃ２に応じ
て出力状態とハイインピーダンス状態に切換えられる。

【００２４】図５は、ビデオコントローラ２１２（図
１）の内部構成を示すブロック図である。ビデオコント
ローラ２１２は、デコーダ３５０と、アドレスカウンタ
３５２と、アドレスラッチ３５４と、データ変換回路３
５６と、ＶＧＡコントローラ３５８とを備えている。デ
コーダ３５０とアドレスカウンタ３５２とアドレスラッ
チ３５４は、高速バス２０８のアドレス／データバスＡ
ＤＢを介して与えられた各走査線の先頭アドレスＭＡＤ
Ｄから、各走査線上の各画素のアドレス（画素アドレ
ス）ＰＡＤＤを生成するアドレス生成手段としての機能
を有する。また、ＶＧＡコントローラ３５８は、画素ア
ドレスＰＡＤＤに従って各走査線の各画素の映像データ
ＰＤＡＴＡをＶＲＡＭ２２２に書き込む第１の書込手段
としての機能を有する。ＶＧＡコントローラ３５８は、
さらに、マスクデータをマスクデータＲＡＭ２２３に書
き込む第２の書込手段としての機能も有している。な
お、マスクデータは、高速バス２０８のアドレス／デー
タバスＡＤＢを介してＣＰＵ２００からビデオコントロ
ーラ２１２に転送される。

【００２５】デコーダ３５０は、高速バス２０８の各種
の制御信号から、アドレスカウンタ３５２とアドレスラ
ッチ３５４とデータ変換回路３５６とを制御するための
信号を生成する。データ変換回路３５６は、高速バス２
０８を介してＹＵＶ信号が与えられた時に、これをＲＧ
Ｂ信号に変換する回路である。ＲＧＢ信号が供給されて
いる場合には、ＲＧＢ信号はデータ変換回路３５６をそ
のまま通過する。なお、データ変換回路３５６がデータ
変換を行なうか否かは、デコーダ３５０から与えられる
モード信号に応じて決定される。

【００２６】図６は、マスクデータを利用して、任意の
形状の領域内の映像データをＶＲＡＭ２２２に転送する
方法を示す説明図である。ＶＲＡＭ２２２内に描かれて
いる３つの動画ＭＲ１〜ＭＲ３は、図１に示す３つの動
画転送コントローラ２５０，２６０，２７０によってそ
れぞれ転送される。それぞれの動画は元々矩形である
が、マスクデータＴＤＡＴＡに従って、図６のように重
なり合う部分が隠された状態でＶＲＡＭ２２２内にそれ
ぞれの映像データが書き込まれる。アドレスラッチ３５
４は、ＶＲＡＭ２２２のアドレス空間（すなわち表示デ
バイスの画面領域に対応する空間）内における各動画の
画素アドレスＰＡＤＤを出力している。ＶＧＡコントロ
ーラ３５８は、この画素アドレスＰＡＤＤをＶＲＡＭ２
２２とマスクデータＲＡＭ２２３とに共通に与えられ
る。従って、矩形の動画を表わす映像データＰＤＡＴＡ
がＶＲＡＭ２２２に与えられる時に、各画素のマスクデ
ータＴＤＡＴＡがマスクデータＲＡＭ２２３から読出さ
れてＶＧＡコントローラ３５８に入力される。ＶＧＡコ
ントローラ３５８は、マスクデータＴＤＡＴＡに従って
各画素の映像データＰＤＡＴＡの書込みの有無を制御す
る。

【００２７】図６に示すように、ＶＧＡコントローラ３
５８は、２つのＡＮＤゲート３６２，３６４と、ＮＡＮ
Ｄゲート３６６と、ＯＲゲート３６８とを有している。
２つのＡＮＤゲート３６２，３６４は、２ビットのマス
クデータＴＤＡＴＡが各ビットと、デコーダ３５０から
出力される２ビットのモードデータＭＯＤＥの各ビット
との論理積を取る。２つのＡＮＤゲート３６２，３６４
の出力は、ＮＡＮＤゲート３６６に入力されている。従
って、ＮＡＮＤゲート３６６の出力ＴＴは、マスクデー
タＴＤＡＴＡとモードデータＭＯＤＥとが完全に一致す
る場合にのみ０レベルとなる。図６のマスクデータＲＡ
Ｍ２２３内に図示されているように、マスクデータＴＤ
ＡＴＡは、各動画領域ＭＲ１，ＭＲ２，ＭＲ３でそれぞ
れ０１ｂ，１０ｂ，１１ｂの値を取り、背景領域では０
０ｂの値を取る（ｂは２進数であることを示す）。従っ
て、これらのマスクデータＴＤＡＴＡと同じ値のモード
データＭＯＤＥがデコーダ３５０から出力された時にの
み、ＮＡＮＤゲート３６６の出力ＴＴが０レベルにな
る。

【００２８】ＯＲゲート３６８は、ＮＡＮＤゲート３６
６の出力ＴＴと、デコーダ３５０から出力される書込信
号ＰＷＥ＃との負論理の論理積（ＡＮＤ）を取り、その
出力ＥＰＷＲ＃を書込信号としてＶＲＡＭ２２２に与え
ている。なお、この明細書において、信号名の後ろに
「＃」が付されているものは負論理の信号である。この
結果、マスクデータＴＤＡＴＡとモードデータＭＯＤＥ
の値に応じて、ＶＲＡＭ２２２への映像データＰＤＡＴ
Ａの書込みが許可されたり禁止されたりすることにな
る。例えば、ＶＲＡＭ２２２とマスクデータＲＡＭ２２
３の全空間において、モードデータＭＯＤＥの値がマス
クデータＴＤＡＴＡと一致していれば、３つの動画ＭＲ
１〜ＭＲ３の映像データをそれぞれＶＲＡＭ２２２内に
書き込むことができる。また、モードデータＭＯＤＥの
値を１０ｂに固定しておけば、第２の動画ＭＲ２の映像
データのみを書き込むことができる。

【００２９】マスクデータＴＤＡＴＡの分布を変更すれ
ば、各動画領域の形状を任意に変更することが可能であ
る。マスクデータＴＤＡＴＡは、元々は矩形である動画
の一部をマスクする機能を有すると言い換えることもで
きる。また、画素アドレスＰＡＤＤの値とマスクデータ
ＴＤＡＴＡの分布を変更すれば、表示デバイスの画面上
において動画が表示される領域の位置を任意に変更する
ことも可能である。さらに、後述するように、任意の形
状の動画領域内において、動画を水平方向と垂直方向に
任意の倍率で変倍することも可能である。

【００３０】この実施例では、ＯＲゲート３６８により
書込信号ＥＰＷＲ＃のレベルを制御することによって、
映像データＰＤＡＴＡのＶＲＡＭ２２２への書込みを制
御するようにしているので、回路構成が単純であるとい
う利点がある。また、映像データＰＤＡＴＡと画素アド
レスＰＡＤＤは、矩形の動画を書き込む場合と同様にＶ
ＲＡＭ２２２に供給すればよいので、映像データＰＤＡ
ＴＡと画素アドレスＰＡＤＤを動画領域の形状に応じて
調整する必要がない。

【００３１】図７は、図６のＶＲＡＭ２２２の走査線Ｘ
１−Ｘ２上のデータ転送の動作を示すタイミングチャー
トである。なお、図７（ｂ）〜（ｅ）はバスアービタ２
４０に関する信号であり、図７（ｆ）〜（ｊ）は、高速
バス２０８を介して転送される信号、図９（ｋ）〜
（ｍ）はビデオコントローラ２１２からＶＲＡＭ２２２
へ転送される信号である。なお、映像データの転送は、
ＦＩＦＯメモリユニット３１８（図３）で生成されるド
ットクロック信号ＤＣＬＫ（図７（ａ））に同期して実
行される。

【００３２】第１の動画転送コントローラ２５０（図
１）が動画を転送する際には、そのバスリクエスト信号
ＲＥＱ１＃（図７（ｂ））をアサート（Ｌレベルに）す
ることによって、バスアービタ２４０にバスの使用権を
要求する。これに応じてバスアービタ２４０がバス許可
信号ＧＮＴ１＃（図７（ｃ））をアサート（Ｌレベル
に）すると、第１の動画転送コントローラ２５０による
転送が開始される。すなわち、第１の動画転送コントロ
ーラ２５０は、まず、高速バス２０８のアドレス／デー
タバスＡＤＢ上に１走査線の先頭アドレスＭＡＤＤを出
力し、その後、その走査線上の全画素の映像データＰＡ
ＤＤを連続して出力する。第２の動画転送コントローラ
２６０が動画を転送する際には、そのバスリクエスト信
号ＲＥＱ２＃（図７（ｄ））をアサートする。これに応
じてバスアービタ２４０がバス許可信号ＧＮＴ２＃（図
７（ｅ））をアサートすると、第２の動画転送コントロ
ーラ２６０が高速バス２０８のアドレス／データバスＡ
ＤＢ上に１走査線の先頭アドレスＭＡＤＤを出力し、そ
の後、その走査線上の全画素の映像データＰＡＤＤを連
続して出力する。

【００３３】図７（ｍ）の下部に示す時点Ｔ１，Ｔ２
は、図６のＶＲＡＭ２２２に示す画素位置Ｔ１，Ｔ２と
対応している。すなわち、バスアービタ２４０による調
停によって、複数の動画転送コントローラがバスの使用
権を順次獲得しながらそれぞれの動画の映像データを転
送していくことができる。

【００３４】映像データの転送における動画転送コント
ローラとビデオコントローラ２１２の動作の関係は次の
通りである。図４に示す動画転送コントローラは、ま
ず、各走査線の先頭アドレスＭＡＤＤをアドレス演算部
３１２で生成して、高速バス２０８のアドレス／データ
バスＡＤＢ上に出力する。すると、切換制御部３０６か
ら与えられる切換信号ＳＷによって切換回路３０４内の
スイッチ（マルチプレクサ）が、データ出力部３１４側
に切換えられる。この結果、先頭アドレスＭＡＤＤの走
査線上の全画素に関する映像データＰＤＡＴＡがドット
クロック信号ＤＣＬＫに同期してアドレス／データバス
ＡＤＢ上に連続して出力される。

【００３５】図７（ｆ）〜（ｉ）は、高速バス２０８と
してＰＣＩ（Peripheral ComponentInterconnect ）バ
スを使用した場合の制御信号を示している。図７（ｆ）
の信号ＦＲＡＭＥ＃は、転送元（イニシエータ・デバイ
ス）である動画転送コントローラによって出力される信
号であり、信号ＦＲＡＭＥ＃がアサートされると（Ｌレ
ベルになると）バスサイクルが開始される。また、信号
ＦＲＡＭＥ＃がデアサートされると（Ｈレベルになる
と）、次のクロックでそのバスサイクルが終了する。図
７（ｇ）の信号ＩＲＤＹ＃はイニシエータである動画転
送コントローラがデータ転送可能であることを示す信号
であり、動画転送コントローラによって出力される。図
７（ｈ）の信号ＴＲＤＹ＃は、転送先（ターゲット・デ
バイス）であるビデオコントローラ２１２がデータ転送
可能である示す信号であり、ビデオコントローラ２１２
によって出力される。図７（ｉ）の信号ＤＥＶＳＥＬ＃
は、ターゲットであるビデオコントローラ２１２がデー
タ転送を受け入れることを示す信号であり、ビデオコン
トローラ２１２によって出力される。なお、高速バス２
０８の制御信号はこの他にも存在するが図示の便宜上省
略されている。

【００３６】図５に示すビデオコントローラ２１２内の
デコーダ３５０は、イニシエータである動画転送コント
ローラから出力されたアドレスをチェックして、ビデオ
コントローラ２１２がターゲット・デバイスであるか否
かを判断する。ビデオコントローラ２１２がターゲット
・デバイスである場合には、デコーダ３５０は制御信号
ＴＲＤＹ＃（図７（ｈ）），ＤＥＶＳＥＬ＃（図７
（ｉ））をアサートするとともに、アドレスカウンタ３
５２とアドレスラッチ３５４とデータ変換回路３５６と
に制御信号を供給してそれらの動作を制御する。すなわ
ち、アドレス／データバスＡＤＢ上にアドレスＭＡＤＤ
が出力されている場合には、アドレスカウンタ３５２の
ロード端子をアクティブにすることによって、アドレス
ＭＡＤＤをアドレスカウンタ３５２の初期値として設定
する。アドレスカウンタ３５２のクロック端子には、デ
コーダ３５０から画素書込信号ＰＷＲ＃が入力されてい
る。この画素書込信号ＰＷＲ＃は、高速バス２０８のク
ロック信号ＤＣＬＫと同一周波数で同期しており、ＶＧ
Ａコントローラ３５８がＶＲＡＭ２２２に各画素の映像
データを書き込むタイミングを示す信号である。従っ
て、アドレスカウンタ３５２は、クロック信号ＤＣＬＫ
（図７（ａ））の１パルス毎にアドレスを１つインクリ
メントして、各画素に対する画素アドレスＰＡＤＤを出
力する。アドレスラッチ３５４は、アドレスカウンタ３
５２から出力された画素アドレスＰＡＤＤをラッチして
ＶＧＡコントローラ３５８に出力している。

【００３７】ＶＧＡコントローラ３５８は、図７（ｋ）
〜（ｍ）に示すように、各動画の１走査線上の全画素に
対する映像データを、画素書込信号ＥＰＷＲ＃に同期し
てＶＲＡＭ２２２内に書き込んでいく。なお、ＶＧＡコ
ントローラ３５８からＶＲＡＭ２２２に与えられる画素
アドレスＥＰＡＤＤは、ＶＧＡコントローラ３５８にお
ける局所的なアドレス空間で定義されているので、高速
バス２０８における画素アドレスＰＡＤＤの値とは異な
るが、その意味は同一である。すなわち、画素アドレス
ＥＰＡＤＤの値は、その動画の各走査線の先頭アドレス
ＳＰから１クロック毎に１ずつ増加した値である。

【００３８】以上のように、このコンピュータシステム
では、複数ビットのマスクデータＴＤＡＴＡを用いてＶ
ＲＡＭ２２２内をマスクすることによって、複数の動画
転送コントローラから１つのＶＲＡＭ２２２内にそれぞ
れ動画映像データを転送することができる。上記の例で
はマスクデータＴＤＡＴＡを２ビットとしていたので、
３つの動画映像データを区別することができる。一般
に、マスクデータをｎビットとすれば、｛（２のｎ乗）
−１｝個の動画転送コントローラから同じＶＲＡＭ２２
２にそれぞれ動画を転送することが可能である。

【００３９】Ｂ．マスクデータの更新処理：図８は、マ
スクデータの更新処理の手順を示すフローチャートであ
る。ステップＳ１では、マスクデータの初期データがマ
スクデータＲＡＭ２２３に書き込まれる。ここで、マス
クデータの初期データとは、動画が初めて表示される際
に書き込まれるマスクデータのことを言い、通常は矩形
の動画領域を示すマスクデータである。

【００４０】ステップＳ２では、ＣＰＵ２００が、表示
デバイスの画面上において動画ウィンドウの状態が変更
されたか否かを監視する。動画ウィンドウとは、画面上
の動画領域と同じ意味であり、ＶＲＡＭ２２２の画像空
間における動画領域に対応している。動画ウィンドウの
状態が変更されるのは、動画ウィンドウに重なる他のウ
ィンドウのサイズや位置を変更した場合、動画ウィンド
ウ自身のサイズや位置を変更した場合、および、ウィン
ドウ同士の重なりの上下関係を変更した場合などがあ
る。

【００４１】動画ウィンドウの状態が変更されると、ス
テップＳ３においてＶＲＡＭ２２２のチップイネーブル
信号ＣＥ１＃（図５）がＨレベルに立上げられてＶＲＡ
Ｍ２２２への書込みが禁止されるとともに、マスクデー
タＲＡＭ２２３のチップイネーブル信号ＣＥ２＃がＬレ
ベルに立下げられてマスクデータＲＡＭ２２３の書き込
みが許可される。ステップＳ４では、ＣＰＵ２００がマ
スクデータＲＡＭ２２３に新たなマスクデータを書き込
むことによって、マスクデータＲＡＭ２２３内のマスク
データを更新する。ステップＳ５では、チップイネーブ
ル信号ＣＥ１＃がＬレベルに立ち下げられ、ＶＲＡＭ２
２２へのデータの書込みが許可される。

【００４２】このように、ユーザが表示デバイスの画面
上で動画ウィンドウや静止画ウィンドウを変更すること
によって動画ウィンドウの位置や形状が変更されると、
その度にマスクデータが更新される。なお、図８のマス
クデータ更新処理はＣＰＵ２００が所定のドライバ（ア
プリケーションソフトとハードウェアを連結させる部
分）プログラムを組み込むることによって実現されてい
る。

【００４３】Ｄ．システム構成の変形例：上述した動画
転送コントローラは、必ずしも各走査線上の全画素に対
する映像データを連続して転送する必要はない。動画転
送コントローラは１つのアドレスに続いて、所望の画素
数の映像データを連続して転送することができる。ま
た、各画素のアドレスとデータとを交互に出力すること
も可能である。但し、各動画について、各走査線の先頭
アドレスＭＡＤＤを出力した後に、その走査線上の全画
素に対する映像データを連続して転送するようにすれ
ば、より高速にデータ転送を行なうことができ、スムー
ズな動画表示を行なえるという利点がある。

【００４４】なお、図６に示すように、書込信号ＥＰＷ
Ｒ＃のレベルをマスクデータＴＤＡＴＡとモードデータ
ＭＯＤＥで制御することによって映像データの書込みを
制御する代わりに、ビデオＲＡＭ特有の機能であるライ
トパービットモードにおいて、ＶＲＡＭ２２２の書込動
作をビット単位で禁止するようにしてもよい。

【００４５】また、マスクデータＴＤＡＴＡを映像デー
タの書込み制御に利用する代わりに、映像データをビッ
ト反転させて動画の色を変更するために利用することも
可能である。図９は、動画映像データをビット反転させ
る場合の回路構成の一部を示す説明図である。ビット反
転回路６１５は、映像データのビット数と等しい数のＥ
ＸＯＲ（排他的論理和）回路を備えており、ＶＧＡコン
トローラ３５８内に設けられている。各ＥＸＯＲ回路の
一方の入力端子にはＮＡＮＤゲート３６６の出力ＴＴが
共通に与えられており、他方の入力端子には映像データ
の各ビットの信号が与えられている。ＮＡＮＤゲート３
６６の出力ＴＴが０の時には映像データＰＤＡＴＡはそ
のままビット反転回路６１５を通過するが、出力ＴＴが
１の時には映像データＰＤＡＴＡの各ビットの値が反転
される。この結果、出力ＴＴの値が１の画素において映
像データＰＤＡＴＡの色が変更される。

【００４６】Ｅ．アドレス演算のための回路構成：図１
０は、ＦＩＦＯメモリユニット３１８の内部構成を示す
ブロック図である。図１０（Ａ）に示すように、ＦＩＦ
Ｏメモリユニット３１８は、ＦＩＦＯ制御部３２１と、
２つのＦＩＦＯメモリ３２２，３２４を備えている。ま
た、図１０（Ｂ）に示すように、ＦＩＦＯ制御部３２１
は５つのＰＬＬ回路３２５〜３２８，５１０と波形成形
部５１１とを有している。第１ないし第３のＰＬＬ回路
３２５〜３２７は、水平同期信号ＨＳＹＮＣの周波数を
ＮH0倍、（ＮH0＊ＨＸ）倍、および、ＮH 倍した信号Ｃ
ＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞれ生成する。ま
た、第４のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮ
Ｃの周波数をＮV 倍した信号ＨＩＮＣを生成する。第５
のＰＬＬ回路５１０は、図１０（Ｃ）に示すように、水
平同期信号ＨＳＹＮＣの周波数をＨＸ倍した信号ＨＳＹ
ＮＣ＊ＨＸを生成し、波形成形部５１１はその立ち上が
りエッジを検出して第２の水平同期信号ＸＨＳＹＮＣを
生成する。この第２の水平同期信号ＸＨＳＹＮＣは、第
１の水平同期信号ＨＳＹＮＣのＨＸ倍の周波数を有する
同期信号である。なお、各ＰＬＬ回路内の設定値ＮH0，
（ＮH0＊ＨＸ），ＮH ，ＮV ，ＨＸは、ＣＰＵ２００に
よって設定される。これらのＰＬＬ回路３２５〜３２８
は、映像の拡大・縮小を行なうための回路であり、その
機能については後述する。

【００４７】なお、２つのＦＩＦＯメモリ３２２，３２
４は、所定量の映像データを一時的に記憶する映像デー
タバッファとしての機能を有しており、ＦＩＦＯ制御部
３２１は映像データバッファ制御部としての機能を有し
ている。また、第１のＰＬＬ回路３２５は入力クロック
生成手段として、第２のＰＬＬ回路３２６は出力クロッ
ク生成手段として、第３のＰＬＬ回路３２７はドットク
ロック生成手段として、第４のＰＬＬ回路３２８はライ
ンインクリメント信号生成手段としての機能をそれぞれ
有している。なお、第２と第４のＰＬＬ回路３２６，３
２８およびＦＩＦＯメモリユニット３１８が協同して、
映像を垂直方向に変倍可能な変倍手段としての機能を発
揮する。また、第２と第３のＰＬＬ回路３２６，３２７
が協同して、映像データで表わされる映像を水平方向に
変倍可能な変倍手段としての機能を発揮する。

【００４８】図１１は、動画転送コントローラ内のアド
レス演算部３１２の内部構成を示すブロック図である。
アドレス演算部３１２は、オフセットアドレス記憶部３
３０と、加算アドレス値記憶部３３２と、垂直カウンタ
部３３４と、加算器３４０とを有している。乗算器３３
８は、加算アドレス値記憶部３３２に記憶された加算ア
ドレス値ＡＤＡＤと、垂直カウンタ部３３４から出力さ
れる垂直方向のカウント値ＶＣＮＴとを乗算する。加算
器３４０は、オフセットアドレス記憶部３３０に予め記
憶されたオフセットアドレスＯＦＡＤと乗算器３３８の
乗算結果ＭＵＬとを加算することによって、映像データ
のアドレスＭＡＤＤを生成する。後述するように、この
アドレスＭＡＤＤは、各走査線の先頭アドレスである。

【００４９】図１２は、ＶＲＡＭ２２２のメモリマップ
である。このＶＲＡＭ２２２の１ワードは２４ビットで
あり、１ワードに映像データのＲ成分とＧ成分とＢ成分
とが含まれている。また、画面上の１画素（ドット）が
１ワードに対応している。

【００５０】図１３は、ＶＲＡＭ２２２のメモリ空間と
画面との対応関係を示す説明図である。この図では、Ｖ
ＲＡＭ２２２の水平レンジ８０の画素数は６４０（５０
ｈワード）、垂直レンジ８１の走査線本数は４８０本で
ある。図１３の例では、簡単のために、動画の映像デー
タが書き込まれる動画領域ＭＰＡが、垂直方向に２ライ
ン目で水平方向に２画素目の開始位置から始まって水平
方向に８画素の幅を有し、垂直方向に２ラインの幅を有
する合計１６画素の領域であるものと仮定している。な
お、動画領域ＭＰＡの位置とサイズは、オペレータがカ
ラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６
の画面上で指定する。

【００５１】図１４は、カラーＣＲＴ２２４の画面上に
おいて指定された動画領域ＭＰＡを示す平面図である。
図１３に示すメモリ空間は、図１４に示すカラーＣＲＴ
２２４の表示画面と１：１で対応している。以下ではイ
ンターレース走査の行なわない場合のデータ転送につい
て最初に説明し、インターレース走査を行なう場合のデ
ータ転送については後述する。

【００５２】図１１に示すオフセットアドレス記憶部３
３０に記憶されるオフセットアドレスＯＦＡＤは、図１
２において、ＶＲＡＭ２２２の先頭アドレス００００ｈ
から動画領域ＭＰＡの書込み開始位置のアドレス（００
５１ｈ）までのオフセットの値（５１ｈ）である。

【００５３】動画領域ＭＰＡの最初の走査線の先頭アド
レス（＝００５１ｈ）は、画面上においてオペレータが
指定した動画領域ＭＰＡの左上点Ｐ１（図１４）の位置
に応じて決定される。すなわち、オペレータが動画領域
ＭＰＡを指定すると、ＣＰＵ２００が左上点Ｐ１に相当
するアドレス（＝００５１ｈ）を算出し、このアドレス
（＝００５１ｈ）をオフセットアドレスＯＦＡＤとして
オフセットアドレス記憶部３３０に設定する。オペレー
タはカラーＣＲＴ２２４またはカラー液晶ディスプレイ
２２６の画面上で任意の位置に任意の大きさの動画領域
ＭＰＡを設定することができ、これに応じてオフセット
アドレスＯＦＡＤが設定される。

【００５４】インタレース走査を行なわない場合には、
加算アドレス値記憶部３３２に記憶される加算アドレス
ＡＤＡＤは、ＶＲＡＭ２２２のメモリ空間における１走
査線分の画素数に等しく、この実施例では５０ｈに設定
されている。

【００５５】乗算器３３８の出力ＭＵＬと、加算器３４
０の出力ＭＡＤＤは、それぞれ次の算術式で与えられ
る。 ＭＵＬ＝ＡＤＡＤ×ＶＣＮＴ …（１） ＭＡＤＤ＝ＯＦＡＤ＋ＭＵＬ …（２）

【００５６】上記（１），（２）式をまとめると、各走
査線に対する加算器３４０の出力ＭＡＤＤは次の算術式
で与えられる。 ＭＡＤＤ＝（ＡＤＡＤ×ＶＣＮＴ）＋ＯＦＡＤ …（３）

【００５７】垂直カウントＶＣＮＴは動画領域ＭＰＡ内
の走査線番号を示している。また、乗算器３３８の出力
ＭＵＬは、動画領域ＭＰＡの書込開始位置Ｐ１から各走
査線の先頭画素までのアドレスの差（オフセット）を示
している。従って、加算器３４０の出力ＭＡＤＤは、各
走査線の先頭画素のアドレス（各走査線の先頭アドレ
ス）である。

【００５８】Ｆ．インターレース走査を行なう場合のア
ドレス演算：図１５は、インターレース走査を行なう場
合の奇数ラインフィールドと偶数ラインフィールドのメ
モリ空間を示す説明図であり、図１３に対応する図であ
る。奇数ラインフィールドは、動画領域ＭＰＡ内の１６
個の画素アドレスのうちで１走査線分の８つの画素アド
レス００Ａ１ｈ〜００Ａ８ｈを含んでおり、偶数ライン
フィールドは他の８つの画素アドレス００５１ｈ〜００
５８ｈを含んでいる。

【００５９】インターレースを行なう場合には、オフセ
ットアドレス記憶部３３０（図１１）に奇数ラインフィ
ールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶
数ラインフィールド用のオフセットアドレスＯＦＡＤ２
＝５１ｈとを登録する。オフセットアドレス記憶部３３
０は、これらの２つのオフセットアドレスＯＦＡＤ１，
ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて
選択的に出力する。なお、２：１のインターレースの場
合には、加算アドレスＡＤＡＤはインターレースが無い
場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。この
ように、インターレース走査の場合には、オフセットア
ドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整するこ
とによって、インターレースが無い場合と同様に、上記
（３）式に従って各走査線の映像データの先頭アドレス
ＭＡＤＤを算出できる。

【００６０】なお、インターレースを行なうための映像
データを転送する場合にも、意図的にインターレースを
行なわずに同一のアドレスに奇数ラインフィールドと偶
数ラインフィールドの映像データを書き込むことも可能
である。この場合には、インターレースが無い場合のオ
フセットアドレスＯＦＡＤと加算アドレスＡＤＡＤと
を、両方のフィールドに共通して使用すればよい。

【００６１】Ｇ．映像の拡大・縮小処理：動画転送コン
トローラは、映像の拡大・縮小を行なう機能を有してい
る。映像の拡大・縮小処理は、主に、図４に示すアドレ
ス演算部３１２とＦＩＦＯメモリユニット３１８とによ
って実行される。図１６は、アドレス演算部３１２内の
垂直カウンタ部３３４の内部構成と、ＦＩＦＯ制御部３
２１内の関連部分を示すブロック図である。ＦＩＦＯ制
御部３２１のＰＬＬ回路３２７は、ビデオデコーダ２２
０から与えられた水平同期信号ＨＳＹＮＣの周波数をＮ
H 倍したドットクロック信号ＤＣＬＫを生成する。ま
た、ＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周
波数をＮV 倍したラインインクリメント信号ＨＩＮＣを
生成する。ラインインクリメント信号ＨＩＮＣは、後述
するように、映像を垂直方向に縮小する際に用いられ
る。ラインインクリメント信号ＨＩＮＣの周波数が第２
の水平同期信号ＸＨＳＹＮＣと同じである場合には、映
像の縮小が行なわれない。

【００６２】垂直カウンタ部３３４は、バックポーチ記
憶部４０２と、比較器４０４と、バックポーチカウンタ
４０６と、垂直カウンタ４０８と、ラッチ４１０とを有
している。バックポーチ記憶部４０２は、高速バス２０
８を介してＣＰＵ２００から与えられたバックポーチ数
ＢＰを記憶する。ここで、バックポーチ数ＢＰはバック
ポーチ期間における水平同期信号ＨＳＹＮＣのパルス数
である。バックポーチカウンタ４０６には第１の水平同
期信号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック
入力端子には第２の水平同期信号ＸＨＳＹＮＣが与えら
れている。また、垂直カウンタ４０８のクロック入力端
子にはラインインクリメント信号ＨＩＮＣが与えられて
いる。また、バックポーチカウンタ４０６と垂直カウン
タ４０８のリセット入力端子には垂直同期信号ＶＳＹＮ
Ｃが与えられている。比較器４０４は、バックポーチ記
憶部４０２に記憶されたバックポーチ数ＢＰと、バック
ポーチカウンタ４０６のカウント値ＢＰＣとを比較す
る。

【００６３】比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣ
の時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベル
となる。また、バックポーチカウンタ４０６は比較器４
０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、
垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブ
ルとなる。

【００６４】垂直同期信号ＶＳＹＮＣが垂直カウンタ部
３３４に与えられるとバックポーチカウンタ４０６と垂
直カウンタ４０８とがリセットされる。このとき、比較
器４０４の出力ＣＭＰはＬレベルなので、バックポーチ
カウンタ４０６がイネーブルとなり、水平同期信号ＨＳ
ＹＮＣのパルス数をカウントする。一方、垂直カウンタ
４０８は停止したままである。水平同期信号ＨＳＹＮＣ
のパルスがバックポーチ数ＢＰと等しい数だけバックポ
ーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとな
る。この結果、比較器４０４の出力ＣＭＰがＨレベルと
なり、バックポーチカウンタ４０６が停止するととも
に、垂直カウンタ４０８がカウントアップを開始する。
垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平
同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０
に保持されて、垂直カウントＶＣＮＴとして出力され
る。この垂直カウントＶＣＮＴが画面上の走査線番号を
示している。なお、垂直方向に縮小を行なわない場合に
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣの周波数が等しく、従って、垂直カ
ウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパ
ルス数に等しい。

【００６５】このように、垂直カウンタ４０８とラッチ
４１０は、走査線番号を加算する手段としての機能を有
している。

【００６６】図１７は、垂直カウンタ部３３４の動作を
示すタイミングチャートである。バックポーチ期間が過
ぎ、有効映像期間において第２の水平同期信号ＸＨＳＹ
ＮＣがＬレベルになると、垂直カウンタ部３３４のカウ
ントアップが開始される。すなわち、有効映像期間にお
いて、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生
する度に垂直カウンタ部３３４から出力される垂直カウ
ントＶＣＮＴの値が１つずつ増加する。

【００６７】このように、映像を垂直方向に縮小しない
場合には、垂直同期信号ＶＳＹＮＣが１パルス発生する
たびに垂直カウントＶＣＮＴが０にリセットされ、その
後、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生す
るたびに垂直カウントＶＣＮＴが１つずつ増加する。一
方、映像を垂直方向に縮小する場合には、第２の水平同
期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮ
Ｃとに応じて垂直カウントＶＣＮＴが増加するが、その
動作については後述する。

【００６８】図１８は、ＦＩＦＯメモリユニット３１８
（図１０）による垂直方向の拡大処理機能を説明する説
明図であり、（ａ）は入力映像データＶＤI 、（ｂ）は
出力映像データＶＤO 、（ｃ）は２つのＦＩＦＯメモリ
の動作をそれぞれ示している。但し、図１８（ａ），
（ｂ）では、図示の便宜上、映像データを元のアナログ
映像信号ＶＳの形で描いている。

【００６９】図１８（ｃ）に示すように、２つのＦＩＦ
Ｏメモリ３２２，３２４の入力端子と出力端子は、仮想
的なトグルスイッチ３２３ａ，３２３ｂによって相補的
に交互に切換えられている。これらの仮想的なトグルス
イッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１か
ら与えられる入力イネーブル信号ＲＥと出力イネーブル
信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２
４の入出力が相補的に交互に切換えられることを等価的
に示したものである。２つのＦＩＦＯメモリ３２２，３
２４には、入力クロック信号ＣＬＫＩと出力クロック信
号ＣＬＫＯとが共通に与えられている。入力クロック信
号ＣＬＫＩの周波数ｆCLKIは、図１０（Ｂ）からも解る
ように、水平同期信号ＨＳＹＮＣの周波数をＮH0倍した
ものであり、ビデオデコーダ２６４に与えられた映像信
号ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周
波数である。一方、出力クロック信号ＣＬＫＯの周波数
ｆCLKOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIの
ＨＸ倍（ＨＸは整数）の値である（図１０（Ｂ）参
照）。すなわち、出力クロック信号ＣＬＫＯを生成する
ＰＬＬ回路３２６の設定値（ＮH0＊ＨＸ）は、入力クロ
ック信号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値
ＮH0のＨＸ倍に設定される。この実施例では、ＨＸ＝３
と仮定する。

【００７０】図１８（ａ），（ｂ）の第１の期間ＴＴ１
１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３
２２に入力映像データＶＤI が書き込まれ、第２のＦＩ
ＦＯメモリ３２４から出力映像データＶＤO が読み出さ
れる。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ
３２４に入力映像データＶＤI が書き込まれ、第１のＦ
ＩＦＯメモリ３２２から出力映像データＶＤO が読み出
される。この結果、第１の期間ＴＴ１１では第１の走査
線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２
２に書き込まれる。また、第２の期間ＴＴ１２では、第
２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメ
モリ３２４に書き込まれる。図１８の例は出力クロック
信号ＣＬＫＯの周波数ｆCLKOが入力クロック信号ＣＬＫ
Ｉの周波数ｆCLKIの３倍に設定されているので、第２の
期間ＴＴ１２において、第１の走査線Ｌ１に関する映像
データが第１のＦＩＦＯメモリ３２２から３回読み出さ
れる。

【００７１】図１９は、映像の垂直方向の拡大と縮小の
様子を示す説明図である。図１９（Ａ）は入力映像デー
タＶＤI を示し、図１９（Ｂ）は出力映像データＶＤO
を示している。出力映像データＶＤO では、入力映像デ
ータＶＤI の各走査線がそれぞれＨＸ（＝３）回ずつ繰
り返されており、これによって映像が垂直方向にＨＸ
（＝３）倍に拡大されている。図１９（Ｂ）において、
例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走
査線Ｌ１の映像データが３回繰り返して出力されている
ことを示している。このように、２つのＦＩＦＯメモリ
３２２，３２４を用いて出力クロック信号ＣＬＫＯの周
波数ｆCLKOを入力クロック信号ＣＬＫＩの周波数ｆCLKI
の整数倍に設定することによって、映像を垂直方向に整
数倍で拡大することが可能である。

【００７２】垂直方向の縮小は、図１６に示すＦＩＦＯ
制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部
３３４内の垂直カウンタ４０８およびラッチ４１０とに
よって実現される。図２０は、垂直方向の縮小動作を示
すタイミングチャートである。ＰＬＬ回路３２８で生成
されるラインインクリメント信号ＨＩＮＣ（図２０
（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC
のＮV 倍の周波数ｆHINCを有している。第２の水平同期
信号ＸＨＳＹＮＣ（図２０（ｃ））は、垂直同期信号Ｖ
ＳＹＮＣの周波数ｆVSYNC の（ＮV0＊ＨＸ）倍の周波数
ｆXHSYNCを有しており、ＮV0の値は元のアナログ映像信
号ＶＳにおける１フィールドの走査線数（以下、「全画
ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合
にはＮV0＝２６２．５）である。なお、図２１（Ａ），
（Ｂ）に示すように、アナログ映像信号ＶＳで表わされ
る映像の全画ライン数をＮV0、有効画ライン数をＮVLと
し、その映像をディスプレイデバイスに表示する際の表
示ライン数をＮVMとすると、ＰＬＬ回路３２８の設定値
ＮV は次式で与えられる。 ＮV ＝ＮVM＊ＨＸ＊ＮV0／（ＨＸ＊ＮVL） ＝ＮVM＊ＮV0／ＮVL ただし、ＮVM≦ＨＸ＊ＮVLである。

【００７３】上式において、例えば、ＮV0＝２６２．
５，ＮVL＝２４０，ＮVM＝４８０を代入すれ、ＮV ＝５
２５となる。

【００７４】垂直カウンタ４０８（図１６）は、ライン
インクリメント信号ＨＩＮＣの立上りエッジに応じてカ
ウント値ＣＮＴ（図２０（ｂ））をカウントアップし、
また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣ
の立上りエッジに応じて垂直カウンタ４０８のカウント
値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１９
（ｄ））として出力する。

【００７５】図１９の例では、ラインインクリメント信
号ＨＩＮＣの周波数ｆHINCと第２の水平同期信号ＸＨＳ
ＹＮＣの周波数ｆXHSYNCの比（ＮV ／ＮV0＊ＨＸ）は２
／３であり、これに応じて、垂直カウントＶＣＮＴ（図
１９（ｄ））は０，１，２，２，３，４，４，５…のよ
うに、２つ目毎に同じ値が１回繰り返される。垂直カウ
ントＶＣＮＴはＶＲＡＭ２２２における垂直アドレスを
示しているので、３番目の垂直アドレスＶＣＮＴ＝２に
は、３本目の走査線Ｌ１ｃの映像データと４本目の走査
線Ｌ２ａの映像データが書き込まれることになる。この
結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き
込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２
ａの映像データに置き換えられる。これが繰り返される
と、３の倍数の位置にある走査線の映像データが間引か
れて、垂直方向に縮小される結果となる。

【００７６】図１９（Ｂ），（Ｃ）には、図１９の動作
によって映像が垂直方向に縮小される様子が示されてい
る。２つのＦＩＦＯメモリ３２２，３２４の切換によっ
てＨＸ倍に拡大された映像データＶＤO は９つの走査線
Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走
査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像
データで置き換えられ、また、６番目の走査線Ｌ２ｃの
映像データもその次の走査線Ｌ３ａの映像データで置き
換えられる。この結果、映像が垂直方向にＮV／（ＮV0
＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２
２，３２４によって映像データが予め垂直方向にＨＸ倍
に拡大されているので、総合的な垂直方向の倍率ＭV は
次式で与えられる。 ＭV ＝ＮV ／ＮV0 …（４）

【００７７】映像の水平方向の拡大・縮小の倍率ＭH
は、映像データをＶＲＡＭ２２２に書き込む際のドット
クロック信号ＤＣＬＫ（図１６）の周波数ｆDCLKと、Ｆ
ＩＦＯメモリ３２２，３２４から映像データを読み出す
際の出力クロック信号ＣＬＫＯ（図１８（ｃ））の周波
数ｆCLKOとの比ｆDCLK／ｆCLKOに等しい。図１８におい
て述べたように、出力クロックＣＬＫＯの周波数ｆCLKO
は、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍
であり、入力クロック信号ＣＬＫＩはコンポジット映像
信号ＶＳの周波数特性に応じた一定値である。従って、
水平方向の倍率ＭH は、次の（５）式で与えられる。 ＭH ＝ｆDCLK／ｆCLKO＝ｆDCLK／（ＨＸ＊ｆCLKI） …（５）

【００７８】さらに、図１０（Ｂ）からも解るように、
入力クロック信号ＣＬＫＩの周波数ｆCLKIは、水平同期
信号ＨＳＹＮＣの周波数ｆHSYNC のＮH0倍であり、ｆHS
YNC，ＮH0は定数である。また、ドットクロック信号Ｄ
ＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC の
ＮH 倍の周波数を有する。従って、上記（５）式は、次
のように書き換えられる。 ＭH ＝ｆDCLK／（ＨＸ＊ｆCLKI） ＝ｆHSYNC ＊ＮH ／（ＨＸ＊ｆHSYNC ＊ＮH0） ＝ＮH ／（ＨＸ＊ＮH0） …（６）

【００７９】垂直倍率ＭV を示す（４）式と水平倍率Ｍ
H を示す（６）式において、ＣＰＵ２００から設定でき
る値は、ＨＸ，ＮV ，ＮH の３つであり、これらはいず
れもＦＩＦＯ制御部３２１内の設定値である。これらの
３つの値ＨＸ，ＮV ，ＮH は、例えば次の式で決定され
る。

【００８０】ＨＸ＝ＲＮＤ（ＭV ） …（７ａ） ＮV ＝ＮV0＊ＭV …（７ｂ） ＮH ＝ＮH0＊ＭH ＊ＨＸ …（７ｃ） ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を
切り上げた整数を示している。

【００８１】なお、（７ｂ），（７ｃ）式は、整数ＨＸ
としてどのような値を用いても成立するので、整数ＨＸ
の値を（７ａ）式以外の式で決定することも可能であ
る。

【００８２】図２１（Ａ）は元のコンポジット映像信号
ＶＳで表わされる映像ＯＲを示しており、図２１（Ｂ）
は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示
している。ここでは、水平方向の最大画素数７８０，有
効画素数６４０，垂直方向の最大ライン数５２５，有効
ライン数４８０としている。ＶＲＡＭ空間における映像
ＭＲは、カラーＣＲＴ２２４やカラー液晶ディスプレイ
２２６にそのまま表示される。従って、垂直方向の倍率
ＭV と水平方向の倍率ＭH は、ディスプレイデバイス上
で設定された映像表示用ウィンドウのサイズと元の映像
ＯＲのサイズとの比に等しい。ＣＰＵ２００は、ディス
プレイデバイス上に設定された映像表示用ウィンドウの
サイズから倍率ＭV ，ＭH を算出し、さらに、上記（７
ａ）〜（７ｃ）に従って３つの値ＨＸ，ＮV ，ＮH を算
出して、ＦＩＦＯ制御部３２１内に設定する。

【００８３】このように、上記実施例では、ＶＲＡＭ２
２２に映像データを転送する際に、映像を任意の倍率で
拡大・縮小することができる。また、映像の表示位置も
アドレス演算部３１２によって任意に設定できるので、
ディスプレイデバイスの任意の位置に任意の倍率で動画
を表示することが可能である。

【００８４】Ｅ．他の変形例：本発明は実施例に限ら
ず、以下のような種々の変形が可能である。

【００８５】（１）上述した式（３）で与えられる先頭
アドレスＭＡＤＤを算出する回路としては、図１１に示
す構成以外の種々の構成が考えられる。例えば、アドレ
ス演算部３１２内の加算器を減算器に置き換えたり、加
算順序を変更させたりしても同様の結果が得られる。

【００８６】また、図１１に示す乗算器３３８を、加算
器とカウントアップ用カウンタとで置き換えて、加算ア
ドレス値記憶部３３２に記憶された加算アドレスＡＤＡ
Ｄを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回
数だけ加算するようにしてもよい。

【００８７】（２）図２２に示すように、図１６におけ
るＰＬＬ回路３２８を１／Ｎ分周器３２９で置き換える
ことも可能である。この１／Ｎ分周器３２９は、垂直同
期信号ＶＳＹＮＣによってリセットされ、リセットされ
た後にドットクロック信号ＤＣＬＫを１／Ｎに分周して
ラインインクリメント信号ＨＩＮＣを生成する。このよ
うに１／Ｎ分周器３２９を用いると、ＰＬＬ回路を用い
た場合よりもラインインクリメント信号ＨＩＮＣのジッ
タを少なくすることができるという利点がある。

【００８８】（３）図２３は、３つのＦＩＦＯメモリを
用いて垂直方向の拡大とともに走査線間の補間を行なう
回路の構成と動作を示す説明図であり、図１８に対応す
る図である。図２３（ｃ）に示すように、この回路は、
３つのＦＩＦＯメモリ４２１，４２２，４２３と、３つ
の等価的なスイッチ４３１，４３２，４３３と、２つの
乗算器４４１，４４２と、加算器４５０とを含んでい
る。図２３（ａ），（ｂ）に示すように、各期間ＴＴ２
１，ＴＴ２２，ＴＴ２３では、１つのＦＩＦＯメモリに
１走査線分の映像データが書き込まれ、他の２つのＦＩ
ＦＯメモリから映像データが読み出される。映像データ
が書き込まれるＦＩＦＯメモリと映像データが読み出さ
れるＦＩＦＯメモリは、所定の順番で選択される。図２
３（ｃ）は、第３の期間ＴＴ２３の前半におけるスイッ
チの接続状態を示している。この時、第１のＦＩＦＯメ
モリ４２１から読み出された第１の走査線Ｌ１の映像デ
ータは第１の乗算器４４１でｋ１倍され、第２のＦＩＦ
Ｏメモリ４２２から読み出された第２の走査線Ｌ２の映
像データは第２の乗算器４４２でｋ２倍される。２つの
乗算器４４１，４４２の出力は加算器４５０で加算され
るので、期間ＴＴ２３の前半において加算器４５０から
出力される出力映像データＶＤO は、（Ｌ１＊ｋ１＋Ｌ
２＊ｋ２）となる（図２３（ｂ））。ここで、係数ｋ
１，ｋ２をともに０．５とおけば、期間ＴＴ２３の前半
における出力映像データＶＤO は、２本の走査線Ｌ１，
Ｌ２の映像データを単純平均したデータとなる。ｋ１，
ｋ２を０でない適当な値に設定すれば、重み付き平均を
得ることができる。なお、期間ＴＴ２３の後半では、第
２の走査線Ｌ２の映像データがそのまま出力映像データ
ＶＤOとして出力される。

【００８９】（４）垂直方向を拡大させるためのＦＩＦ
Ｏメモリユニット３１８と同様に機能するＦＩＦＯメモ
リユニットをビデオデコーダ２２０と色調整部３２０の
間に設けることによっても、図２３の構成と同様に垂直
方向の拡大と補間を行なうことができる。この場合に
は、図１０（Ａ）のＦＩＦＯメモリユニット３１８は映
像データＶＤの垂直方向の拡大を行なわず、データ転送
のタイミングを調整する回路として使用される。

【００９０】なお、本発明において、「映像を垂直方向
に拡大する」という用語は、図１８のように単純に拡大
する場合に限らず、図２３のように垂直方向に補間しつ
つ拡大する場合も意味している。

【００９１】（６）複数のＦＩＦＯメモリの代わりにＲ
ＡＭなどの他のタイプの映像データバッファを用いるこ
とによってＦＩＦＯメモリユニットと等価な機能を有す
る回路を構成することも可能である。一般には、複数の
映像データバッファとバッファ制御回路を設け、バッフ
ァ制御回路によって複数の映像データバッファを所定の
順番で切換えることによって、上述したＦＩＦＯメモリ
ユニットの機能を実現することが可能である。

【００９２】（７）図１０（Ｂ）のＰＬＬ回路３２５と
等価な機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫ
Ｏを入力として（１／ＮH0）で分周出力し、水平同期信
号ＨＳＹＮＣでリセットする回路を用いても実現でき
る。このように、図１０（Ｂ）ではＰＬＬ回路を複数用
いているが、分周回路等の組み合わせによって等価な回
路を実現することも可能である。

【００９３】（８）図４の色調整部３２０は、デジタル
映像信号ＤＳをＹＵＶ信号で受けて色相変換を行なった
後、コンポーネント映像データＶＤをＲＧＢ信号として
出力する回路として構成してもよい。

【００９４】

【発明の効果】以上説明したように、本発明によれば、
動画の中の任意の形状の領域内の映像信号を映像メモリ
に高速に転送することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのコンピュータシ
ステムを示すブロック図。

【図２】図２は、バスアービタ２４０内の循環優先順位
レジスタの内容を示す説明図である。

【図３】ＶＲＡＭ２２２とマスクデータＲＡＭ２２３の
構成を示す説明図。

【図４】動画転送コントローラの内部構成を示すブロッ
ク図。

【図５】ビデオコントローラ２１２の内部構成を示すブ
ロック図。

【図６】マスクデータを利用して任意の形状の表示領域
内の映像データをＶＲＡＭ２２２に転送する方法を示す
説明図。

【図７】マスクデータを用いたデータ転送の動作を示す
タイミングチャート。

【図８】マスクデータの更新処理の手順を示すフローチ
ャート。

【図９】映像データをビット反転させる場合の回路構成
の一部を示す説明図。

【図１０】ＦＩＦＯメモリユニット３１８の内部構成を
示すブロック図

【図１１】アドレス演算部３１２の内部構成を示すブロ
ック図。

【図１２】ＶＲＡＭ２２２のアドレスマップ。

【図１３】ＶＲＡＭ２２２と画面との対応関係を示す説
明図。

【図１４】カラーモニタの画面内の動画領域ＭＰＡを示
す平面図。

【図１５】インターレース走査を行なう場合の奇数ライ
ンフィールドと偶数ラインフィールドのメモリ空間を示
す説明図。

【図１６】垂直カウンタ部３３４およびＦＩＦＯ制御部
３２１の内部構成を示すブロック図。

【図１７】垂直カウンタ部３３４の動作を示すタイミン
グチャート。

【図１８】映像の垂直方向の拡大動作を示す説明図。

【図１９】映像の垂直方向の拡大と縮小の様子を示す説
明図。

【図２０】映像の垂直方向の縮小動作を示すタイミング
チャート。

【図２１】映像の垂直方向と水平方向の拡大・縮小の様
子を示す説明図。

【図２２】第２のＰＬＬ回路３２８を１／Ｎ分周器で置
き換えた場合の回路構成を示すブロック図。

【図２３】３つのＦＩＦＯメモリを用いて垂直方向の拡
大とともに走査線間の補間を行なう構成と動作を示す説
明図。

【図２４】従来のＤＭＡコントローラを用いたコンピュ
ータシステムのブロック図。

【図２５】従来技術によって静止画ＳＩａ，ＳＩｂと動
画ＭＩとを同時に表示した場合を示す説明図。

【符号の説明】

５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ ５２…データバス ５３…アドレスバス ５４…制御バス ５５…ＤＭＡコントローラ ５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ ５７…制御部 ５９…ＣＰＵ ２００…ＣＰＵ ２０２…メインメモリ ２０４…ホストバス ２０６…ブリッジ ２０８…高速バス ２１２…ビデオコントローラ ２１４…拡張バスブリッジ ２２０…ビデオデコーダ ２２２…ＶＲＡＭ ２２３…マスクデータＲＡＭ ２２４…カラーＣＲＴ ２２６…カラー液晶ディスプレイ ２３０…低速バス ２３２…Ｉ／Ｏコントローラ ２４０…バスアービタ ２５０，２６０，２７０…動画転送コントローラ ２５２…圧縮／伸長回路 ２５４…モデム ２６２…Ａ−Ｄ変換器 ２６４…ビデオデコーダ ２６６…テレビチューナ ２７２…ＣＤ−ＲＯＭ装置 ３００…インタフェイス ３０２…バス制御信号生成部 ３０４…切換回路 ３０６…切換制御部 ３１２…アドレス演算部 ３１４…データ出力部 ３１８…ＦＩＦＯメモリユニット ３２０…色調整部 ３２１…ＦＩＦＯ制御部 ３２２，３２４…ＦＩＦＯメモリ ３２３ａ，３２３ｂ…トグルスイッチ ３２５〜３２８…ＰＬＬ回路 ３３０…オフセットアドレス記憶部 ３３２…加算アドレス値記憶部 ３３４…垂直カウンタ部 ３３８…乗算器 ３４０…加算器 ３５０…デコーダ ３５２…アドレスカウンタ ３５４…アドレスラッチ ３５６…データ変換回路 ３５８…ＶＧＡコントローラ ３６２，３６４…ＡＮＤゲート ３６６…ＮＡＮＤゲート ３６８…ＯＲゲート ４０２…バックポーチ記憶部 ４０４…比較器 ４０６…バックポーチカウンタ ４０８…垂直カウンタ ４１０…ラッチ ４２１，４２２，４２３…ＦＩＦＯメモリ ４３１，４３２，４３３…スイッチ ４４１，４４２…乗算器 ４５０…加算器 ５１０…ＰＬＬ回路 ５１１…波形成形部 ６１５…ビット反転回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 動画を表示可能なコンピュータシステム
   であって、 ソフトウェアプログラムに従って各種の演算と制御を実
   行するマイクロプロセッサと、 前記マイクロプロセッサに接続された第１のバスと、 アドレスとデータが共通の信号線によって時分割で転送
   される第２のバスと、 前記第１と第２のバスを接続するブリッジと、 映像を表示する表示デバイスと、 前記表示デバイスに表示される映像の映像信号を記憶す
   る映像メモリと、 前記映像メモリと同一の画像空間を有するとともに、前
   記映像メモリと同一のアドレス空間に割り当てられてお
   り、前記映像メモリ内において動画映像信号が書き込ま
   れるべき動画領域を示すマスクデータを記憶するマスク
   データメモリと、 前記第２のバスに接続され、前記映像メモリへの映像信
   号の書込みと読み出し、および、前記マスクデータメモ
   リへのマスクデータの書込みと読み出しを制御するビデ
   オコントローラと、 動画映像信号で表わされる映像の各走査線毎に、各走査
   線の先頭アドレスを生成して前記第２のバス上に出力す
   るとともに、前記先頭アドレスの後に前記走査線上の各
   画素の映像信号を前記第２のバス上に連続して出力する
   機能を有する映像転送手段と、を備え、 前記ビデオコントローラは、 前記先頭アドレスから、各走査線上の各画素に対する画
   素アドレスを生成するアドレス生成手段と、 前記映像メモリと前記マスクデータメモリに同一のアド
   レスを供給するとともに、前記マスクデータメモリから
   読出された前記マスクデータに応じて、各画素の映像信
   号を前記映像メモリに書き込むか否かを示す書込信号を
   生成する書込信号生成手段と、 前記書込信号と前記アドレス生成手段によって生成され
   た画素アドレスとに従って、各画素の映像信号を前記映
   像メモリに書き込む書込手段と、を備えるコンピュータ
   システム。
2. 【請求項２】 動画を表示可能なコンピュータシステム
   であって、 ソフトウェアプログラムに従って各種の演算と制御を実
   行するマイクロプロセッサと、 前記マイクロプロセッサに接続された第１のバスと、 アドレスとデータが共通の信号線によって時分割で転送
   される第２のバスと、 前記第１と第２のバスを接続するブリッジと、 映像を表示する表示デバイスと、 前記表示デバイスに表示される映像の映像信号を記憶す
   る映像メモリと、 前記映像メモリと同一の画像空間を有するとともに、前
   記映像メモリと同一のアドレス空間に割り当てられてお
   り、前記映像メモリ内において複数種類の動画映像信号
   が書き込まれるべき複数の動画領域を示すマスクデータ
   を記憶するマスクデータメモリと、 前記第２のバスに接続され、前記映像メモリへの映像信
   号の書込みと読み出し、および、前記マスクデータメモ
   リへのマスクデータの書込みと読み出しを制御するビデ
   オコントローラと、 動画映像信号で表わされる動画の各走査線毎に、各走査
   線の先頭アドレスを生成して前記第２のバス上に出力す
   るとともに、前記先頭アドレスの後に前記走査線上の各
   画素の映像信号を前記第２のバス上に連続して出力する
   機能をそれぞれ有する複数の映像転送手段と、 前記複数の映像転送手段による前記第２のバスの使用権
   を調停するバス調停手段と、を備え、 前記ビデオコントローラは、 前記第２のバスを介して与えられた前記先頭アドレスか
   ら、各画素に対する画素アドレスを生成するアドレス生
   成手段と、 前記映像メモリと前記マスクデータメモリに同一のアド
   レスを供給するとともに、前記マスクデータメモリから
   読出された前記マスクデータに応じて、各画素の映像信
   号を前記映像メモリに書き込むか否かを示す書込信号を
   生成する書込信号生成手段と、 前記書込信号と前記アドレス生成手段によって生成され
   た画素アドレスとに従って、各画素の映像信号を前記映
   像メモリに書き込む書込手段と、を備えるコンピュータ
   システム。