JP3208401B2 - 回路パターンテープ及びこれを用いた半導体パッケージ - Google Patents
回路パターンテープ及びこれを用いた半導体パッケージInfo
- Publication number
- JP3208401B2 JP3208401B2 JP24633599A JP24633599A JP3208401B2 JP 3208401 B2 JP3208401 B2 JP 3208401B2 JP 24633599 A JP24633599 A JP 24633599A JP 24633599 A JP24633599 A JP 24633599A JP 3208401 B2 JP3208401 B2 JP 3208401B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- pattern tape
- tape according
- solder ball
- bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
回路パターンテープ及びこれを用いた半導体パッケージ
に関するもので、より詳しくは、回路パターンを形成す
る金属の分布度を均一化するためのダミー（Dummy）パ
ターンを形成することによってウェーハ上にラミネーシ
ョンの際に、ボイド（Void）の発生を防止乃至抑制する
と共に、樹脂封止部の形成領域をウェーハのシンギュレ
ーションラインを避けて形成することにより、シンギュ
レーション時に、素材の相異性によるチッピング（chip
ping；詳細は後述）を効果的に防止し得る回路パターン
テープ及びこれを用いたチップサイズ半導体パッケージ
に関するものである。
回路パターンテープ及びこれを用いた半導体パッケージ
に関するもので、より詳しくは、回路パターンを形成す
る金属の分布度を均一化するためのダミー（Dummy）パ
ターンを形成することによってウェーハ上にラミネーシ
ョンの際に、ボイド（Void）の発生を防止乃至抑制する
と共に、樹脂封止部の形成領域をウェーハのシンギュレ
ーションラインを避けて形成することにより、シンギュ
レーション時に、素材の相異性によるチッピング（chip
ping；詳細は後述）を効果的に防止し得る回路パターン
テープ及びこれを用いたチップサイズ半導体パッケージ
に関するものである。
【０００２】
【従来の技術】近年、家庭用及び事務用の電子製品、通
信機器及びコンピューター等のような電子装置の急速な
小型化及び高性能化の趨勢にともない、これらの電子装
置内に使用される半導体パッケージも小型化、軽量化、
超多ピン化を図りながらも高性能化が要求されてきてい
る。このような趨勢にともない、半導体パッケージのサ
イズが、半導体チップのサイズと略同一である半導体パ
ッケージ、別名チップサイズ（又はスケール）半導体パ
ッケージ又はチップオンボード（Chip-on-board）半導
体パッケージが出現して、その需要を急速に拡大してい
る。このようなチップサイズ半導体パッケージは、多数
の半導体チップユニットが形成されるウェーハ上に多数
の回路パターンユニットが形成されている回路パターン
テープをラミネーションさせた状態で、半導体チップの
ダイパッドと回路パターンを電気的に接続するワイヤボ
ンディング、ワイヤボンディング部に対する樹脂封止部
の形成及び外部入出力端子としてのソルダボール附着等
の通常的なパッケージング課程を遂行した後に、最終的
に多数の半導体パッケージユニットが形成されているウ
ェーハを各々の半導体チップにシンギュレーションする
ことにより、個々の独立した半導体パッケージが製造さ
れる。
信機器及びコンピューター等のような電子装置の急速な
小型化及び高性能化の趨勢にともない、これらの電子装
置内に使用される半導体パッケージも小型化、軽量化、
超多ピン化を図りながらも高性能化が要求されてきてい
る。このような趨勢にともない、半導体パッケージのサ
イズが、半導体チップのサイズと略同一である半導体パ
ッケージ、別名チップサイズ（又はスケール）半導体パ
ッケージ又はチップオンボード（Chip-on-board）半導
体パッケージが出現して、その需要を急速に拡大してい
る。このようなチップサイズ半導体パッケージは、多数
の半導体チップユニットが形成されるウェーハ上に多数
の回路パターンユニットが形成されている回路パターン
テープをラミネーションさせた状態で、半導体チップの
ダイパッドと回路パターンを電気的に接続するワイヤボ
ンディング、ワイヤボンディング部に対する樹脂封止部
の形成及び外部入出力端子としてのソルダボール附着等
の通常的なパッケージング課程を遂行した後に、最終的
に多数の半導体パッケージユニットが形成されているウ
ェーハを各々の半導体チップにシンギュレーションする
ことにより、個々の独立した半導体パッケージが製造さ
れる。
【０００３】図３４は従来の半導体パッケージ用回路パ
ターンテープ１０′の平面図で、独立した回路パターン
が形成されている多数の回路パターンユニット１１が、
ウェーハ（図３８の符号２参照）形状に対応する部分に
形成されている。その上面にはカバーコート１９がコー
ティングされている。
ターンテープ１０′の平面図で、独立した回路パターン
が形成されている多数の回路パターンユニット１１が、
ウェーハ（図３８の符号２参照）形状に対応する部分に
形成されている。その上面にはカバーコート１９がコー
ティングされている。
【０００４】図３５は図３４のＦ部拡大図であり、４個
の回路パターンユニット１１が接している部分を図示し
ている。図３５で、導電性トレース１２の一端はカバー
コート１９がコーティングされておらず、外部入出力端
子としてのソルダボール（図示せず）が附着されるソル
ダボールランド１３に連結され、他端はボンドフィンガ
ー形成領域１５内のボンドフィンガー１４に連結され、
各々の回路パターンユニット１１内のこのような多数の
導電性トレース１２等が集合して回路パターンを形成し
ている。ボンドフィンガー形成領域１５の内部は、カバ
ーコート１９がコーティングされていないのでボンドフ
ィンガー１４はソルダボールランド１３と同様に外部に
露出されている。
の回路パターンユニット１１が接している部分を図示し
ている。図３５で、導電性トレース１２の一端はカバー
コート１９がコーティングされておらず、外部入出力端
子としてのソルダボール（図示せず）が附着されるソル
ダボールランド１３に連結され、他端はボンドフィンガ
ー形成領域１５内のボンドフィンガー１４に連結され、
各々の回路パターンユニット１１内のこのような多数の
導電性トレース１２等が集合して回路パターンを形成し
ている。ボンドフィンガー形成領域１５の内部は、カバ
ーコート１９がコーティングされていないのでボンドフ
ィンガー１４はソルダボールランド１３と同様に外部に
露出されている。
【０００５】一方、ボンドフィンガー形成領域１５内の
貫通部形成予定領域１６′は、多数の半導体チップユニ
ット３が形成されているウェーハ２と回路パターンテー
プ１０′をラミネーションに先だって穿孔除去される領
域であり、穿孔された貫通部を通じて半導体チップユニ
ット（図３８の符号３参照）上のダイパッド（図３９の
符号４参照）が上方へ露出され、前記ダイパッド４とボ
ンドフィンガー１４は導電性ワイヤ（図４３の符号４０
参照）によって連結される。未説明符号１７はバスライ
ンであり、ソルダボールランド１３上にソルダボール
（未図示）が容易に附着できるように、例えば、ニッケ
ル（Ｎｉ）／金（Ａｕ）をコーティングするか、又はボ
ンドフィンガー１４にワイヤ（未図示）が容易にボンデ
ィングされるように、例えば、金（Ａｕ）又は銀（Ａ
g）をコーティングするための電解（Electrolytic）又
は無電解（Electroless）鍍金に必要であり、このよう
なバスライン１７は、半導体パッケージの完成後、シン
ギュレーションライン２１に沿って切断し、個々に分離
される時、前記バスライン１７により各々の導電性トレ
ース１２が互に道通するのを防止するために必ず完全に
除去しなければならない。
貫通部形成予定領域１６′は、多数の半導体チップユニ
ット３が形成されているウェーハ２と回路パターンテー
プ１０′をラミネーションに先だって穿孔除去される領
域であり、穿孔された貫通部を通じて半導体チップユニ
ット（図３８の符号３参照）上のダイパッド（図３９の
符号４参照）が上方へ露出され、前記ダイパッド４とボ
ンドフィンガー１４は導電性ワイヤ（図４３の符号４０
参照）によって連結される。未説明符号１７はバスライ
ンであり、ソルダボールランド１３上にソルダボール
（未図示）が容易に附着できるように、例えば、ニッケ
ル（Ｎｉ）／金（Ａｕ）をコーティングするか、又はボ
ンドフィンガー１４にワイヤ（未図示）が容易にボンデ
ィングされるように、例えば、金（Ａｕ）又は銀（Ａ
g）をコーティングするための電解（Electrolytic）又
は無電解（Electroless）鍍金に必要であり、このよう
なバスライン１７は、半導体パッケージの完成後、シン
ギュレーションライン２１に沿って切断し、個々に分離
される時、前記バスライン１７により各々の導電性トレ
ース１２が互に道通するのを防止するために必ず完全に
除去しなければならない。
【０００６】しかし、このような従来の回路パターンテ
ープ１０′を利用してチップサイズ半導体パッケージを
製造する場合に於いては、回路パターンユニット１１の
相互の間隔が非常に微細であるので、シンギュレーショ
ン時の切断位置を精密に選定するのが決して容易ではな
く、このような切断位置の微細な誤差によっても前記バ
スライン１７が完璧に除去されない不良の半導体パッケ
ージユニットが多数形成されてしまうという問題点があ
る。
ープ１０′を利用してチップサイズ半導体パッケージを
製造する場合に於いては、回路パターンユニット１１の
相互の間隔が非常に微細であるので、シンギュレーショ
ン時の切断位置を精密に選定するのが決して容易ではな
く、このような切断位置の微細な誤差によっても前記バ
スライン１７が完璧に除去されない不良の半導体パッケ
ージユニットが多数形成されてしまうという問題点があ
る。
【０００７】図３６は図３４のVII-VII線断面図、図３
７は図３５のVIIIーVIII線断面図であり、従来の半導体
パッケージ用回路パターンテープ１０′の断面構造を図
示している。これを便宜上ここで説明すれば、最下層は
絶縁性ポリイミド層１８であり、回路パターンユニット
１１領域に於いてはポリイミド層１８上にソルダボール
ランド１３及び導電性トレース１２が形成され、貫通部
１６の外周縁の上面にはボンドフィンガー１４が形成さ
れ、導電性トレース１２上には絶縁性カバーコート１９
が積層されている。前記ソルダボールランド１３及びボ
ンドフィンガー１４上にはカバーコート１９が積層され
ずに上方へ露出している。一方、回路パターンユニット
１１の外部領域に於いては、ポリイミド層１８上に導電
性金属薄板１２′が積層され、その上面にはカバーコー
ト１９が積層されている。
７は図３５のVIIIーVIII線断面図であり、従来の半導体
パッケージ用回路パターンテープ１０′の断面構造を図
示している。これを便宜上ここで説明すれば、最下層は
絶縁性ポリイミド層１８であり、回路パターンユニット
１１領域に於いてはポリイミド層１８上にソルダボール
ランド１３及び導電性トレース１２が形成され、貫通部
１６の外周縁の上面にはボンドフィンガー１４が形成さ
れ、導電性トレース１２上には絶縁性カバーコート１９
が積層されている。前記ソルダボールランド１３及びボ
ンドフィンガー１４上にはカバーコート１９が積層され
ずに上方へ露出している。一方、回路パターンユニット
１１の外部領域に於いては、ポリイミド層１８上に導電
性金属薄板１２′が積層され、その上面にはカバーコー
ト１９が積層されている。
【０００８】しかし、このような従来の回路パターンテ
ープ１０′に於いては、図３５及び図３７に図示したよ
うに、回路パターンが形成されている回路パターンユニ
ット１１のボンドフィンガー形成領域１５に半導体チッ
プ（図４３の符号３参照）の信号を引出すボンドフィン
ガー１４だけが形成されているので、前記半導体チップ
のグランド（ground）信号をグランドボンディングする
ためには前記ボンドフィンガー１４と連結されている多
数の導電性トレース１２を互いに連結、例えば、多数の
ソルダボールランド１３を電気的に互いに連結して使用
される。よって、このような構造の回路パターンに於い
ては、前記連結部に導電性トレース１２で構成される回
路パターンを形成することができる空間的余裕が低下す
るのは勿論、グランドボンディングされるボンドフィン
ガーを前記半導体チップのグランド信号と対応するよう
に形成しなければならないので、設計上の自由度が制約
を受けるようになり、これにより半導体チップのダイパ
ッド数の増加には限界があるという問題がある。
ープ１０′に於いては、図３５及び図３７に図示したよ
うに、回路パターンが形成されている回路パターンユニ
ット１１のボンドフィンガー形成領域１５に半導体チッ
プ（図４３の符号３参照）の信号を引出すボンドフィン
ガー１４だけが形成されているので、前記半導体チップ
のグランド（ground）信号をグランドボンディングする
ためには前記ボンドフィンガー１４と連結されている多
数の導電性トレース１２を互いに連結、例えば、多数の
ソルダボールランド１３を電気的に互いに連結して使用
される。よって、このような構造の回路パターンに於い
ては、前記連結部に導電性トレース１２で構成される回
路パターンを形成することができる空間的余裕が低下す
るのは勿論、グランドボンディングされるボンドフィン
ガーを前記半導体チップのグランド信号と対応するよう
に形成しなければならないので、設計上の自由度が制約
を受けるようになり、これにより半導体チップのダイパ
ッド数の増加には限界があるという問題がある。
【０００９】図３８は多数の半導体チップユニット３が
シンギュレーションライン２１によって区画されている
一般的なウェーハ２の平面図であり、図３９は図３８の
Ｇ部分の拡大図で、各々の半導体チップユニット３上面
にワイヤボンディング用ダイパッド４が形成されている
状態を図示しているが、この図示は一例に過ぎず、ダイ
パッド４の配列形態は１列又は多数の列に形成すること
ができる。
シンギュレーションライン２１によって区画されている
一般的なウェーハ２の平面図であり、図３９は図３８の
Ｇ部分の拡大図で、各々の半導体チップユニット３上面
にワイヤボンディング用ダイパッド４が形成されている
状態を図示しているが、この図示は一例に過ぎず、ダイ
パッド４の配列形態は１列又は多数の列に形成すること
ができる。
【００１０】図４０は図３４の従来の回路パターンテー
プ１０′を図３８に図示した通常的なウェーハ２上にラ
ミネーションした後、パッケージングして製造された多
数の半導体パッケージ１′が形成されたシンギュレーシ
ョンの前段階におけるウェーハ２の平面図である。ま
た、図４１は図４０に示すＨ部分拡大図であり、図３４
での貫通孔形成領域１６′を穿孔して貫通部１６を形成
した後、ウェーハ２上にラミネーションさせ、ワイヤボ
ンディング後、前記貫通部１６及びボンドフィンガー形
成領域１５に液相エポキシ樹脂等をディスペンシングし
た後、硬化させて形成する樹脂封止部５０は、一つの半
導体パッケージ１′に２個の分離された樹脂封止部５０
を有し、各々の樹脂封止部５０は、隣接した異る半導体
パッケージ１′と共有され、その中央部にはシンギュレ
ーションライン２１が横切って位置する。前記樹脂封止
部５０は、前記ボンディングワイヤ及びボンドフィンガ
ー１４部分等を外部環境から保護するために形成され、
次いで、外部入出力端子としてのソルダボール（図４３
の符号６０参照）がソルダボールランド（１３）上に附
着される。
プ１０′を図３８に図示した通常的なウェーハ２上にラ
ミネーションした後、パッケージングして製造された多
数の半導体パッケージ１′が形成されたシンギュレーシ
ョンの前段階におけるウェーハ２の平面図である。ま
た、図４１は図４０に示すＨ部分拡大図であり、図３４
での貫通孔形成領域１６′を穿孔して貫通部１６を形成
した後、ウェーハ２上にラミネーションさせ、ワイヤボ
ンディング後、前記貫通部１６及びボンドフィンガー形
成領域１５に液相エポキシ樹脂等をディスペンシングし
た後、硬化させて形成する樹脂封止部５０は、一つの半
導体パッケージ１′に２個の分離された樹脂封止部５０
を有し、各々の樹脂封止部５０は、隣接した異る半導体
パッケージ１′と共有され、その中央部にはシンギュレ
ーションライン２１が横切って位置する。前記樹脂封止
部５０は、前記ボンディングワイヤ及びボンドフィンガ
ー１４部分等を外部環境から保護するために形成され、
次いで、外部入出力端子としてのソルダボール（図４３
の符号６０参照）がソルダボールランド（１３）上に附
着される。
【００１１】しかし、前記のような従来の回路パターン
テープ１０′を利用して通常的なウェーハ２上にラミネ
ーションさせた場合、前記ポリイミド層１８及び接着層
３０は半透明体であるが、前記カバーコート１９及び前
記回路パターンは不透明体であるので、ウェーハ２上に
表示されているシンギュレーションライン２１を視野か
ら遮断するようになる。この場合、従来の回路パターン
テープ１０′上にも勿論シンギュレーションライン２１
が表示されてはいるが、ウェーハ２上に延伸性が比較的
大きい回路パターンテープ１０′をラミネーションさせ
る場合、総ての回路パターンユニット１１各々を全ての
半導体チップユニット３上に各々微細な誤差もなく正確
に位置させるのは困難であることから、正確なシンギュ
レーションの位置確認が難しくなる。よって、正確な位
置及び規格のシンギュレーションが困難になり、ウェー
ハ２上の全体的な半導体パッケージ１′の生産収率の低
下を招来するという問題点がある。
テープ１０′を利用して通常的なウェーハ２上にラミネ
ーションさせた場合、前記ポリイミド層１８及び接着層
３０は半透明体であるが、前記カバーコート１９及び前
記回路パターンは不透明体であるので、ウェーハ２上に
表示されているシンギュレーションライン２１を視野か
ら遮断するようになる。この場合、従来の回路パターン
テープ１０′上にも勿論シンギュレーションライン２１
が表示されてはいるが、ウェーハ２上に延伸性が比較的
大きい回路パターンテープ１０′をラミネーションさせ
る場合、総ての回路パターンユニット１１各々を全ての
半導体チップユニット３上に各々微細な誤差もなく正確
に位置させるのは困難であることから、正確なシンギュ
レーションの位置確認が難しくなる。よって、正確な位
置及び規格のシンギュレーションが困難になり、ウェー
ハ２上の全体的な半導体パッケージ１′の生産収率の低
下を招来するという問題点がある。
【００１２】又、前記のような従来の回路パターンテー
プ１０′を利用したウェーハ２上へのラミネーション
は、高温工程下で遂行されるので、回路パターンを構成
する導電性金属の分布が一定しない従来の回路パターン
テープ１０′に於いては、前記導電性金属と樹脂類であ
るカバーコート１９及びポリイミド層１８との比較的大
きい熱膨張率の差異によって容易にボイドが生成される
という問題点がある。
プ１０′を利用したウェーハ２上へのラミネーション
は、高温工程下で遂行されるので、回路パターンを構成
する導電性金属の分布が一定しない従来の回路パターン
テープ１０′に於いては、前記導電性金属と樹脂類であ
るカバーコート１９及びポリイミド層１８との比較的大
きい熱膨張率の差異によって容易にボイドが生成される
という問題点がある。
【００１３】殊に、高温工程下でのラミネーションの完
了後、従来の回路パターンテープ１０′がラミネーショ
ンされたウェーハ２を常温で放置する時、前記のような
比較的大きい熱膨張率の差異によってボウィング（Bowi
ng）現象が発生し易く、このような現象は、従来の回路
パターンテープ１０′に於いての回路パターンユニット
１１形成領域外部の広い面積の平板状の導電性金属薄層
１２′と、その上下のカバーコート１９及びポリイミド
層１８の存在に因って前記ボウィング（Bowing）現象が
さらに深化するという問題点がある。このようなボウィ
ング現象が発生する場合には、半導体パッケージ製造
時、前記回路パターンテープ１０′を正確に水平状態で
吸着することが困難であると共に、後続工程での円滑な
進行が困難になり、結果的に、製造された半導体パッケ
ージ１′の不良化を招来するという問題点を誘発するこ
とになる。
了後、従来の回路パターンテープ１０′がラミネーショ
ンされたウェーハ２を常温で放置する時、前記のような
比較的大きい熱膨張率の差異によってボウィング（Bowi
ng）現象が発生し易く、このような現象は、従来の回路
パターンテープ１０′に於いての回路パターンユニット
１１形成領域外部の広い面積の平板状の導電性金属薄層
１２′と、その上下のカバーコート１９及びポリイミド
層１８の存在に因って前記ボウィング（Bowing）現象が
さらに深化するという問題点がある。このようなボウィ
ング現象が発生する場合には、半導体パッケージ製造
時、前記回路パターンテープ１０′を正確に水平状態で
吸着することが困難であると共に、後続工程での円滑な
進行が困難になり、結果的に、製造された半導体パッケ
ージ１′の不良化を招来するという問題点を誘発するこ
とになる。
【００１４】前記のような従来の回路パターンテープ１
０′に於いての今一つの問題点として、液相エポキシ樹
脂のような流動性がある液相封止材を貫通部１６の上方
からディスペンシングする時、前記液相封止材が貫通部
１６の外側へ溢れだす、即ち氾濫する虞があり、この氾
濫した液相封止材が、露出しているソルダボールランド
１３上に流れると、外部入出力端子としてのソルダボー
ル（図４３の符号６０参照）が附着されなくなるか、あ
るいは前記液相封止材の介在によってソルダボール６０
とソルダボールランド１３が短絡され、不良品としての
半導体パッケージが製造される虞がある。
０′に於いての今一つの問題点として、液相エポキシ樹
脂のような流動性がある液相封止材を貫通部１６の上方
からディスペンシングする時、前記液相封止材が貫通部
１６の外側へ溢れだす、即ち氾濫する虞があり、この氾
濫した液相封止材が、露出しているソルダボールランド
１３上に流れると、外部入出力端子としてのソルダボー
ル（図４３の符号６０参照）が附着されなくなるか、あ
るいは前記液相封止材の介在によってソルダボール６０
とソルダボールランド１３が短絡され、不良品としての
半導体パッケージが製造される虞がある。
【００１５】このような液相封止材の氾濫を防止するた
めの方法として、前記カバーコート１９のコーティング
の厚さを厚くして液相封止材の氾濫防止を試みることも
できる。しかしながらこのような場合、カバーコート１
９により限定されるソルダボールランド１３の直径制御
が非常に困難であるという問題点があると共に、ソルダ
ボールランド１３の深さが深くなるので、これに附着さ
れるソルダボール６０の高さを均一に制御することが困
難となり、マザーボード（未図示）等に実装時におい
て、ソルダボールがマザーボード上の電極と短絡する虞
が生じるという問題点がある。よって、前記液相封止材
の氾濫を防止するためには、前記回路パターンテープ１
０′に形成された貫通部１６に予め計算された正確な量
の液相封止材をディスペンシングするのが望ましいが、
粘度が比較的大きい液相封止材は、そのディスペンシン
グの量を正確に制御するのは非常に困難な問題がある。
めの方法として、前記カバーコート１９のコーティング
の厚さを厚くして液相封止材の氾濫防止を試みることも
できる。しかしながらこのような場合、カバーコート１
９により限定されるソルダボールランド１３の直径制御
が非常に困難であるという問題点があると共に、ソルダ
ボールランド１３の深さが深くなるので、これに附着さ
れるソルダボール６０の高さを均一に制御することが困
難となり、マザーボード（未図示）等に実装時におい
て、ソルダボールがマザーボード上の電極と短絡する虞
が生じるという問題点がある。よって、前記液相封止材
の氾濫を防止するためには、前記回路パターンテープ１
０′に形成された貫通部１６に予め計算された正確な量
の液相封止材をディスペンシングするのが望ましいが、
粘度が比較的大きい液相封止材は、そのディスペンシン
グの量を正確に制御するのは非常に困難な問題がある。
【００１６】図４２は図４１におけるIX-IX 線断面図で
あり、ウェーハ２上に多数の完成された半導体パッケー
ジ１′が樹脂封止部５０を共有している。その正中央に
はシンギュレーションライン２１が位置し、このライン
２１に沿って個々の半導体パッケージ１′に切断され
る。よってこのような従来の回路パターンテープ１０′
を利用したウェーハ２上の多数の半導体パッケージ１′
をシンギュレーションするに於いて、半導体チップユニ
ット３と回路パターンテープ１０′及び樹脂封止部５０
が同時に一体にシンギュレーションされる。
あり、ウェーハ２上に多数の完成された半導体パッケー
ジ１′が樹脂封止部５０を共有している。その正中央に
はシンギュレーションライン２１が位置し、このライン
２１に沿って個々の半導体パッケージ１′に切断され
る。よってこのような従来の回路パターンテープ１０′
を利用したウェーハ２上の多数の半導体パッケージ１′
をシンギュレーションするに於いて、半導体チップユニ
ット３と回路パターンテープ１０′及び樹脂封止部５０
が同時に一体にシンギュレーションされる。
【００１７】しかし、前記樹脂封止部５０は、シリコン
材のウェーハ２とは物理的な特性が全然異なり、又、破
断強度が大きいので、切断時に使用されるソーイングブ
レイド（blade；未図示）の回転数や切断のためのソー
イングブレイドの押圧力がシリコンから形成されるウェ
ーハ２の切断時、ソーイングブレイドの回転数や押圧力
より大きくなければならず、よって、前記樹脂封止部５
０をシンギュレーションした後、ウェーハ２を連続して
シンギュレーションする時、前記ウェーハ２に過度な力
が加わるので、ソーイングされるウェーハ２の破断部が
細かく砕けるチッピング（Chipping）現象が発生する。
このチッピング現象が発生すると、完成された半導体パ
ッケージ１′のシンギュレーションされた表面にクラッ
クが発生し易いという問題点がある。このようなクラッ
クが発生した場合、当該クラックに沿って湿気又は外部
の異物質が浸透し、半導体パッケージ１′の寿命が短縮
する虞がある。又、前記のようなチッピングによるクラ
ックが比較的大きい場合には、半導体パッケージ１′が
電気的に動作しないか又は誤動作等の不良品が発生する
虞もある。
材のウェーハ２とは物理的な特性が全然異なり、又、破
断強度が大きいので、切断時に使用されるソーイングブ
レイド（blade；未図示）の回転数や切断のためのソー
イングブレイドの押圧力がシリコンから形成されるウェ
ーハ２の切断時、ソーイングブレイドの回転数や押圧力
より大きくなければならず、よって、前記樹脂封止部５
０をシンギュレーションした後、ウェーハ２を連続して
シンギュレーションする時、前記ウェーハ２に過度な力
が加わるので、ソーイングされるウェーハ２の破断部が
細かく砕けるチッピング（Chipping）現象が発生する。
このチッピング現象が発生すると、完成された半導体パ
ッケージ１′のシンギュレーションされた表面にクラッ
クが発生し易いという問題点がある。このようなクラッ
クが発生した場合、当該クラックに沿って湿気又は外部
の異物質が浸透し、半導体パッケージ１′の寿命が短縮
する虞がある。又、前記のようなチッピングによるクラ
ックが比較的大きい場合には、半導体パッケージ１′が
電気的に動作しないか又は誤動作等の不良品が発生する
虞もある。
【００１８】図４３は図３４の従来の回路パターンテー
プ１０′を利用した半導体パッケージ１′の断面図であ
り、半導体チップ３上に接着層３０を介して回路パター
ンテープ１０′がラミネーションされている。前記回路
パターンテープ１０′の中央には貫通部１６が形成され
ている。前記貫通部１６内にダイパッド４が位置され、
前記回路パターンテープ１０′はポリイミド層１８、回
路パターン及びカバーコート１９が順次に積層されてい
る。前記回路パターンは多数の導電性トレースで構成さ
れ、各々の前記導電性トレースにソルダボールランド１
３及びボンドフィンガー１４が形成され、前記ダイパッ
ド４とボンドフィンガー１４はワイヤ４０によって電気
的に連結され、前記ボンディングワイヤ４０が位置する
貫通部１６及びボンドフィンガー領域に樹脂封止部５０
が形成される。また、前記ソルダボールランド１３上に
外部入出力端子としてのソルダボール６０が附着されて
いる。
プ１０′を利用した半導体パッケージ１′の断面図であ
り、半導体チップ３上に接着層３０を介して回路パター
ンテープ１０′がラミネーションされている。前記回路
パターンテープ１０′の中央には貫通部１６が形成され
ている。前記貫通部１６内にダイパッド４が位置され、
前記回路パターンテープ１０′はポリイミド層１８、回
路パターン及びカバーコート１９が順次に積層されてい
る。前記回路パターンは多数の導電性トレースで構成さ
れ、各々の前記導電性トレースにソルダボールランド１
３及びボンドフィンガー１４が形成され、前記ダイパッ
ド４とボンドフィンガー１４はワイヤ４０によって電気
的に連結され、前記ボンディングワイヤ４０が位置する
貫通部１６及びボンドフィンガー領域に樹脂封止部５０
が形成される。また、前記ソルダボールランド１３上に
外部入出力端子としてのソルダボール６０が附着されて
いる。
【００１９】
【発明が解決しようとする課題】本発明の第１の目的
は、シンギュレーション時、素材の相異性によるチッピ
ング（Chipping）現象を効果的に防止することができる
回路パターンテープの提供にある。本発明の第２の目的
は、回路パターンテープをウェーハ上にラミネーション
する際に、ボイドの発生を効果的に防止乃至抑制するこ
とができる回路パターンテープの提供にある。本発明の
第３の目的は、ウェーハ上に回路パターンテープのラミ
ネーションをする際に、正確なシンギュレーションの位
置確認が可能な回路パターンテープの提供にある。本発
明の第４の目的は、高温工程下でラミネーション時、又
はその後において回路パターンテープを構成する素材の
相異性に起因する比較的大きな熱膨張率の差異によるボ
ウィング（Bowing）現象を効果的に防止又は緩和するこ
とができる回路パターンテープの提供にある。
は、シンギュレーション時、素材の相異性によるチッピ
ング（Chipping）現象を効果的に防止することができる
回路パターンテープの提供にある。本発明の第２の目的
は、回路パターンテープをウェーハ上にラミネーション
する際に、ボイドの発生を効果的に防止乃至抑制するこ
とができる回路パターンテープの提供にある。本発明の
第３の目的は、ウェーハ上に回路パターンテープのラミ
ネーションをする際に、正確なシンギュレーションの位
置確認が可能な回路パターンテープの提供にある。本発
明の第４の目的は、高温工程下でラミネーション時、又
はその後において回路パターンテープを構成する素材の
相異性に起因する比較的大きな熱膨張率の差異によるボ
ウィング（Bowing）現象を効果的に防止又は緩和するこ
とができる回路パターンテープの提供にある。
【００２０】本発明の第５の目的は、多数の導電性トレ
ースを回路パターン形成領域内で、電気的に互いに連結
してグランド用で使用する場合において、余裕空間縮小
による回路パターンの設計上の自由度の制約を緩和する
ことができる回路パターンテープの提供にある。本発明
の第６の目的は、カッティング時に、多少の誤差が発生
しでもバスラインが容易且つ完全に除去できる回路パタ
ーンテープの提供にある。本発明の第７の目的は、樹脂
封止部形成のための液相封止材のディスペンシング時、
流動性ある液相封止材がソルダボールランドで氾濫する
のを防止することができる回路パターンテープの提供に
ある。本発明の第８の目的は、前記第１乃至第７の目的
による回路パターンテープを用いたチップサイズ半導体
パッケージの提供にある。
ースを回路パターン形成領域内で、電気的に互いに連結
してグランド用で使用する場合において、余裕空間縮小
による回路パターンの設計上の自由度の制約を緩和する
ことができる回路パターンテープの提供にある。本発明
の第６の目的は、カッティング時に、多少の誤差が発生
しでもバスラインが容易且つ完全に除去できる回路パタ
ーンテープの提供にある。本発明の第７の目的は、樹脂
封止部形成のための液相封止材のディスペンシング時、
流動性ある液相封止材がソルダボールランドで氾濫する
のを防止することができる回路パターンテープの提供に
ある。本発明の第８の目的は、前記第１乃至第７の目的
による回路パターンテープを用いたチップサイズ半導体
パッケージの提供にある。
【００２１】
【課題を解決する手段】前記本発明の第１の目的は、樹
脂封止部形成領域が回路パターンテープ及びウェーハの
シンギュレーションラインとオバーラップ（overlap）
しないように形成された回路パターンテープを提供する
ことによって達成することができる。本発明の第２の目
的は、回路パターンを形成する金属の分布度をより均等
化するためのダミー（Dummy）パターンが形成された回
路パターンテープを提供することによって達成すること
ができる。本発明第３の目的は、多数の回路パターンユ
ニットで構成される回路パターンテープに於いて隣接し
た４個の前記ユニットが接する部分毎にウェーハ上のシ
ンギュレーションライン確認用の溝が形成された回路パ
ターンテープを提供することによって達成することがで
きる。
脂封止部形成領域が回路パターンテープ及びウェーハの
シンギュレーションラインとオバーラップ（overlap）
しないように形成された回路パターンテープを提供する
ことによって達成することができる。本発明の第２の目
的は、回路パターンを形成する金属の分布度をより均等
化するためのダミー（Dummy）パターンが形成された回
路パターンテープを提供することによって達成すること
ができる。本発明第３の目的は、多数の回路パターンユ
ニットで構成される回路パターンテープに於いて隣接し
た４個の前記ユニットが接する部分毎にウェーハ上のシ
ンギュレーションライン確認用の溝が形成された回路パ
ターンテープを提供することによって達成することがで
きる。
【００２２】本発明の第４の目的は、中央の回路パター
ンユニット形成領域とその外周縁領域の間にダミーパタ
ーン及び／又はカバーコートがコーティングされていな
いボウィング防止部及び／又は前記外周縁領域でのダミ
ーパターンが形成された回路パターンテープを提供する
ことによって達成することができる。本発明の第５の目
的は、ボンドフィンガー形成領域内にグランドフィンガ
ーが形成された回路パターンテープを提供することによ
って達成することができる。本発明の第６の目的は、バ
スラインがボンドフィンガー形成領域内の貫通部形成予
定領域内に形成された回路パターンテープを提供するこ
とによって達成するのができる。本発明の第７の目的
は、ボンドフィンガー形成領域の外周縁にダムが形成さ
れた回路パターンテープを提供することによって達成す
ることができる。本発明の第８の目的は、前記第１乃至
第７の目的を達成するための手段中において、少なくと
もーつ以上を採択した回路パターンテープを用いたチッ
プスケール半導体パッケージによって達成することがで
きる。
ンユニット形成領域とその外周縁領域の間にダミーパタ
ーン及び／又はカバーコートがコーティングされていな
いボウィング防止部及び／又は前記外周縁領域でのダミ
ーパターンが形成された回路パターンテープを提供する
ことによって達成することができる。本発明の第５の目
的は、ボンドフィンガー形成領域内にグランドフィンガ
ーが形成された回路パターンテープを提供することによ
って達成することができる。本発明の第６の目的は、バ
スラインがボンドフィンガー形成領域内の貫通部形成予
定領域内に形成された回路パターンテープを提供するこ
とによって達成するのができる。本発明の第７の目的
は、ボンドフィンガー形成領域の外周縁にダムが形成さ
れた回路パターンテープを提供することによって達成す
ることができる。本発明の第８の目的は、前記第１乃至
第７の目的を達成するための手段中において、少なくと
もーつ以上を採択した回路パターンテープを用いたチッ
プスケール半導体パッケージによって達成することがで
きる。
【００２３】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図１は本発明の望ましい第１実施例
による半導体パッケージ用回路パターンテープ１０の平
面図であり、図２は図１のＡ部拡大図である。この第１
実施例は、前記本発明の第１及び第２の目的に対応する
ものである。図１において、回路パターンテープ１０は
多数の回路パターンユニット１１でなる円形部５とその
外側の周辺部６で構成される。前記円形部５は多数の半
導体チップユニット（図３８の符号３参照）でなるウェ
ーハ（図３８の符号２参照）と同一な形状で形成され
る。
て詳細に説明する。図１は本発明の望ましい第１実施例
による半導体パッケージ用回路パターンテープ１０の平
面図であり、図２は図１のＡ部拡大図である。この第１
実施例は、前記本発明の第１及び第２の目的に対応する
ものである。図１において、回路パターンテープ１０は
多数の回路パターンユニット１１でなる円形部５とその
外側の周辺部６で構成される。前記円形部５は多数の半
導体チップユニット（図３８の符号３参照）でなるウェ
ーハ（図３８の符号２参照）と同一な形状で形成され
る。
【００２４】回路パターンテープ１０は、図２に示すよ
うに貫通部形成予定領域（１６′）及びこれに接して対
向するボンドフィンガー形成領域１５と、前記ボンドフ
ィンガー形成領域１５内に配列され、半導体チップ（未
図示）のダイパッド（未図示；図３８の符号４）と電気
的に連結するための多数のボンドフィンガー１４と、前
記ボンドフィンガー形成領域１５外部の入出力端子とし
てのソルダボール（未図示；図７の符号６０）を附着す
るための多数のソルダボールランド１３と、前記ボンド
フィンガー１４と前記ソルダボールランド１３各々を電
気的に連結する多数の導電性トレース１２で構成され、
前記ボンドフィンガー形成領域１５と前記貫通部形成予
定領域１６′がシンギュレーションライン２１′とオバ
ーラップしないように位置する回路パターンと；前記回
路パターンのソルダボールランド１３、ボンドフィンガ
ー形成領域１５、及び貫通部形成予定領域１６′を除外
した全領域上にコーティングされる絶縁性カバーコート
１９で構成される多数の回路パターンユニット１１を有
する。
うに貫通部形成予定領域（１６′）及びこれに接して対
向するボンドフィンガー形成領域１５と、前記ボンドフ
ィンガー形成領域１５内に配列され、半導体チップ（未
図示）のダイパッド（未図示；図３８の符号４）と電気
的に連結するための多数のボンドフィンガー１４と、前
記ボンドフィンガー形成領域１５外部の入出力端子とし
てのソルダボール（未図示；図７の符号６０）を附着す
るための多数のソルダボールランド１３と、前記ボンド
フィンガー１４と前記ソルダボールランド１３各々を電
気的に連結する多数の導電性トレース１２で構成され、
前記ボンドフィンガー形成領域１５と前記貫通部形成予
定領域１６′がシンギュレーションライン２１′とオバ
ーラップしないように位置する回路パターンと；前記回
路パターンのソルダボールランド１３、ボンドフィンガ
ー形成領域１５、及び貫通部形成予定領域１６′を除外
した全領域上にコーティングされる絶縁性カバーコート
１９で構成される多数の回路パターンユニット１１を有
する。
【００２５】以下、第１実施例の回路パターンテープ１
０は、後述する他の望ましい実施例における様々な特徴
をも含むが、便宜上、このような他の実施例の特徴につ
いても、先ず簡単に説明するとともに関連部分について
も説明する。第１実施例における主要な第１の特徴は、
前記ボンドフィンガー形成領域１５と前記貫通部形成予
定領域１６′をシンギュレーションライン２１′とオバ
ーラップしないように位置づけることにより、樹脂封止
部（未図示）形成後のシンギュレーションの時、前記樹
脂封止部とウェーハ（未図示）間の素材の相異性による
チッピング（Chipping）現象を効果的に防止し得るよう
にしたものであり、これにより前記本発明の第１の目的
を達成する。
０は、後述する他の望ましい実施例における様々な特徴
をも含むが、便宜上、このような他の実施例の特徴につ
いても、先ず簡単に説明するとともに関連部分について
も説明する。第１実施例における主要な第１の特徴は、
前記ボンドフィンガー形成領域１５と前記貫通部形成予
定領域１６′をシンギュレーションライン２１′とオバ
ーラップしないように位置づけることにより、樹脂封止
部（未図示）形成後のシンギュレーションの時、前記樹
脂封止部とウェーハ（未図示）間の素材の相異性による
チッピング（Chipping）現象を効果的に防止し得るよう
にしたものであり、これにより前記本発明の第１の目的
を達成する。
【００２６】第１実施例の主要な第２の特徴は、図２に
示す前記多数の回路パターンユニット１１に図示したよ
うに、本発明に於いての選択的な構成部で、ソルダボー
ルランド、導電性トレース１２及びボンドフィンガー１
４をなす導電性金属の分布度を均等化して前記回路パタ
ーンの任意な単位面積等の相互間に於いての熱膨張率の
差異を最小化するための第１ダミー（Dummy）パターン
を形成したもので、これにより本発明の二番目の目的を
達成する。
示す前記多数の回路パターンユニット１１に図示したよ
うに、本発明に於いての選択的な構成部で、ソルダボー
ルランド、導電性トレース１２及びボンドフィンガー１
４をなす導電性金属の分布度を均等化して前記回路パタ
ーンの任意な単位面積等の相互間に於いての熱膨張率の
差異を最小化するための第１ダミー（Dummy）パターン
を形成したもので、これにより本発明の二番目の目的を
達成する。
【００２７】本発明に於ける“ダミーパターン”とは、
導電性金属で形成されているが、半導体チップ（未図
示）又はソルダボールランド１３と電気的に連結されて
いないことから、電気的にいかなる作用もなし得ないパ
ターンを指称する。このようなダミーパターンは、規則
的に配列された微小な円板２３等で構成されるか、又は
通常的な導電性トレース１２と同じ線上のトレース（未
図示）等、又はこれらの複合形態で構成される。前記の
ようなダミーパターンを形成することにより、カバーコ
ート１９より相対的に大きい熱膨張率を有する導電性金
属（即ち、ソルダボールランド１３、導電性トレース１
２及びボンドフィンガー１４）の位置上の偏在を緩和す
ることにより、前記本発明の回路パターンテープ１０を
高温工程下においてウェーハ（未図示）上に接着時、比
較的大きい局部的な熱膨張率の差異によるボイド（Voi
d）発生の虞を顕著に減少することができる。
導電性金属で形成されているが、半導体チップ（未図
示）又はソルダボールランド１３と電気的に連結されて
いないことから、電気的にいかなる作用もなし得ないパ
ターンを指称する。このようなダミーパターンは、規則
的に配列された微小な円板２３等で構成されるか、又は
通常的な導電性トレース１２と同じ線上のトレース（未
図示）等、又はこれらの複合形態で構成される。前記の
ようなダミーパターンを形成することにより、カバーコ
ート１９より相対的に大きい熱膨張率を有する導電性金
属（即ち、ソルダボールランド１３、導電性トレース１
２及びボンドフィンガー１４）の位置上の偏在を緩和す
ることにより、前記本発明の回路パターンテープ１０を
高温工程下においてウェーハ（未図示）上に接着時、比
較的大きい局部的な熱膨張率の差異によるボイド（Voi
d）発生の虞を顕著に減少することができる。
【００２８】本発明の更に他の主要な特徴は、本発明の
上記した他の目的等と関連するが、先ず、図１及び図２
に図示された事項に限定して説明し、具体的な事項は関
連図面に対する説明の個所でもう一度言及する。図２
中、未説明の符号１７はバスラインであり、これはソル
ダボールランド１３及びボンドフィンガー１４の鍍金の
ための導電性金属ラインで、前記多数のボンドフィンガ
ー１４の先端は導電性トレース（符号未付与）により前
記バスライン１７と電気的に連結されている。
上記した他の目的等と関連するが、先ず、図１及び図２
に図示された事項に限定して説明し、具体的な事項は関
連図面に対する説明の個所でもう一度言及する。図２
中、未説明の符号１７はバスラインであり、これはソル
ダボールランド１３及びボンドフィンガー１４の鍍金の
ための導電性金属ラインで、前記多数のボンドフィンガ
ー１４の先端は導電性トレース（符号未付与）により前
記バスライン１７と電気的に連結されている。
【００２９】又、図１に換言して説明すれば、本発明に
よる回路パターンテープ１０は、多数の回路パターンユ
ニット１１でなる円形部５とその外側の周辺部６で構成
される。選択的には、前記円形部５の外周縁に沿って全
放射方向への熱膨張率の差異を最小化するための第２ダ
ミーパターン２４を形成することもできる。この第２ダ
ミーパター２４もやはり第１ダミーパターンと同様に規
則的に配列された微小な円板状金属薄層２３等で構成さ
れるか、又は、通常的な導電性トレース１２と同一な線
上のトレース（未図示）等、又はこれらの複合形態で構
成することもできる。前記第２ダミーパターン２４の上
面はカバーコート１９でコーティングされている。
よる回路パターンテープ１０は、多数の回路パターンユ
ニット１１でなる円形部５とその外側の周辺部６で構成
される。選択的には、前記円形部５の外周縁に沿って全
放射方向への熱膨張率の差異を最小化するための第２ダ
ミーパターン２４を形成することもできる。この第２ダ
ミーパター２４もやはり第１ダミーパターンと同様に規
則的に配列された微小な円板状金属薄層２３等で構成さ
れるか、又は、通常的な導電性トレース１２と同一な線
上のトレース（未図示）等、又はこれらの複合形態で構
成することもできる。前記第２ダミーパターン２４の上
面はカバーコート１９でコーティングされている。
【００３０】前述のように本発明による回路パターンテ
ープ１０が前記回路パターン及びその上に積層されたカ
バーコート１９だけで構成される本発明の望ましい例に
対して説明しているが、本発明はこれに限定されず、前
記回路パターンの下に可撓性絶縁層１８、望ましくはポ
リイミド層を形成することもでき、又、選択的に、前記
可撓性絶縁層１８の下にコア層、例えば、金属薄層又は
ガラスエポキシ薄層を形成するか、又は、前記可撓性絶
縁層１８の代わりにコア層としてのガラスエポキシ薄層
を直接に前記回路パターンの下に形成することもでき
る。
ープ１０が前記回路パターン及びその上に積層されたカ
バーコート１９だけで構成される本発明の望ましい例に
対して説明しているが、本発明はこれに限定されず、前
記回路パターンの下に可撓性絶縁層１８、望ましくはポ
リイミド層を形成することもでき、又、選択的に、前記
可撓性絶縁層１８の下にコア層、例えば、金属薄層又は
ガラスエポキシ薄層を形成するか、又は、前記可撓性絶
縁層１８の代わりにコア層としてのガラスエポキシ薄層
を直接に前記回路パターンの下に形成することもでき
る。
【００３１】図１に図示した本発明の望ましい第１実施
例による前記回路パターンテープ１０は正方形又は長方
形であり、多数の回路パターンユニット１１がその中央
部に配列され全体的にウェーハと同じ円形部５をなして
いる。前記円形部５の外側に周辺部６が位置し、前記円
形部５の回路パターンユニット１１が存在しない周辺部
６には平板状の金属薄層（未図示）が存在し、前記周辺
部６の外周辺部にはフレーム部７が位置する。又、前記
円形部５と前記フレーム部７の間にカバーコート１９及
び前記金属薄層が存在しない少なくともーつ以上のボウ
ィング防止部３５が選択的に形成される。前記ボウィン
グ防止部３５の個別的な形状及び全体的な形状は制限的
ではないが、図１に於いては全体的に数個が円周形状を
なし、その上部にはボウィング防止部としての役割を併
せ遂行し得る認識マークの附着部位３３が形成されてお
り、この認識マークとしては、例えば、バーコードの使
用が可能である。
例による前記回路パターンテープ１０は正方形又は長方
形であり、多数の回路パターンユニット１１がその中央
部に配列され全体的にウェーハと同じ円形部５をなして
いる。前記円形部５の外側に周辺部６が位置し、前記円
形部５の回路パターンユニット１１が存在しない周辺部
６には平板状の金属薄層（未図示）が存在し、前記周辺
部６の外周辺部にはフレーム部７が位置する。又、前記
円形部５と前記フレーム部７の間にカバーコート１９及
び前記金属薄層が存在しない少なくともーつ以上のボウ
ィング防止部３５が選択的に形成される。前記ボウィン
グ防止部３５の個別的な形状及び全体的な形状は制限的
ではないが、図１に於いては全体的に数個が円周形状を
なし、その上部にはボウィング防止部としての役割を併
せ遂行し得る認識マークの附着部位３３が形成されてお
り、この認識マークとしては、例えば、バーコードの使
用が可能である。
【００３２】前記ボウィング防止部３５が二つ以上形成
される場合には両者の間、又は、一つだけ形成される場
合にはその一端と他の端の間にバースバー２９が形成さ
れることがある。このバースバー２９は、前記回路パタ
ーンのボンドフィンガー１４及びソルダボールランド１
３等に対する鍍金時、前記回路パターンをなす金属ライ
ンの電流密度が高くなり、その幅及び厚さが増大するの
を防止するように前記平板状の金属薄層との電気的な連
結部として作用する。又、選択的に、前記ボウィング防
止部３５とフレーム部７間の周辺部６には、カバーコー
ト１９上に形成される微細な多数の開口２５が形成され
て、その内部の平板状の金属薄層が上方へ露出されてお
り、これにより前記平板状の金属薄層と、カバーコート
１９又はポリイミド層のような可撓性絶縁層との間の比
較的大きな熱膨張率の差異に起因する回路パターンテー
プ１０のボウィング現象を防止乃至緩和することができ
る。
される場合には両者の間、又は、一つだけ形成される場
合にはその一端と他の端の間にバースバー２９が形成さ
れることがある。このバースバー２９は、前記回路パタ
ーンのボンドフィンガー１４及びソルダボールランド１
３等に対する鍍金時、前記回路パターンをなす金属ライ
ンの電流密度が高くなり、その幅及び厚さが増大するの
を防止するように前記平板状の金属薄層との電気的な連
結部として作用する。又、選択的に、前記ボウィング防
止部３５とフレーム部７間の周辺部６には、カバーコー
ト１９上に形成される微細な多数の開口２５が形成され
て、その内部の平板状の金属薄層が上方へ露出されてお
り、これにより前記平板状の金属薄層と、カバーコート
１９又はポリイミド層のような可撓性絶縁層との間の比
較的大きな熱膨張率の差異に起因する回路パターンテー
プ１０のボウィング現象を防止乃至緩和することができ
る。
【００３３】又、図１で図示したように、周辺部７上に
ボウィング防止用の放射状溝３６を形成し、前記溝３６
が位置する位置には、前記金属薄層を存在させないこと
もでき、これにより放射状へのボウィング現象だけでな
く、前記ボウィング防止用の放射状溝３６に直交する方
向へのボウィング現象も防止乃至緩和することができ
る。よって、図１に示した例に於いて、前記金属薄層の
平面状の形態は前記円形部５の外周縁部とフレーム部７
間を光線状に連結する。
ボウィング防止用の放射状溝３６を形成し、前記溝３６
が位置する位置には、前記金属薄層を存在させないこと
もでき、これにより放射状へのボウィング現象だけでな
く、前記ボウィング防止用の放射状溝３６に直交する方
向へのボウィング現象も防止乃至緩和することができ
る。よって、図１に示した例に於いて、前記金属薄層の
平面状の形態は前記円形部５の外周縁部とフレーム部７
間を光線状に連結する。
【００３４】図面中、未説明の符号２７は本発明による
回路パターンテープ１０に対するテスト領域として、こ
こには半導体パッケージの製造のための諸般工程が適用
されないか、又は適用されたとしても半導体パッケージ
として使用されない。以上、概括的に図１及び図２に対
して概述したが、前記第１実施例に於いての選択的な事
項等に対しては関連部分で後述する。本発明に対する理
解のために、本発明の回路パターンテープ１０を用いた
チップサイズ半導体パッケージ１の製造方法に関して説
明する。
回路パターンテープ１０に対するテスト領域として、こ
こには半導体パッケージの製造のための諸般工程が適用
されないか、又は適用されたとしても半導体パッケージ
として使用されない。以上、概括的に図１及び図２に対
して概述したが、前記第１実施例に於いての選択的な事
項等に対しては関連部分で後述する。本発明に対する理
解のために、本発明の回路パターンテープ１０を用いた
チップサイズ半導体パッケージ１の製造方法に関して説
明する。
【００３５】図３乃至図８は、図１の回路パターンテー
プ１０を用いたチップサイズ半導体パッケージ１の製造
方法を図示した順次的な説明図であり、図３は本発明に
よる回路パターンテープ１０の底面に接着層３０を形成
した後、貫通部１６を穿孔した状態の本発明による回路
パターンテープ１０に対する部分断面図、図４はウェー
ハ３上にラミネーションさせた状態の部分断面図、図５
はワイヤボンディングされた状態の部分断面図、図６は
樹脂封止部５０を形成した状態の断面図、図７は外部入
出力端子としてのソルダボール６０を形成した状態の断
面図、図８はシンギュレーションしてチップサイズ半導
体パッケージ１で切断分離した状態の断面図である。
プ１０を用いたチップサイズ半導体パッケージ１の製造
方法を図示した順次的な説明図であり、図３は本発明に
よる回路パターンテープ１０の底面に接着層３０を形成
した後、貫通部１６を穿孔した状態の本発明による回路
パターンテープ１０に対する部分断面図、図４はウェー
ハ３上にラミネーションさせた状態の部分断面図、図５
はワイヤボンディングされた状態の部分断面図、図６は
樹脂封止部５０を形成した状態の断面図、図７は外部入
出力端子としてのソルダボール６０を形成した状態の断
面図、図８はシンギュレーションしてチップサイズ半導
体パッケージ１で切断分離した状態の断面図である。
【００３６】先ず、図３について説明すれば、本発明に
よる回路パターンテープ１０は、その底面にポリイミド
層のような可撓性絶縁層１８が形成され、その上面にソ
ルダボールランド１３、ボンドフィンガー１４、及びこ
れらの相互間を電気的に連結する導電性トレース１２で
構成される回路パターンと、選択的に多数の円板状の金
属薄層２３で構成される第１ダミーパターンが形成さ
れ、前記ソルダボールランド１３及びボンドフィンガー
１４を除外した回路パターン及び選択的な第１ダミーパ
ターン上の全領域に絶縁性カバーコート１９がコーティ
ングされる。
よる回路パターンテープ１０は、その底面にポリイミド
層のような可撓性絶縁層１８が形成され、その上面にソ
ルダボールランド１３、ボンドフィンガー１４、及びこ
れらの相互間を電気的に連結する導電性トレース１２で
構成される回路パターンと、選択的に多数の円板状の金
属薄層２３で構成される第１ダミーパターンが形成さ
れ、前記ソルダボールランド１３及びボンドフィンガー
１４を除外した回路パターン及び選択的な第１ダミーパ
ターン上の全領域に絶縁性カバーコート１９がコーティ
ングされる。
【００３７】しかし、このような構造の回路パターンテ
ープ１０は本発明に於いて制限的ではなく、前述のよう
に、前記回路パターンの下に可撓性絶縁層１８、望まし
くはポリイミド層を形成することもできる。又、選択的
に、前記可撓性絶縁層１８の下にコア層、金属薄層又は
ガラスエポキシ薄層を形成するか、又は前記可撓性絶縁
層１８の代わりにコア層としてのガラスエポキシ薄層を
直接前記回路パターンの下に形成することもできる。こ
れらは、本発明の技術範囲に含まれるということに注目
すべきである。前記回路パターンテープ１０の底面に両
面接着テープ等のような接着層３０が形成され、続い
で、図２の符号１６′で示した貫通部形成予定領域がレ
ーザー又はパンチ等の穿孔手段により穿孔され、貫通部
１６が形成される。
ープ１０は本発明に於いて制限的ではなく、前述のよう
に、前記回路パターンの下に可撓性絶縁層１８、望まし
くはポリイミド層を形成することもできる。又、選択的
に、前記可撓性絶縁層１８の下にコア層、金属薄層又は
ガラスエポキシ薄層を形成するか、又は前記可撓性絶縁
層１８の代わりにコア層としてのガラスエポキシ薄層を
直接前記回路パターンの下に形成することもできる。こ
れらは、本発明の技術範囲に含まれるということに注目
すべきである。前記回路パターンテープ１０の底面に両
面接着テープ等のような接着層３０が形成され、続い
で、図２の符号１６′で示した貫通部形成予定領域がレ
ーザー又はパンチ等の穿孔手段により穿孔され、貫通部
１６が形成される。
【００３８】図４は前記貫通部１６を形成した本発明に
よる回路パターンテープ１０を接着層３０を介在させて
ウェーハ（２：図３８参照）上にラミネーションさせた
状態を示す断面図であり、ウェーハ２の半導体チップユ
ニット（図３８の符号３参照）上の入出力端子としての
ダイパッド４が前記貫通部１６内に位置し、上方へ露出
している。図５はラミネーションされたウェーハ２と本
発明による回路パターンテープ１０におけるダイパッド
４とボンドフィンガー１４を金又はアルミニユウム、又
はこれらの合金等でなる電気伝導性に優れたワイヤ４０
でボンディングした状態を示したものである。
よる回路パターンテープ１０を接着層３０を介在させて
ウェーハ（２：図３８参照）上にラミネーションさせた
状態を示す断面図であり、ウェーハ２の半導体チップユ
ニット（図３８の符号３参照）上の入出力端子としての
ダイパッド４が前記貫通部１６内に位置し、上方へ露出
している。図５はラミネーションされたウェーハ２と本
発明による回路パターンテープ１０におけるダイパッド
４とボンドフィンガー１４を金又はアルミニユウム、又
はこれらの合金等でなる電気伝導性に優れたワイヤ４０
でボンディングした状態を示したものである。
【００３９】図６は前記ウェーハ２のダイパッド４が位
置する上面の部分と貫通部１６の内壁、及びボンドフィ
ンガー１４を限定するカバーコート１９の側壁により限
定される領域内に、例えば液相エポキシ樹脂等をディス
ペンシングして硬化させ、樹脂封止部５０を形成した状
態を示す断面図である。前記樹脂封止部５０は、前記ダ
イパッド４、ボンドフィンガー１４及びボンディングワ
イヤ４０等を有害な物理的、科学的及び電磁気的な環境
から保護する役割を行う。図７は前記樹脂封止部５０を
形成した後、ソルダボール６０等のような外部入出力端
子を形成した状態を示す断面図であり、ウェーハ２上に
多数の半導体パッケージ１がそれ自体として各々完成さ
れた状態で形成されている。続いで、図８はシンギュレ
ーションにより個々に分離，切断された本発明にかかる
チップサイズ半導体パッケージ１の断面図である。
置する上面の部分と貫通部１６の内壁、及びボンドフィ
ンガー１４を限定するカバーコート１９の側壁により限
定される領域内に、例えば液相エポキシ樹脂等をディス
ペンシングして硬化させ、樹脂封止部５０を形成した状
態を示す断面図である。前記樹脂封止部５０は、前記ダ
イパッド４、ボンドフィンガー１４及びボンディングワ
イヤ４０等を有害な物理的、科学的及び電磁気的な環境
から保護する役割を行う。図７は前記樹脂封止部５０を
形成した後、ソルダボール６０等のような外部入出力端
子を形成した状態を示す断面図であり、ウェーハ２上に
多数の半導体パッケージ１がそれ自体として各々完成さ
れた状態で形成されている。続いで、図８はシンギュレ
ーションにより個々に分離，切断された本発明にかかる
チップサイズ半導体パッケージ１の断面図である。
【００４０】図９は図３乃至図８に図示した製造方法に
より製造された本発明の半導体パッケージ１の平面図、
図１０は図９の断面図であり、図８で図示したものと基
本的に同一な構造であるのでこれに対する説明は割愛
し、図９について説明する。図９は図２に図示したよう
な本発明による回路パターンユニット１１を用いたチッ
プサイズ半導体パッケージ１の平面図で、シンギュレー
ションされた前記チップサイズ半導体パッケージ１の外
周縁と樹脂封止部５０の外周縁が正確にオバーラップさ
れなくなる。よって、シンギュレーション時に、樹脂封
止部５０とウェーハ２間の素材の相異性による前述した
チッピング現象が発生する虞がないことから、シンギュ
レーションされた表面上へのクラック発生及び、これに
よる湿気又は外来の異物質の浸透、又は電気的な作動不
能又は誤動作の虞を多大に緩和乃至除去することができ
る。
より製造された本発明の半導体パッケージ１の平面図、
図１０は図９の断面図であり、図８で図示したものと基
本的に同一な構造であるのでこれに対する説明は割愛
し、図９について説明する。図９は図２に図示したよう
な本発明による回路パターンユニット１１を用いたチッ
プサイズ半導体パッケージ１の平面図で、シンギュレー
ションされた前記チップサイズ半導体パッケージ１の外
周縁と樹脂封止部５０の外周縁が正確にオバーラップさ
れなくなる。よって、シンギュレーション時に、樹脂封
止部５０とウェーハ２間の素材の相異性による前述した
チッピング現象が発生する虞がないことから、シンギュ
レーションされた表面上へのクラック発生及び、これに
よる湿気又は外来の異物質の浸透、又は電気的な作動不
能又は誤動作の虞を多大に緩和乃至除去することができ
る。
【００４１】又、比較的広い面積を有する導電性金属で
なるソルダボールランド１３間の金属が存在しない部分
には第１ダミーパターンをなす複数又は多数の円板状の
金属薄層２３が位置し、これによって回路パターンの任
意の単位面積当たり前記導電性金属層の面積の差異を減
少させることができる。前記のような第１ダミーパター
ンを形成することにより、本発明による回路パターンテ
ープ１０を高温工程下で、ウェーハ２上にラミネーショ
ン時、任意の単位面積当たりに対する局部的な熱膨張率
の差異が発生するのを緩和乃至最小化し得るので、ボイ
ド（Void）の発生を効果的に抑制乃至防止することがで
きる。
なるソルダボールランド１３間の金属が存在しない部分
には第１ダミーパターンをなす複数又は多数の円板状の
金属薄層２３が位置し、これによって回路パターンの任
意の単位面積当たり前記導電性金属層の面積の差異を減
少させることができる。前記のような第１ダミーパター
ンを形成することにより、本発明による回路パターンテ
ープ１０を高温工程下で、ウェーハ２上にラミネーショ
ン時、任意の単位面積当たりに対する局部的な熱膨張率
の差異が発生するのを緩和乃至最小化し得るので、ボイ
ド（Void）の発生を効果的に抑制乃至防止することがで
きる。
【００４２】図１１は図１の本発明による回路パターン
テープ１０を図３８に図示したウェーハ２上にラミネー
ションした後、パッケージングして製造された多数のチ
ップサイズ半導体パッケージ１が形成されるシンギュレ
ーションの前段階のウェーハ２に対する平面図、図１２
は図１１におけＢ部拡大図、図１３は図１２のＩ−Ｉ線
断面図であり、樹脂封止部５０が各々のチップサイズ半
導体パッケージ１の領域内に位置し、ウェーハ２上のシ
ンギュレーションライン２１と樹脂封止部５０がどの位
置でも互いにオバーラップしていない状態を示す図であ
る。
テープ１０を図３８に図示したウェーハ２上にラミネー
ションした後、パッケージングして製造された多数のチ
ップサイズ半導体パッケージ１が形成されるシンギュレ
ーションの前段階のウェーハ２に対する平面図、図１２
は図１１におけＢ部拡大図、図１３は図１２のＩ−Ｉ線
断面図であり、樹脂封止部５０が各々のチップサイズ半
導体パッケージ１の領域内に位置し、ウェーハ２上のシ
ンギュレーションライン２１と樹脂封止部５０がどの位
置でも互いにオバーラップしていない状態を示す図であ
る。
【００４３】図１３で図示したように、本発明の望まし
い第１実施例による回路パターンテープ１０を利用して
多数のチップサイズ半導体パッケージ１を製造する場
合、そのシンギュレーション時、ウェーハ２より破断強
度が大きい樹脂封止部５０を切断することなく、破断強
度がウェーハ２より小さい接着層３０、バスライン１７
及び、カバーコート１９、及び／又は可撓性絶縁層１
８、及び／又はコア層を切断するようになるので、ウェ
ーハ２と樹脂封止部５０との素材相互間の比較的大きな
物理的特性の差異に起因するソーイングブレイド（未図
示）の回転数や切断のためのソーイングブレイドの押圧
力に差異をつける必要がなく、過度な力がウェーハ２に
加わるという虞がない。よって、ソーイングされるウェ
ーハ２の破断部が細かく砕けるチッピング（Chipping）
現象の発生という虞、及びこれより惹起されるクラック
発生の虞を除去することができる。図１３に於いて、回
路パターンテープ１０は、その底面に可撓性絶縁層１８
が使用される場合を図示している。一点鎖線で示したの
はソーイングブレイドによりシンギュレーションされる
切断線である。
い第１実施例による回路パターンテープ１０を利用して
多数のチップサイズ半導体パッケージ１を製造する場
合、そのシンギュレーション時、ウェーハ２より破断強
度が大きい樹脂封止部５０を切断することなく、破断強
度がウェーハ２より小さい接着層３０、バスライン１７
及び、カバーコート１９、及び／又は可撓性絶縁層１
８、及び／又はコア層を切断するようになるので、ウェ
ーハ２と樹脂封止部５０との素材相互間の比較的大きな
物理的特性の差異に起因するソーイングブレイド（未図
示）の回転数や切断のためのソーイングブレイドの押圧
力に差異をつける必要がなく、過度な力がウェーハ２に
加わるという虞がない。よって、ソーイングされるウェ
ーハ２の破断部が細かく砕けるチッピング（Chipping）
現象の発生という虞、及びこれより惹起されるクラック
発生の虞を除去することができる。図１３に於いて、回
路パターンテープ１０は、その底面に可撓性絶縁層１８
が使用される場合を図示している。一点鎖線で示したの
はソーイングブレイドによりシンギュレーションされる
切断線である。
【００４４】図１４は本発明の望ましい第２実施例によ
る半導体パッケージ用回路パターンテープ１０の平面
図、図１５は図１４のＣ部拡大図であり、前記第３の目
的を達成するためのものである。図１４及び図１５に示
した本発明の第２実施例による回路パターンテープ１０
は、４個の回路パターンユニット１１が相互に隣接する
シンギュレーションライン２１′上の交叉点内に、シン
ギュレーションライン確認用の溝２２が形成されている
点を除いては前述した図１及び図２に示された第１実施
例による回路パターンテープ１０とその構造が同一であ
ることから、その説明は省略する。
る半導体パッケージ用回路パターンテープ１０の平面
図、図１５は図１４のＣ部拡大図であり、前記第３の目
的を達成するためのものである。図１４及び図１５に示
した本発明の第２実施例による回路パターンテープ１０
は、４個の回路パターンユニット１１が相互に隣接する
シンギュレーションライン２１′上の交叉点内に、シン
ギュレーションライン確認用の溝２２が形成されている
点を除いては前述した図１及び図２に示された第１実施
例による回路パターンテープ１０とその構造が同一であ
ることから、その説明は省略する。
【００４５】但し、図１４及び図１５に図示した本発明
の望ましい第２実施例による回路パターンテープ１０に
於いては、ウェーハ２上のシンギュレーションライン２
１を確認するための確認用の溝２２を形成しているが、
本発明はこれに限らず、シンギュレーションライン２１
を確認できるように、交叉点でないシンギュレーション
ライン２１′の４辺上の任意の位置に帯状の開口を形成
するか、又は、前記の二様の形態を混合させることがで
きる。この点も本発明の技術範囲に含まれるものであ
る。
の望ましい第２実施例による回路パターンテープ１０に
於いては、ウェーハ２上のシンギュレーションライン２
１を確認するための確認用の溝２２を形成しているが、
本発明はこれに限らず、シンギュレーションライン２１
を確認できるように、交叉点でないシンギュレーション
ライン２１′の４辺上の任意の位置に帯状の開口を形成
するか、又は、前記の二様の形態を混合させることがで
きる。この点も本発明の技術範囲に含まれるものであ
る。
【００４６】前記シンギュレーションライン確認用の溝
２２が位置する部分はシンギュレーションライン２１′
が位置する部分であるので、その底面には回路パターン
が形成されていない。本発明の望ましい第２実施例によ
る回路パターンテープ１０がカバーコート１９と回路パ
ターンだけで構成される場合、及び回路パターンテープ
１０が上からカバーコート１９と回路パターン、及び半
透明のポリイミド層のような可撓性絶縁層１８で構成さ
れる場合には、前記シンギュレーションライン確認用の
溝２２部分にカバーコート１９をコーティングせずに形
成される。しかし、本発明はこのような例に限定され
ず、回路パターンテープ１０が、上からカバーコート１
９と回路パターン、及び半透明のポリイミド層のような
可撓性絶縁層１８で構成される場合には、前記カバーコ
ート１９と可撓性絶縁層１８の両者を穿孔して開口する
こともできる。必要ならば、前記回路パターンテープ１
０底面に附着する両面接着テープ等のような接着層（図
３の符号３０参照）まで穿孔して開口することもでき
る。
２２が位置する部分はシンギュレーションライン２１′
が位置する部分であるので、その底面には回路パターン
が形成されていない。本発明の望ましい第２実施例によ
る回路パターンテープ１０がカバーコート１９と回路パ
ターンだけで構成される場合、及び回路パターンテープ
１０が上からカバーコート１９と回路パターン、及び半
透明のポリイミド層のような可撓性絶縁層１８で構成さ
れる場合には、前記シンギュレーションライン確認用の
溝２２部分にカバーコート１９をコーティングせずに形
成される。しかし、本発明はこのような例に限定され
ず、回路パターンテープ１０が、上からカバーコート１
９と回路パターン、及び半透明のポリイミド層のような
可撓性絶縁層１８で構成される場合には、前記カバーコ
ート１９と可撓性絶縁層１８の両者を穿孔して開口する
こともできる。必要ならば、前記回路パターンテープ１
０底面に附着する両面接着テープ等のような接着層（図
３の符号３０参照）まで穿孔して開口することもでき
る。
【００４７】又、本発明による回路パターンテープ１０
が、上からカバーコート１９、回路パターン、半透明の
可撓性絶縁層１８、及びコア層で構成される場合には、
全層を穿孔してシンギュレーションライン確認用の溝２
２を形成するのが望ましいが、前記コア層が半透明なガ
ラスエポキシ薄層で形成される場合には、カバーコート
１９、又はカバーコート１９と可撓性絶縁層１８の両者
だけを穿孔して開口することもできる。本発明の望まし
い第２実施例による回路パターンテープ１０におけるシ
ンギュレーションライン確認用の溝２２は、ウェーハ２
（図１７及び図１８参照）上にラミネーションする時、
ウェーハ２シンギュレーションライン２１の確認が可能
であれば、前記確認用の溝２２の形態や穿孔される層の
種類等は制限的ではなく任意的である。
が、上からカバーコート１９、回路パターン、半透明の
可撓性絶縁層１８、及びコア層で構成される場合には、
全層を穿孔してシンギュレーションライン確認用の溝２
２を形成するのが望ましいが、前記コア層が半透明なガ
ラスエポキシ薄層で形成される場合には、カバーコート
１９、又はカバーコート１９と可撓性絶縁層１８の両者
だけを穿孔して開口することもできる。本発明の望まし
い第２実施例による回路パターンテープ１０におけるシ
ンギュレーションライン確認用の溝２２は、ウェーハ２
（図１７及び図１８参照）上にラミネーションする時、
ウェーハ２シンギュレーションライン２１の確認が可能
であれば、前記確認用の溝２２の形態や穿孔される層の
種類等は制限的ではなく任意的である。
【００４８】図１６は図１４の回路パターンテープ１０
に貫通部１６（図１５の貫通部形成予定領域１６′を穿
孔して形成）を形成した後、図３８に図示したウェーハ
２上にラミネーションさせた状態の平面図で、ラミネー
ションした後、回路パターンテープ１０の周辺部６を除
去した状態を示している。一方、図１７は図１６のＤ部
拡大図で、クロス状の開口２２内にウェーハ２のシンギ
ュレーションライン２１が上方へ露出されて視覚的に確
認可能な状態の図示である。符号４は、ウェーハ２上の
入出力パッドとしてのダイパッドを表す。図１８は図１
７のIIーII線の断面図で、図１８の例では回路パターン
テープ１０が可撓性絶縁層１８を包含する場合を図示し
ている。シンギュレーションライン確認用の溝２２はカ
バーコート１９がその側壁を、可撓性絶縁層１８がその
底面を限定している。よって、ウェーハ２上のシンギュ
レーションライン２１は半透明な可撓性絶縁層１８及び
接着層３０を通じて上方から視覚的に確認可能である。
に貫通部１６（図１５の貫通部形成予定領域１６′を穿
孔して形成）を形成した後、図３８に図示したウェーハ
２上にラミネーションさせた状態の平面図で、ラミネー
ションした後、回路パターンテープ１０の周辺部６を除
去した状態を示している。一方、図１７は図１６のＤ部
拡大図で、クロス状の開口２２内にウェーハ２のシンギ
ュレーションライン２１が上方へ露出されて視覚的に確
認可能な状態の図示である。符号４は、ウェーハ２上の
入出力パッドとしてのダイパッドを表す。図１８は図１
７のIIーII線の断面図で、図１８の例では回路パターン
テープ１０が可撓性絶縁層１８を包含する場合を図示し
ている。シンギュレーションライン確認用の溝２２はカ
バーコート１９がその側壁を、可撓性絶縁層１８がその
底面を限定している。よって、ウェーハ２上のシンギュ
レーションライン２１は半透明な可撓性絶縁層１８及び
接着層３０を通じて上方から視覚的に確認可能である。
【００４９】前記のような本発明の望ましい第２実施例
による回路パターンテープ１０をウェーハ２上にラミネ
ーションした後に於いても正確なウェーハ２上のシンギ
ュレーション位置の確認を可能とするので、作業者、又
は視覚的探知装置が装着されたシンギュレーション装置
が、容易、且つ正確にシンギュレーションの位置を感知
し切断することができる。
による回路パターンテープ１０をウェーハ２上にラミネ
ーションした後に於いても正確なウェーハ２上のシンギ
ュレーション位置の確認を可能とするので、作業者、又
は視覚的探知装置が装着されたシンギュレーション装置
が、容易、且つ正確にシンギュレーションの位置を感知
し切断することができる。
【００５０】図１９乃至図２６は本発明の望ましい第３
実施例によるボウィング防止部３５を有する回路パター
ンテープ１０に関するもので、本発明の前記の第４の目
的を達成するためものである。先ず、図１９は本発明の
望ましい第３実施例によるボウィング防止部３５を有す
る第１の例を図示した半導体パッケージ用回路パターン
テープ１０の平面図であり、図２０は図７ＡのIII-III
線の断面図で、便宜上、共に説明する。
実施例によるボウィング防止部３５を有する回路パター
ンテープ１０に関するもので、本発明の前記の第４の目
的を達成するためものである。先ず、図１９は本発明の
望ましい第３実施例によるボウィング防止部３５を有す
る第１の例を図示した半導体パッケージ用回路パターン
テープ１０の平面図であり、図２０は図７ＡのIII-III
線の断面図で、便宜上、共に説明する。
【００５１】図１９に示す回路パターンテープ１０は正
方形で、多数の回路パターンユニット１１がその中央部
に配列され、全体的にウェーハと同じ円形部５をなし、
前記円形部５の外側に周辺部６が位置する。回路パター
ンユニット１１が存在しない周辺部６には平板状の金属
薄層１２′が存在し、前記周辺部６の外周縁部にはフレ
ーム部７が位置する。前記平板状の金属薄層１２′の底
面にはポリイミド層のような可撓性絶縁層１８が存在す
る。又、前記円形部５と前記フレーム部７の間にカバー
コート１９及び前記平板状の金属薄層１２′が存在しな
い少なくともーつ以のボウィング防止部３５が形成され
ている。
方形で、多数の回路パターンユニット１１がその中央部
に配列され、全体的にウェーハと同じ円形部５をなし、
前記円形部５の外側に周辺部６が位置する。回路パター
ンユニット１１が存在しない周辺部６には平板状の金属
薄層１２′が存在し、前記周辺部６の外周縁部にはフレ
ーム部７が位置する。前記平板状の金属薄層１２′の底
面にはポリイミド層のような可撓性絶縁層１８が存在す
る。又、前記円形部５と前記フレーム部７の間にカバー
コート１９及び前記平板状の金属薄層１２′が存在しな
い少なくともーつ以のボウィング防止部３５が形成され
ている。
【００５２】前記ボウィング防止部３５の底面には可撓
性絶縁層１８が露出されるが、本発明はこれに限定され
ず、可撓性絶縁層１８及び前記金属薄層１２′が存在し
ないようにしてカバーコート１９だけが存在するボウィ
ング防止部３５に形成することもできる。又、前記ボウ
ィング防止部３５を穿孔して貫通部の形態にすることも
でき、これ又、本発明の技術範囲に包含される。前記ボ
ウィング防止部３５の個別的な形状及び全体的な形状は
任意的であり、その上部にはボウィング防止部としての
役割を併せて遂行し得るバーコード等の認識マークの附
着部位３３が形成される。
性絶縁層１８が露出されるが、本発明はこれに限定され
ず、可撓性絶縁層１８及び前記金属薄層１２′が存在し
ないようにしてカバーコート１９だけが存在するボウィ
ング防止部３５に形成することもできる。又、前記ボウ
ィング防止部３５を穿孔して貫通部の形態にすることも
でき、これ又、本発明の技術範囲に包含される。前記ボ
ウィング防止部３５の個別的な形状及び全体的な形状は
任意的であり、その上部にはボウィング防止部としての
役割を併せて遂行し得るバーコード等の認識マークの附
着部位３３が形成される。
【００５３】前記ボウィング防止部３５の間にはバース
バー２９が形成される。このバースバー２９は、前記回
路パターンのボンドフィンガー１４及びソルダボールラ
ンド１３等に対するボンディング力の強化のための金
（Ａｕ）及び／又はニッケル（Ｎｉ）等の鍍金の時、前
記回路パターンをなす金属ラインの電流密度が高くなり
その幅及び厚さが増大するのを防止すべく、前記平板状
の金属薄層１２′との電気的な連結部として作用する。
周辺部７上にはカバーコート１９が存在しないボウィン
グ防止用の放射状の溝３６を形成すると共に、前記溝３
６が位置する所には前記金属薄層１２′が存在しないよ
うになるので、これにより放射状のボウィング現象だけ
でなく、前記ボウィング防止用の放射状の溝３６に直交
する方向へのボウィング現象も防止乃至緩和することも
できる。
バー２９が形成される。このバースバー２９は、前記回
路パターンのボンドフィンガー１４及びソルダボールラ
ンド１３等に対するボンディング力の強化のための金
（Ａｕ）及び／又はニッケル（Ｎｉ）等の鍍金の時、前
記回路パターンをなす金属ラインの電流密度が高くなり
その幅及び厚さが増大するのを防止すべく、前記平板状
の金属薄層１２′との電気的な連結部として作用する。
周辺部７上にはカバーコート１９が存在しないボウィン
グ防止用の放射状の溝３６を形成すると共に、前記溝３
６が位置する所には前記金属薄層１２′が存在しないよ
うになるので、これにより放射状のボウィング現象だけ
でなく、前記ボウィング防止用の放射状の溝３６に直交
する方向へのボウィング現象も防止乃至緩和することも
できる。
【００５４】前記平板状の金属薄層１２′の平面上の形
態は前記円形部５の外周縁部とフレーム部７の間を光線
状に連結する。一方、図示したように、ボウィング防止
部１６をリング形態に形成した場合、前記回路パターン
テープ１０をウェーハ２上にラミネーションさせた状態
で前記回路パターンテープ１０の周辺部６をウェーハ２
の外周縁の形態に合わせてカッティングする時、その厚
さが他の部分より薄くなるのでカッティング作業が容易
であるという長点もある。前記図１９に図示した回路パ
ターンテープ１０の基本構造は、図１で図示した回路パ
ターンテープ１０に於いて第２ダミーパターン２４及び
周辺部６上に多数のボウィング防止用の開口２５が形成
されない点を除いては、その基本構造が実質的に同一で
ある。
態は前記円形部５の外周縁部とフレーム部７の間を光線
状に連結する。一方、図示したように、ボウィング防止
部１６をリング形態に形成した場合、前記回路パターン
テープ１０をウェーハ２上にラミネーションさせた状態
で前記回路パターンテープ１０の周辺部６をウェーハ２
の外周縁の形態に合わせてカッティングする時、その厚
さが他の部分より薄くなるのでカッティング作業が容易
であるという長点もある。前記図１９に図示した回路パ
ターンテープ１０の基本構造は、図１で図示した回路パ
ターンテープ１０に於いて第２ダミーパターン２４及び
周辺部６上に多数のボウィング防止用の開口２５が形成
されない点を除いては、その基本構造が実質的に同一で
ある。
【００５５】図２１は本発明の望ましい第３実施例によ
るボウィング防止部３５を有する第２の例を図示した半
導体パッケージ用回路パターンテープ１０の平面図であ
り、図２２は図２１のIVーIV線の断面図で、便宜上、と
もに説明する。図２１及び図２２に図示した回路パター
ンテープ１０に於いては、図１９及び図２０に図示した
回路パターンテープ１０におけるボウィング防止用の放
射状の溝３６の代わりに、周辺部６にカバーコート１９
が存在しない多数の開口２５が形成されている点を除い
てはその基本構造は実質的に同一であり、その差異点の
み説明する。
るボウィング防止部３５を有する第２の例を図示した半
導体パッケージ用回路パターンテープ１０の平面図であ
り、図２２は図２１のIVーIV線の断面図で、便宜上、と
もに説明する。図２１及び図２２に図示した回路パター
ンテープ１０に於いては、図１９及び図２０に図示した
回路パターンテープ１０におけるボウィング防止用の放
射状の溝３６の代わりに、周辺部６にカバーコート１９
が存在しない多数の開口２５が形成されている点を除い
てはその基本構造は実質的に同一であり、その差異点の
み説明する。
【００５６】周辺部６の層状構造に対して説明すれば、
可撓性絶縁層１８上に平板状の金属薄層１２′が積層さ
れ、又、その上面にカバーコート１９が積層されてい
る。よって、接着層３０を形成するための高温工程後、
可撓性絶縁層１８及びカバーコート１９と、平板状金属
薄層１２′の間の比較的大きい熱膨張率の差異によって
ボウィング現象が発生し易く、このようなボウィング現
象の発生時に、後続工程のための水平吸着が困難になる
と共に、ウェーハ２に対するラミネーションが困難にな
る虞がある。よって、前記周辺部６に於いてカバーコー
ト１９を存在させなかった多数の開口２５を形成するこ
とにより、熱による線膨脹及び冷却時の線収縮を吸収す
ることができるので、前記ボウィング現象を抑制乃至緩
和することができる。
可撓性絶縁層１８上に平板状の金属薄層１２′が積層さ
れ、又、その上面にカバーコート１９が積層されてい
る。よって、接着層３０を形成するための高温工程後、
可撓性絶縁層１８及びカバーコート１９と、平板状金属
薄層１２′の間の比較的大きい熱膨張率の差異によって
ボウィング現象が発生し易く、このようなボウィング現
象の発生時に、後続工程のための水平吸着が困難になる
と共に、ウェーハ２に対するラミネーションが困難にな
る虞がある。よって、前記周辺部６に於いてカバーコー
ト１９を存在させなかった多数の開口２５を形成するこ
とにより、熱による線膨脹及び冷却時の線収縮を吸収す
ることができるので、前記ボウィング現象を抑制乃至緩
和することができる。
【００５７】又、図示していないが、前記のような多数
の開口２５を周辺部６に形成する代わりに、前記のよう
な開口２５の位置に、金及び／又はニッケルを鍍金した
ドット上のボウィング防止用の鍍金部（未図示）を形成
することもでき、その上面にはカバーコート１９がコー
ティングされていない。このような多数のボウィング防
止用の鍍金部を形成することにより、相異する素材間の
比較的大きい熱膨脹係数の差異から起因する回路パター
ンテープ１０の変形力を吸収するので、全体的な回路パ
ターンテープ１０のボウィング現象を効果的に防止乃至
緩和することができる。
の開口２５を周辺部６に形成する代わりに、前記のよう
な開口２５の位置に、金及び／又はニッケルを鍍金した
ドット上のボウィング防止用の鍍金部（未図示）を形成
することもでき、その上面にはカバーコート１９がコー
ティングされていない。このような多数のボウィング防
止用の鍍金部を形成することにより、相異する素材間の
比較的大きい熱膨脹係数の差異から起因する回路パター
ンテープ１０の変形力を吸収するので、全体的な回路パ
ターンテープ１０のボウィング現象を効果的に防止乃至
緩和することができる。
【００５８】図２３は本発明の望ましい第３実施例によ
るボウィング防止部３５を有する第３の例を図示した半
導体パッケージ用回路パターンテープ１０の平面図であ
り、図２４は図２３のVーV線の断面図で、便宜上、共に
説明する。図２３及び図２４に示す回路パターンテープ
１０には、図１９及び図２０に図示した回路パターンテ
ープ１０のようなボウィング防止用の放射状の溝３６が
存在せず、ボウィング防止部３５の領域を拡張して平板
状の金属薄層１２′が四角リング形状のフレーム部７と
円形部５の外周縁部に存在するように、前記フレーム部
７の４辺の中央部と円形部５をバースバー２９で連結し
た形態になっている点を除いてはその基本構造が本質的
に同一である。
るボウィング防止部３５を有する第３の例を図示した半
導体パッケージ用回路パターンテープ１０の平面図であ
り、図２４は図２３のVーV線の断面図で、便宜上、共に
説明する。図２３及び図２４に示す回路パターンテープ
１０には、図１９及び図２０に図示した回路パターンテ
ープ１０のようなボウィング防止用の放射状の溝３６が
存在せず、ボウィング防止部３５の領域を拡張して平板
状の金属薄層１２′が四角リング形状のフレーム部７と
円形部５の外周縁部に存在するように、前記フレーム部
７の４辺の中央部と円形部５をバースバー２９で連結し
た形態になっている点を除いてはその基本構造が本質的
に同一である。
【００５９】図示の例においては、ボウィング防止部３
５が円形部５の外側の周辺部６の四つの角部分に各々形
成されている。前記ボウィング防止部３５は、可撓性絶
縁層１８だけで形成されている。しかし、本発明はこれ
に限定されず、前述のようにカバーコート１９だけで形
成するか、コア層としてのガラスエポキシ薄層だけで形
成するか、前記可撓性絶縁層１８と前記ガラスエポキシ
薄層で形成するか、又は穿孔された形態等になるように
するのも勿論である。よって、又、これらは本発明の技
術範囲に包含される。このように、ボウィング防止部３
５を形成することよって、素材の相異性による熱膨脹係
数の差異から起因する回路パターンテープ１０の變形力
を吸収して、ボウィング現象が防止乃至効果的に緩和さ
れる。
５が円形部５の外側の周辺部６の四つの角部分に各々形
成されている。前記ボウィング防止部３５は、可撓性絶
縁層１８だけで形成されている。しかし、本発明はこれ
に限定されず、前述のようにカバーコート１９だけで形
成するか、コア層としてのガラスエポキシ薄層だけで形
成するか、前記可撓性絶縁層１８と前記ガラスエポキシ
薄層で形成するか、又は穿孔された形態等になるように
するのも勿論である。よって、又、これらは本発明の技
術範囲に包含される。このように、ボウィング防止部３
５を形成することよって、素材の相異性による熱膨脹係
数の差異から起因する回路パターンテープ１０の變形力
を吸収して、ボウィング現象が防止乃至効果的に緩和さ
れる。
【００６０】図２５は本発明の望ましい第３実施例によ
るボウィング防止部３５を有する第４の例を示す半導体
パッケージ用回路パターンテープ１０の平面図であり、
図２６は図２５のVI-VI線の断面図で、図示された回路
パターンテープ１０は、図２３及び図２４に示した回路
パターンテープ１０におけるバースバー２９がフレーム
部７の４辺の中央部と円形部５を連結する形態になって
いる代わりに、フレーム部７の四つの角と円形部５を連
結する形態になっている点を除いては、その基本構造が
本質的に同一であるので、これに対する説明は省略す
る。前記のようなタイバーとしての機能を遂行するバー
スバー２９の形状、位置及び個数等は必要により任意に
選択可能であり、本発明において、制限的なものではな
い。前記のような本発明の望ましい第３実施例による回
路パターンテープ１０を使用する場合、高温工程下での
接着層の形成時、又はラミネーションの時又はその後、
回路パターンテープ１０を構成する素材の相異性から起
因する比較的大きな熱膨張率の差異によるボウィング
（Bowing）現象を効果的に防止又は緩和することができ
る。
るボウィング防止部３５を有する第４の例を示す半導体
パッケージ用回路パターンテープ１０の平面図であり、
図２６は図２５のVI-VI線の断面図で、図示された回路
パターンテープ１０は、図２３及び図２４に示した回路
パターンテープ１０におけるバースバー２９がフレーム
部７の４辺の中央部と円形部５を連結する形態になって
いる代わりに、フレーム部７の四つの角と円形部５を連
結する形態になっている点を除いては、その基本構造が
本質的に同一であるので、これに対する説明は省略す
る。前記のようなタイバーとしての機能を遂行するバー
スバー２９の形状、位置及び個数等は必要により任意に
選択可能であり、本発明において、制限的なものではな
い。前記のような本発明の望ましい第３実施例による回
路パターンテープ１０を使用する場合、高温工程下での
接着層の形成時、又はラミネーションの時又はその後、
回路パターンテープ１０を構成する素材の相異性から起
因する比較的大きな熱膨張率の差異によるボウィング
（Bowing）現象を効果的に防止又は緩和することができ
る。
【００６１】図２７は本発明の望ましい第４実施例によ
るグランド用ボンドフィンガー２８を有する第１の例を
図示する半導体パッケージ用回路パターンテープ１０の
平面図、図２８は図２７のＥ部拡大図、図２９は本発明
の望ましい第４実施例によるグランド用ボンドフィンガ
ー２８を有する第２の例の半導体パッケージ用回路パタ
ーンテープ１０における図２７のＥ部に対応する部分の
拡大図で、これ等を便宜上、共に説明する。又、これは
本発明の前記第５の目的を達成するためのものである。
るグランド用ボンドフィンガー２８を有する第１の例を
図示する半導体パッケージ用回路パターンテープ１０の
平面図、図２８は図２７のＥ部拡大図、図２９は本発明
の望ましい第４実施例によるグランド用ボンドフィンガ
ー２８を有する第２の例の半導体パッケージ用回路パタ
ーンテープ１０における図２７のＥ部に対応する部分の
拡大図で、これ等を便宜上、共に説明する。又、これは
本発明の前記第５の目的を達成するためのものである。
【００６２】図２７に示した回路パターンテープ１０に
接着層を形成した後、貫通部形成予定領域（１６′：図
２参照）を穿孔した状態で、ウェーハ上にラミネーショ
ンすると、図２８に図示したように、各々の回路パター
ンユニット１１の貫通部１６内に半導体チップユニット
３上のダイパッド４が上方へ露出する。各々のソルダボ
ールランド１３は、導電性トレース１２によってボンド
フィンガー形成領域１５内に位置するボンドフィンガー
１４と電気的に連結される。回路パターンユニット１１
上の前記ボンドフィンガー１４と半導体チップユニット
３上のダイパッド４は、次にボンディングワイヤ（未図
示）によって電気的に連結される。
接着層を形成した後、貫通部形成予定領域（１６′：図
２参照）を穿孔した状態で、ウェーハ上にラミネーショ
ンすると、図２８に図示したように、各々の回路パター
ンユニット１１の貫通部１６内に半導体チップユニット
３上のダイパッド４が上方へ露出する。各々のソルダボ
ールランド１３は、導電性トレース１２によってボンド
フィンガー形成領域１５内に位置するボンドフィンガー
１４と電気的に連結される。回路パターンユニット１１
上の前記ボンドフィンガー１４と半導体チップユニット
３上のダイパッド４は、次にボンディングワイヤ（未図
示）によって電気的に連結される。
【００６３】図２８に図示された例では、グランド用ボ
ンドフィンガー２８が通常的な多数のボンドフィンガー
１４の先端部と直交する方向に一定の距離を置き、離隔
して前記貫通部１６の方に隣接する前記ボンドフィンガ
ー形成領域１５内に位置し、前記グランド用ボンドフィ
ンガー２８は全体的に“Ｔ”字形である。しかし、本発
明はこれに限定されず、グランド用ボンドフィンガー２
８は少なくともーつ以上の導電性トレース１２と電気的
に連結される。又、図２９で図示された例では、グラン
ド用ボンドフィンガー２８の形状が全体的に“ｎ”字形
であり、二つの導電性トレース１２と電気的に連結され
る点を除いては、図２８で図示された例と本質的に同一
であるので、これに対する説明は省略する。参考に前記
グランドボンドフィンガー２８と電気的に連結される導
電性トレース１２の数は少なくとも二つ以上があり、こ
れらは又、本発明の技術範囲に含まれる。
ンドフィンガー２８が通常的な多数のボンドフィンガー
１４の先端部と直交する方向に一定の距離を置き、離隔
して前記貫通部１６の方に隣接する前記ボンドフィンガ
ー形成領域１５内に位置し、前記グランド用ボンドフィ
ンガー２８は全体的に“Ｔ”字形である。しかし、本発
明はこれに限定されず、グランド用ボンドフィンガー２
８は少なくともーつ以上の導電性トレース１２と電気的
に連結される。又、図２９で図示された例では、グラン
ド用ボンドフィンガー２８の形状が全体的に“ｎ”字形
であり、二つの導電性トレース１２と電気的に連結され
る点を除いては、図２８で図示された例と本質的に同一
であるので、これに対する説明は省略する。参考に前記
グランドボンドフィンガー２８と電気的に連結される導
電性トレース１２の数は少なくとも二つ以上があり、こ
れらは又、本発明の技術範囲に含まれる。
【００６４】図３０は本発明の望ましい前記第４実施例
によるグランド用ボンドフィンガー２８を有する回路パ
ターンテープ１０を用いた本発明のチップサイズ半導体
パッケージ１の断面図で、半導体チップ３上に接着層３
０を介在させて本発明による回路パターンテープ１０が
ラミネーションされている。前記回路パターンテープ１
０の貫通部１６内に位置するダイパッド４は、ボンドフ
ィンガー形成領域（図２８及び図２９の符号１５参照）
内に位置するボンドフィンガー１４及びグランド用ボン
ドフィンガー２８とボンディングワイヤ４０によって電
気的に連結されている。
によるグランド用ボンドフィンガー２８を有する回路パ
ターンテープ１０を用いた本発明のチップサイズ半導体
パッケージ１の断面図で、半導体チップ３上に接着層３
０を介在させて本発明による回路パターンテープ１０が
ラミネーションされている。前記回路パターンテープ１
０の貫通部１６内に位置するダイパッド４は、ボンドフ
ィンガー形成領域（図２８及び図２９の符号１５参照）
内に位置するボンドフィンガー１４及びグランド用ボン
ドフィンガー２８とボンディングワイヤ４０によって電
気的に連結されている。
【００６５】図示された例での前記回路パターンテープ
１０は、下から、可撓性絶縁層１８と、ボンドフィンガ
ー１４、ソルダボールランド１３及び導電性トレース１
２とから構成される回路パターンと、前記ボンドフィン
ガー形成領域とソルダボールランド１３を除外した部分
に存在するカバーコート１９とから構成される。前記ソ
ルダボールランド１３上には、外部入出力端子としての
ソルダボール６０が附着され、前記貫通部１６及びボン
ドフィンガー形成領域には樹脂封止部５０が形成され
て、その内部のダイパッド４、ボンドフィンガー１４、
グランド用ボンドフィンガー２８、及びボンディングワ
イヤ４０を外部環境から保護している。
１０は、下から、可撓性絶縁層１８と、ボンドフィンガ
ー１４、ソルダボールランド１３及び導電性トレース１
２とから構成される回路パターンと、前記ボンドフィン
ガー形成領域とソルダボールランド１３を除外した部分
に存在するカバーコート１９とから構成される。前記ソ
ルダボールランド１３上には、外部入出力端子としての
ソルダボール６０が附着され、前記貫通部１６及びボン
ドフィンガー形成領域には樹脂封止部５０が形成され
て、その内部のダイパッド４、ボンドフィンガー１４、
グランド用ボンドフィンガー２８、及びボンディングワ
イヤ４０を外部環境から保護している。
【００６６】ここで、本発明の回路パターンテープ１０
は、図示された例に限定されず、カバーコート１９と回
路パターンだけで構成されるか、カバーコート１９、回
路パターン、可撓性絶縁層、及びコア層で構成される
か、又はカバーコート１９、回路パターン、及びコア層
での構成を可能にするという点に留意すべきである。前
記のような本発明の望ましい第４実施例による回路パタ
ーンテープ１０の利用は、多数の導電性トレース１２等
を回路パターン形成領域内で電気的に互いに連結してグ
ランド用に使用する場合、余裕空間の確保がより容易に
なるので、回路パターン設計上の自由度の制約を大きく
緩和することができる。又、前記回路パターンテープ１
０を用いたチップサイズ半導体パッケージ１は、グラン
ド用ボンドフィンガー２８に半導体チップ２のすべての
グランド用ダイパッドを一度にボンディングすることが
できるので、最近の半導体チップ２の高性能化及び超小
型化の趨勢に付随して、ダイパッド４数の増加に好適に
対応できると共に、その性能向上にも寄与することがで
きる。
は、図示された例に限定されず、カバーコート１９と回
路パターンだけで構成されるか、カバーコート１９、回
路パターン、可撓性絶縁層、及びコア層で構成される
か、又はカバーコート１９、回路パターン、及びコア層
での構成を可能にするという点に留意すべきである。前
記のような本発明の望ましい第４実施例による回路パタ
ーンテープ１０の利用は、多数の導電性トレース１２等
を回路パターン形成領域内で電気的に互いに連結してグ
ランド用に使用する場合、余裕空間の確保がより容易に
なるので、回路パターン設計上の自由度の制約を大きく
緩和することができる。又、前記回路パターンテープ１
０を用いたチップサイズ半導体パッケージ１は、グラン
ド用ボンドフィンガー２８に半導体チップ２のすべての
グランド用ダイパッドを一度にボンディングすることが
できるので、最近の半導体チップ２の高性能化及び超小
型化の趨勢に付随して、ダイパッド４数の増加に好適に
対応できると共に、その性能向上にも寄与することがで
きる。
【００６７】図３１は本発明の望ましい第５実施例によ
るボンドフィンガー１４と、これと電気的に連結された
バスライン１７が貫通部形成予定領域１６′内に形成さ
れた半導体パッケージ用回路パターンテープ１０を図示
したもので、図２７のＥ部に対応する部分の拡大図で、
これは本発明の前記第５の目的を達成するためのもので
ある。バスライン１７は、ソルダボールランド１３上に
ソルダボール（未図示）が容易に附着するように、例え
ば、ニッケル（Ｎｉ）／金（Ａｕ）をコーティングする
か、又はボンドフィンガー１４にワイヤ（未図示）が容
易にボンディングされるように、例えば、金（Ａｕ）又
は銀（Ａg）をコーティングするための電解（Electroly
tic）又は無電解（Electroless）鍍金に必要な導電性ラ
インで、完成されたすべての回路パターンユニット１１
の全部の回路パターンを電気的に連結する。よって、前
記バスライン１７は、半導体パッケージの完成後に必ず
除去しなければならず、除去せずに一部でも残存する場
合、導電性トレース１２等が相互に導通し、作動不能又
は誤動作等の不良を誘発する。
るボンドフィンガー１４と、これと電気的に連結された
バスライン１７が貫通部形成予定領域１６′内に形成さ
れた半導体パッケージ用回路パターンテープ１０を図示
したもので、図２７のＥ部に対応する部分の拡大図で、
これは本発明の前記第５の目的を達成するためのもので
ある。バスライン１７は、ソルダボールランド１３上に
ソルダボール（未図示）が容易に附着するように、例え
ば、ニッケル（Ｎｉ）／金（Ａｕ）をコーティングする
か、又はボンドフィンガー１４にワイヤ（未図示）が容
易にボンディングされるように、例えば、金（Ａｕ）又
は銀（Ａg）をコーティングするための電解（Electroly
tic）又は無電解（Electroless）鍍金に必要な導電性ラ
インで、完成されたすべての回路パターンユニット１１
の全部の回路パターンを電気的に連結する。よって、前
記バスライン１７は、半導体パッケージの完成後に必ず
除去しなければならず、除去せずに一部でも残存する場
合、導電性トレース１２等が相互に導通し、作動不能又
は誤動作等の不良を誘発する。
【００６８】図３１に図示された回路パターンテープ１
０の回路パターンユニット１１に於いては、前記バスラ
イン１７が貫通孔形成予定領域１６′の中央部を横切っ
て延長し、ボンドフィンガー形成領域１５内に配列され
ている多数のボンドフィンガー１４等から延長され、そ
の幅が減少された導電性トレース等が前記バスライン１
７に電気的に連結されている。
０の回路パターンユニット１１に於いては、前記バスラ
イン１７が貫通孔形成予定領域１６′の中央部を横切っ
て延長し、ボンドフィンガー形成領域１５内に配列され
ている多数のボンドフィンガー１４等から延長され、そ
の幅が減少された導電性トレース等が前記バスライン１
７に電気的に連結されている。
【００６９】よって、回路パターンテープ１０をウェー
ハ２上にラミネーションさせる前に、貫通孔形成予定領
域１６′を穿孔して貫通孔１６を形成すると共に、前記
バスライン１７を完全に除去する。前記のような本発明
の望ましい第５実施例による回路パターンテープ１０を
利用すれば、バスライン１７の除去のためのカッティン
グ時に、誤差の許容幅が比較的に大きく、前記バスライ
ン１７を容易、且つ完全に除去できるので半導体パッケ
ージの製造歩留を向上させることができる。
ハ２上にラミネーションさせる前に、貫通孔形成予定領
域１６′を穿孔して貫通孔１６を形成すると共に、前記
バスライン１７を完全に除去する。前記のような本発明
の望ましい第５実施例による回路パターンテープ１０を
利用すれば、バスライン１７の除去のためのカッティン
グ時に、誤差の許容幅が比較的に大きく、前記バスライ
ン１７を容易、且つ完全に除去できるので半導体パッケ
ージの製造歩留を向上させることができる。
【００７０】図３２は本発明の望ましい第６実施例によ
る液相封止材の氾濫防止用ダム３１が形成された第一実
施例の半導体パッケージ用回路パターンテープ１０を用
いて製造されたチップサイズ半導体パッケージ１の部分
断面図であり、図３３は第１ダム３２及び第２ダム３
２′が形成された第二実施例の半導体パッケージ用回路
パターンテープ１０を利用して製造されたチップサイズ
半導体パッケージ１の部分断面図であり、便宜上、共に
説明する。これは本発明の第７の目的を達成するための
ものである。
る液相封止材の氾濫防止用ダム３１が形成された第一実
施例の半導体パッケージ用回路パターンテープ１０を用
いて製造されたチップサイズ半導体パッケージ１の部分
断面図であり、図３３は第１ダム３２及び第２ダム３
２′が形成された第二実施例の半導体パッケージ用回路
パターンテープ１０を利用して製造されたチップサイズ
半導体パッケージ１の部分断面図であり、便宜上、共に
説明する。これは本発明の第７の目的を達成するための
ものである。
【００７１】図３２及び図３３の部分断面図に図示され
たチップサイズ半導体パッケージ１の基本構造として、
ダム３１又は３２、３２′が形成されている。グランド
用ボンドフィンガー（図３０の符号２８）が形成されて
いない点を除いては実質的に図３０に図示されたチップ
サイズ半導体パッケージ１とその構造が同一であのこと
からは、その差異点について説明する。符号１３′及び
１４′は、それぞれ、ソルダボールランド１３上にソル
ダボール６０の融着を容易にするための例えば、金（Ａ
ｕ）及び／又はニッケル（Ｎｉ）鍍金層と、ボンディン
グワイヤ４０のボンディングを容易にするための例えば
金又は銀鍍金層を指称する。図示された例では、前記回
路パターンテープ１０が下からポリイミド層のような可
撓性絶縁層１８と、回路パターン（導電性トレース、ソ
ルダボールランド１３及び、ボンドフィンガー１４等）
及び、カバーコート１９でなる例を図示しているが、本
発明はこれに限定されず、前述のような多様な種類の回
路パターンテープ１０が使用できる。又、これらが本発
明の技術範囲に含まれるのは勿論である。
たチップサイズ半導体パッケージ１の基本構造として、
ダム３１又は３２、３２′が形成されている。グランド
用ボンドフィンガー（図３０の符号２８）が形成されて
いない点を除いては実質的に図３０に図示されたチップ
サイズ半導体パッケージ１とその構造が同一であのこと
からは、その差異点について説明する。符号１３′及び
１４′は、それぞれ、ソルダボールランド１３上にソル
ダボール６０の融着を容易にするための例えば、金（Ａ
ｕ）及び／又はニッケル（Ｎｉ）鍍金層と、ボンディン
グワイヤ４０のボンディングを容易にするための例えば
金又は銀鍍金層を指称する。図示された例では、前記回
路パターンテープ１０が下からポリイミド層のような可
撓性絶縁層１８と、回路パターン（導電性トレース、ソ
ルダボールランド１３及び、ボンドフィンガー１４等）
及び、カバーコート１９でなる例を図示しているが、本
発明はこれに限定されず、前述のような多様な種類の回
路パターンテープ１０が使用できる。又、これらが本発
明の技術範囲に含まれるのは勿論である。
【００７２】図３２及び図３３に図示した本発明の望ま
しい第６実施例による半導体パッケージ用回路パターン
テープ１０に於いては、ボンドフィンガー形成領域（１
５：図２参照）の外周縁に沿って液相封止材の氾濫防止
用ダム３１、又は３２及び３２′が形成されている。具
体的には、前記ダム３１、又は３２及び３２′が回路パ
ターンテープ１０の最上層をなすカバーコート１９の前
記ボンドフィンガー形成領域１５を限定する周縁の端部
上に形成される。前記液相封止材の氾濫防止用ダム３
１、又は３２及び３２′は、前記カバーコート１９部分
に別途の同一又は相異したカバーコート層が再積層さ
れ、形成されることもある。又は、前記カバーコート１
９を予め決められた前記ダム３１、又は３２及び３２′
と同一な高さに形成して、前記ダム３１、又は３２及び
３２′に形成する部分を除外した残りの部分をエッチィ
ングして、前記ダム３１、又は３２及び３２′の高さよ
り低くなるように形成することもある。
しい第６実施例による半導体パッケージ用回路パターン
テープ１０に於いては、ボンドフィンガー形成領域（１
５：図２参照）の外周縁に沿って液相封止材の氾濫防止
用ダム３１、又は３２及び３２′が形成されている。具
体的には、前記ダム３１、又は３２及び３２′が回路パ
ターンテープ１０の最上層をなすカバーコート１９の前
記ボンドフィンガー形成領域１５を限定する周縁の端部
上に形成される。前記液相封止材の氾濫防止用ダム３
１、又は３２及び３２′は、前記カバーコート１９部分
に別途の同一又は相異したカバーコート層が再積層さ
れ、形成されることもある。又は、前記カバーコート１
９を予め決められた前記ダム３１、又は３２及び３２′
と同一な高さに形成して、前記ダム３１、又は３２及び
３２′に形成する部分を除外した残りの部分をエッチィ
ングして、前記ダム３１、又は３２及び３２′の高さよ
り低くなるように形成することもある。
【００７３】図３２及び図３３に図示した回路パターン
テープ１０の相互間の唯一の差異点は、前記ダム３１、
又は３２及び３２′の数だけであり、図３２に図示した
例では、ダム３１が一つだけである反面、図３３に図示
した例では、二つのダム３２、３２′が形成されてい
る。図３２及び図３３に図示した本発明の望ましい第６
実施例による半導体パッケージ用回路パターンテープ１
０を用いたチップサイズ半導体パッケージ１に於いて
は、液相封止材を回路パターンテープ１０の貫通孔１６
の内壁及びボンドフィンガー形成領域１５の上面にディ
スペンシングする時、前記液相封止材が前記氾濫防止用
ダム３１、又は３２及び３２′により確実に遮断され、
ソルダボールランド１３上へのブリードアウト（Ｂleed
ーout）の虞がなく、ダム３２及び３２′が２列に形成
される場合には、ブリードアウドの防止効果がさらに確
実に保障される。
テープ１０の相互間の唯一の差異点は、前記ダム３１、
又は３２及び３２′の数だけであり、図３２に図示した
例では、ダム３１が一つだけである反面、図３３に図示
した例では、二つのダム３２、３２′が形成されてい
る。図３２及び図３３に図示した本発明の望ましい第６
実施例による半導体パッケージ用回路パターンテープ１
０を用いたチップサイズ半導体パッケージ１に於いて
は、液相封止材を回路パターンテープ１０の貫通孔１６
の内壁及びボンドフィンガー形成領域１５の上面にディ
スペンシングする時、前記液相封止材が前記氾濫防止用
ダム３１、又は３２及び３２′により確実に遮断され、
ソルダボールランド１３上へのブリードアウト（Ｂleed
ーout）の虞がなく、ダム３２及び３２′が２列に形成
される場合には、ブリードアウドの防止効果がさらに確
実に保障される。
【００７４】
【発明の効果】以上説明したように本発明によれば、回
路パターンを形成する金属の分布度を均一化するための
ダミー（Dummy）パターンを形成することにより、ウェ
ーハ上にラミネーション時において、ボイド（Void）の
発生を防止乃至抑制すると共に、樹脂封止部形成領域を
ウェーハのシンギュレーションラインを避けて形成する
ことにより、シンギュレーション時、素材の相異性によ
るチッピング（chipping）を効果的に防止することがで
きる。
路パターンを形成する金属の分布度を均一化するための
ダミー（Dummy）パターンを形成することにより、ウェ
ーハ上にラミネーション時において、ボイド（Void）の
発生を防止乃至抑制すると共に、樹脂封止部形成領域を
ウェーハのシンギュレーションラインを避けて形成する
ことにより、シンギュレーション時、素材の相異性によ
るチッピング（chipping）を効果的に防止することがで
きる。
【図１】本発明の望ましい第１実施例による半導体パッ
ケージ用回路パターンテープの平面図である。
ケージ用回路パターンテープの平面図である。
【図２】図１のＡ部拡大図である。
【図３】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図４】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図５】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図６】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図７】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図８】図１の回路パターンテープを用いたチップサイ
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
ズ半導体パッケージの製造方法を図示する順次的な説明
図である。
【図９】図３乃至図８に図示された製造方法によって製
造される本発明の半導体パッケージの平面図である。
造される本発明の半導体パッケージの平面図である。
【図１０】図９の半導体パッケージの断面図である。
【図１１】図１の回路パターンテープを図３８に図示す
るウェーハ上にラミネーションした後、パッケージング
して製造された多数の半導体パッケージが形成されたシ
ンギュレーション前の段階のウェーハに対する平面図で
ある。
るウェーハ上にラミネーションした後、パッケージング
して製造された多数の半導体パッケージが形成されたシ
ンギュレーション前の段階のウェーハに対する平面図で
ある。
【図１２】図１１のＢ部拡大図である。
【図１３】図１２のＩ−Ｉ線断面図である。
【図１４】本発明の望ましい第２実施例による半導体パ
ッケージ用回路パターンテープ平面図である。
ッケージ用回路パターンテープ平面図である。
【図１５】図１４のＣ部拡大図である。
【図１６】図１４の回路パターンテープに貫通部を形成
した後、図３８に図示するウェーハ上にラミネーション
させた状態を図示する平面図である。
した後、図３８に図示するウェーハ上にラミネーション
させた状態を図示する平面図である。
【図１７】図１６のＤ部拡大図である。
【図１８】図１７のIIーII 線の断面図である。
【図１９】本発明の望ましい第３実施例によるボウィン
グ防止部を有する第２の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
グ防止部を有する第２の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
【図２０】図１９のIIIーIII 線断面図である。
【図２１】本発明の望ましい第３実施例によるボウィン
グ防止部及びボウィング防止用パターンを有する第２の
例を図示する半導体パッケージ用回路パターンテープの
平面図である。
グ防止部及びボウィング防止用パターンを有する第２の
例を図示する半導体パッケージ用回路パターンテープの
平面図である。
【図２２】図２１のIVーIV線の断面図である。
【図２３】本発明の望ましい第３実施例によるボウィン
グ防止部を有する第３の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
グ防止部を有する第３の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
【図２４】図２３のVーV 線の断面図である。
【図２５】本発明の望ましい第３実施例によるボウィン
グ防止部を有する第４の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
グ防止部を有する第４の例を図示する半導体パッケージ
用回路パターンテープの平面図である。
【図２６】図２５のVIーVI 線の断面図である。
【図２７】本発明の望ましい第４実施例によるグランド
用ボンドフィンガーを有する第１の例を図示する半導体
パッケージ用回路パターンテープの平面図である。
用ボンドフィンガーを有する第１の例を図示する半導体
パッケージ用回路パターンテープの平面図である。
【図２８】図２７のＥ部拡大図である。
【図２９】本発明の望ましい第４実施例によるグランド
用ボンドフィンガーを有する第２の例を図示する半導体
パッケージ用回路パターンテープに於いての図２７のＥ
部に対応する部分の拡大図である。
用ボンドフィンガーを有する第２の例を図示する半導体
パッケージ用回路パターンテープに於いての図２７のＥ
部に対応する部分の拡大図である。
【図３０】本発明の望ましい第４実施例によるグランド
用ボンドフィンガーを有する回路パターンテープを用い
たチップサイズ半導体パッケージの断面図である。
用ボンドフィンガーを有する回路パターンテープを用い
たチップサイズ半導体パッケージの断面図である。
【図３１】本発明の望ましい第５実施例による拡大され
た面積のボンドフィンガーが形成された第１の例を図示
する半導体パッケージ用回路パターンテープに於いての
図２７のＥ部に対応する部分の拡大図である。
た面積のボンドフィンガーが形成された第１の例を図示
する半導体パッケージ用回路パターンテープに於いての
図２７のＥ部に対応する部分の拡大図である。
【図３２】本発明の望ましい第６実施例による液相封止
材の氾濫防止用ダムが形成された第１の例の半導体パッ
ケージ用回路パターンテープを利用して製造されたチッ
プサイズ半導体パッケージの部分断面図である。
材の氾濫防止用ダムが形成された第１の例の半導体パッ
ケージ用回路パターンテープを利用して製造されたチッ
プサイズ半導体パッケージの部分断面図である。
【図３３】本発明の望ましい第６実施例による第２の例
の半導体パッケージ用回路パターンテープを利用して製
造されたチップサイズ半導体パッケージの部分断面図で
ある。
の半導体パッケージ用回路パターンテープを利用して製
造されたチップサイズ半導体パッケージの部分断面図で
ある。
【図３４】従来の半導体パッケージ用回路パターンテー
プの平面図である。
プの平面図である。
【図３５】図３４のＦ部拡大図である。
【図３６】図３４のVIIーVII 線の断面図である。
【図３７】図３５のVIIIーVIII 線の断面図である。
【図３８】多数の半導体チップユニットが形成されてい
る一般的なウェーハの平面図である。
る一般的なウェーハの平面図である。
【図３９】図３８のＧ部拡大図である。
【図４０】図３４の従来の回路パターンテープを図３８
に図示されたウェーハ上にラミネーションした後、パッ
ケージングして製造された多数の半導体パッケージが形
成されたシンギュレーション前の段階のウェーハの平面
図である。
に図示されたウェーハ上にラミネーションした後、パッ
ケージングして製造された多数の半導体パッケージが形
成されたシンギュレーション前の段階のウェーハの平面
図である。
【図４１】図４０のＨ部拡大図である。
【図４２】図４１のIXーIX 線断面図である。
【図４３】図３４に示す回路パターンテープを用いた従
来における半導体パッケージの断面図である。
来における半導体パッケージの断面図である。
１ 本発明の半導体パッケージ ２ ウェーハ ３ 半導体チップユニット ４ ダイパッド ５ 円形部 ６ 周辺部 ７ フレーム部 １０ 本発明の回路パターンテープ １１ 回路パターンユニット １２ 導電性トレース １２′平板状の金属薄層 １３ ソルダボールランド １４ ボンドフィンガー １５ ボンドフィンガー形成領域 １６ 貫通部 １６′貫通部形成予定領域 １７ バスライン １８ 可撓性絶縁層 １９ カバーコート ２０ コア層 ２１、２１′シンギュレーションライン ２２ シンギュレーションライン確認用溝 ２３ 円板状の金属薄層 ２４ ダミー パターン ２５ 開口 ２７ ウェーハテスト領域 ２８ グランド用ボンドフィンガー ２９ バースバー ３０ 接着層 ３１ ダム ３２ 第１ダム ３２ 第２ダム ３３ 認識マークの附着部位 ３４ 金属板 ３５ ボウィング防止部 ３６ ボウィング防止用の放射状溝 ４０ ワイヤ ５０ 樹脂封止部 ６０ ソルダボール
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １９９８／Ｐ３５６１３ (32)優先日 平成10年８月31日(1998．8．31) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９８／Ｐ３５６１５ (32)優先日 平成10年８月31日(1998．8．31) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９８／Ｐ３５６１６ (32)優先日 平成10年８月31日(1998．8．31) (33)優先権主張国 韓国（ＫＲ） (56)参考文献 特開 平10−107172（ＪＰ，Ａ) 特開 平10−178124（ＪＰ，Ａ) 特開 平10−112468（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/28
Claims (25)
- 【請求項１】 貫通部形成予定領域及びこれに接して対
向するボンドフィンガー形成領域と、前記ボンドフィン
ガー形成領域内に配列され、半導体チップのダイパッド
と電気的に連結するための多数のボンドフィンガーと、
入出力端子としてのソルダボールを附着するための前記
ボンドフィンガー形成領域外部の多数のソルダボールラ
ンドと、前記ボンドフィンガーと前記ソルダボールラン
ド各々を電気的に連結する多数の導電性トレースとで構
成され、前記ボンドフィンガー形成領域と前記貫通部形
成予定領域がシンギュレーションライン（分割ライン）
とオーバーラップしないように位置する回路パターン
と、前記回路パターンとして配線される前記ソルダボールラ
ンド、導電性トレース及びボンドフィンガーよりなる導
電性金属部分の単位面積当たりの分布度を均等化して熱
膨張率の差異を最小化するために、前記回路パターン配
線の任意な隙間に導電性金属により形成される第１のダ
ミーパターンと、 前記回路パターンのソルダボールランド、ボンドフィン
ガー形成領域、及び貫通部形成予定領域を除外した全領
域上にコーティングされる絶縁性カバーコートとで構成
される多数の回路パターンユニットを有することを特徴
とする回路パターンテープ。 - 【請求項２】 前記第１のダミーパターンは、多数の円
板状、線状、又はこれらの複合形態であることを特徴と
する請求項１記載の回路パターンテープ。 - 【請求項３】 前記多数の回路パターンユニットの下に
可撓性絶縁層が形成されることを特徴とする請求項１記
載の回路パターンテープ。 - 【請求項４】 前記可撓性絶縁層は、ポリイミド層であ
ることを特徴とする請求項３記載の回路パターンテー
プ。 - 【請求項５】 前記可撓性絶縁層の下にコア層が更に形
成されることを特徴とする請求項３または４記載の回路
パターンテープ。 - 【請求項６】 前記コア層は、金属薄層又はガラスエポ
キシ層であることを特徴とする請求項５記載の回路パタ
ーンテープ。 - 【請求項７】 前記多数の回路パターンユニットの下に
コア層としてのガラスエポキシ薄層が形成されることを
特徴とする請求項１記載の回路パターンテープ。 - 【請求項８】 前記回路パターンテープのシンギュレー
ションライン上にシンギュレーションライン確認用の溝
が形成されることを特徴とする請求項１記載の回路パタ
ーンテープ。 - 【請求項９】 前記シンギュレーションライン確認用の
溝は４個の回路パターンユニットが相互に隣接する部分
に位置し、クロス状に形成されることを特徴とする請求
項８記載の回路パターンテープ。 - 【請求項１０】 前記回路パターンユニット各々のボン
ドフィンガー形成領域内の貫通部形成予定領域内に鍍金
用バスラインが形成され、前記多数のボンドフィンガー
と前記バスラインが電気的に連結され、前記回路パター
ンユニット各々のバスラインが相互に電気的に連結され
ることを特徴とする請求項１記載の回路パターンテー
プ。 - 【請求項１１】 前記ボンドフィンガーの幅は、バスラ
インとの連結のための導電性トレース、及びソルダボー
ルランドとの連結のための導電性トレースの幅より大き
く拡張されることを特徴とする請求項１０記載の回路パ
ターンテープ。 - 【請求項１２】 前記ボンドフィンガー形成領域内にグ
ランドフィンガーが形成されることを特徴とする請求項
１記載の回路パターンテープ。 - 【請求項１３】 前記グランドフィンガーが前記多数の
ボンドフィンガーの配列方向と平行して位置することを
特徴とする請求項１２記載の回路パターンテープ。 - 【請求項１４】 前記ボンドフィンガー形成領域を限定
するカバーコートの外周縁の端部上に液相封止材のディ
スペンシングの時、封止材の氾濫防止用ダムが形成され
ることを特徴とする請求項１記載の回路パターンテー
プ。 - 【請求項１５】 前記氾濫防止用ダムが第１ダムで形成
され、又、前記第１ダムの外周縁から一定の距離を置
き、離隔して第２ダムが形成されることを特徴とする請
求項１４記載の回路パターンテープ。 - 【請求項１６】 前記氾濫防止用ダムは、カバーコート
上の絶縁層で形成されることを特徴とする請求項１４ま
たは１５記載の回路パターンテープ。 - 【請求項１７】 前記氾濫防止用ダムは、隣接したカバ
ーコートより厚く形成されることを特徴とする請求項１
４、１５または１６記載の回路パターンテープ。 - 【請求項１８】 前記回路パターンテープは正方形又は
長方形であり、多数の回路パターンユニットがその中央
部に配列され、全体的にウェーハと同じ円形部をなし、
前記円形部の外側にフレーム部が位置し、前記円形部の
回路パターンユニットが存在しない外周縁部及びフレー
ム部のカバーコート下には平板状の金属薄層が存在し、
前記円形部と前記フレーム部間にカバーコート及び金属
薄層が存在しない少なくとも一つ以上の反り（ボウィン
グ：ｂｏｗｉｎｇ）防止部が形成され、前記円形部の回
路パターンユニットが存在しない外周縁部の平板状の金
属薄層と前記フレーム部の平板状の金属薄層がバースバ
ーによって連結されることを特徴とする請求項１から請
求項１７のいずれか一項に記載の回路パターンテープ。 - 【請求項１９】 前記多数の回路パターンユニットでな
る円形部の外周縁に全放射方向への熱膨張率の差異を最
小化するための第２のダミーパターンが形成されること
を特徴とする請求項１８記載の回路パターンテープ。 - 【請求項２０】 前記第２のダミーパターンは、多数の
円板状金属薄層の配列でなることを特徴とする請求項１
９記載の回路パターンテープ。 - 【請求項２１】 前記周辺部において、前記カバーコー
トと前記金属薄層との熱膨張率の差異による反り現象を
緩和するために前記カバーコート上に多数の開口が形成
されることを特徴とする請求項１８記載の回路パターン
テープ。 - 【請求項２２】 前記周辺部において、前記カバーコー
トと前記金属薄層との熱膨張率の差異による反り現象を
緩和するために前記カバーコート上に多数の反り防止用
の放射状溝が形成されることを特徴とする請求項１８記
載の回路パターンテープ。 - 【請求項２３】 前記周辺部にカバーコート及び金属薄
層が存在しない認識マークの附着部位が形成されること
を特徴とする請求項１８記載の回路パターンテープ。 - 【請求項２４】 入出力端子としてのダイパッドを有す
る半導体チップと、貫通部及びこれに接して対向するボ
ンドフィンガー形成領域と、前記ボンドフィンガー形成
領域内に配列され半導体チップのダイパッドと電気的に
連結するための多数のボンドフィンガーと、入出力端子
としてのソルダボールを附着するための前記ボンドフィ
ンガー形成領域外部の多数のソルダボールランドと、前
記ボンドフィンガーと前記ソルダボールランド各々を電
気的に連結する多数の導電性トレースとで構成され、前
記ボンドフィンガー形成領域と前記貫通部がシンギュレ
ーションラインとオバーラップしないように位置する回
路パターンと、前記回路パターンとして配線される前記ソルダボールラ
ンド、導電性トレース及びボンドフィンガーよりなる導
電性金属部分の単位面積当たりの分布度を均等化して熱
膨張率の差異を最小化するために、前記回路パターン配
線の任意な隙間に形成される導電性金属による第１のダ
ミーパターンと、 前記回路パターンのソルダボールランド、ボンドフィン
ガー形成領域、及び貫通部を除外した全領域上にコーテ
ィングされる絶縁性カバーコートで構成され、接着層を
介在させて前記貫通部内に前記ダイパッドが位置するよ
うに前記半導体チップ上にラミネーションさせる回路パ
ターンテープと、 前記ダイパッドと前記ボンドフィンガーを電気的に連結
するボンディングワイヤと、 前記貫通部及び前記ボンドフィンガー形成領域を封止し
て前記ボンディングワイヤを外部環境から保護するため
の樹脂封止部と、 前記ソルダボールランド上に附着される外部入出力端子
としてのソルダボールとで構成されることを特徴とする
半導体パッケージ。 - 【請求項２５】 前記第１のダミーパターンは、多数の
円板状、線状、又はこれらの複合形態であることを特徴
とする請求項２４記載の半導体パッケージ。
Applications Claiming Priority (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035613A KR100337452B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체패키지의 제조에 적용되는 써킷테이프 |
| KR1019980035616A KR100337619B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체패키지용 써킷테이프 |
| KR1998/P35613 | 1998-08-31 | ||
| KR1019980035615A KR100337454B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체패키지용 써킷테이프 |
| KR1998/P35616 | 1998-08-31 | ||
| KR1019980035606A KR20000015580A (ko) | 1998-08-31 | 1998-08-31 | 반도체 패키지용 써킷테이프 |
| KR10-1998-0035605A KR100381844B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체패키지용써킷테이프 |
| KR1998/P35605 | 1998-08-31 | ||
| KR1998/P35615 | 1998-08-31 | ||
| KR1998/P35606 | 1998-08-31 | ||
| KR10-1998-0035607A KR100370839B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체패키지용써킷테이프 |
| KR1998/P35607 | 1998-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077572A JP2000077572A (ja) | 2000-03-14 |
| JP3208401B2 true JP3208401B2 (ja) | 2001-09-10 |
Family
ID=27555124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24633599A Expired - Fee Related JP3208401B2 (ja) | 1998-08-31 | 1999-08-31 | 回路パターンテープ及びこれを用いた半導体パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6479887B1 (ja) |
| JP (1) | JP3208401B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531335B1 (en) * | 2000-04-28 | 2003-03-11 | Micron Technology, Inc. | Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods |
| US7214566B1 (en) * | 2000-06-16 | 2007-05-08 | Micron Technology, Inc. | Semiconductor device package and method |
| JP3619773B2 (ja) | 2000-12-20 | 2005-02-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| CN100407422C (zh) * | 2001-06-07 | 2008-07-30 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
| TW513791B (en) * | 2001-09-26 | 2002-12-11 | Orient Semiconductor Elect Ltd | Modularized 3D stacked IC package |
| SG107584A1 (en) * | 2002-04-02 | 2004-12-29 | Micron Technology Inc | Solder masks for use on carrier substrates, carrier substrates and semiconductor device assemblies including such masks |
| US7368391B2 (en) * | 2002-04-10 | 2008-05-06 | Micron Technology, Inc. | Methods for designing carrier substrates with raised terminals |
| US7579681B2 (en) * | 2002-06-11 | 2009-08-25 | Micron Technology, Inc. | Super high density module with integrated wafer level packages |
| US6984545B2 (en) * | 2002-07-22 | 2006-01-10 | Micron Technology, Inc. | Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask |
| KR100536897B1 (ko) * | 2003-07-22 | 2005-12-16 | 삼성전자주식회사 | 배선기판의 연결 구조 및 연결 방법 |
| DE102004001956B4 (de) * | 2004-01-13 | 2007-02-01 | Infineon Technologies Ag | Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen |
| US7314811B2 (en) * | 2004-03-04 | 2008-01-01 | Chartered Semiconductor Manufacturing Ltd. | Method to make corner cross-grid structures in copper metallization |
| TWI304238B (en) * | 2004-09-07 | 2008-12-11 | Advanced Semiconductor Eng | Wire-bonding method for connecting wire-bond pads and chip and the structure formed thereby |
| TWI284990B (en) * | 2005-10-07 | 2007-08-01 | Chipmos Technologies Inc | Universal chip package structure |
| US8461675B2 (en) * | 2005-12-13 | 2013-06-11 | Sandisk Technologies Inc. | Substrate panel with plating bar structured to allow minimum kerf width |
| TWI315658B (en) * | 2007-03-02 | 2009-10-01 | Phoenix Prec Technology Corp | Warp-proof circuit board structure |
| US8637972B2 (en) * | 2007-06-08 | 2014-01-28 | Sandisk Technologies Inc. | Two-sided substrate lead connection for minimizing kerf width on a semiconductor substrate panel |
| TW200945530A (en) * | 2008-04-24 | 2009-11-01 | Chipmos Technologies Inc | Chip package structure |
| US8168458B2 (en) * | 2008-12-08 | 2012-05-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices |
| KR101614856B1 (ko) * | 2009-10-12 | 2016-04-22 | 삼성전자주식회사 | 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법 |
| US8704338B2 (en) * | 2011-09-28 | 2014-04-22 | Infineon Technologies Ag | Chip comprising a fill structure |
| US8519513B2 (en) | 2012-01-04 | 2013-08-27 | Freescale Semiconductor, Inc. | Semiconductor wafer plating bus |
| CN108766958A (zh) * | 2018-08-27 | 2018-11-06 | 珠海市微半导体有限公司 | 一种便于芯片测试的集成电路版图结构 |
| JP2020086046A (ja) * | 2018-11-21 | 2020-06-04 | ルネサスエレクトロニクス株式会社 | 半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法 |
| US10923456B2 (en) * | 2018-12-20 | 2021-02-16 | Cerebras Systems Inc. | Systems and methods for hierarchical exposure of an integrated circuit having multiple interconnected die |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA948705A (en) | 1972-07-28 | 1974-06-04 | Robert C. Cook | Method for making an integrated circuit apparatus |
| US5049434A (en) | 1984-04-30 | 1991-09-17 | National Starch And Chemical Investment Holding Corporation | Pre-patterned device substrate device-attach adhesive transfer system |
| DE3912242A1 (de) | 1989-04-14 | 1990-10-18 | Gurit Essex Ag | Vorrichtungen zum maschinellen aufbringen von flexiblen, einseitig klebbaren schichtkoerpern auf werkstuecke und verwendung derselben |
| US4985988A (en) | 1989-11-03 | 1991-01-22 | Motorola, Inc. | Method for assembling, testing, and packaging integrated circuits |
| US5148265A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
| US5258330A (en) | 1990-09-24 | 1993-11-02 | Tessera, Inc. | Semiconductor chip assemblies with fan-in leads |
| FR2673041A1 (fr) | 1991-02-19 | 1992-08-21 | Gemplus Card Int | Procede de fabrication de micromodules de circuit integre et micromodule correspondant. |
| US5151388A (en) | 1991-05-07 | 1992-09-29 | Hughes Aircraft Company | Flip interconnect |
| US5915752A (en) | 1992-07-24 | 1999-06-29 | Tessera, Inc. | Method of making connections to a semiconductor chip assembly |
| US5477611A (en) | 1993-09-20 | 1995-12-26 | Tessera, Inc. | Method of forming interface between die and chip carrier |
| US5384689A (en) | 1993-12-20 | 1995-01-24 | Shen; Ming-Tung | Integrated circuit chip including superimposed upper and lower printed circuit boards |
| TW258829B (ja) | 1994-01-28 | 1995-10-01 | Ibm | |
| US5625232A (en) | 1994-07-15 | 1997-04-29 | Texas Instruments Incorporated | Reliability of metal leads in high speed LSI semiconductors using dummy vias |
| JP2616565B2 (ja) | 1994-09-12 | 1997-06-04 | 日本電気株式会社 | 電子部品組立体 |
| US5633785A (en) | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| KR0169820B1 (ko) | 1995-08-22 | 1999-01-15 | 김광호 | 금속 회로 기판을 갖는 칩 스케일 패키지 |
| JP2666788B2 (ja) | 1995-10-19 | 1997-10-22 | 日本電気株式会社 | チップサイズ半導体装置の製造方法 |
| JP3756580B2 (ja) | 1995-11-07 | 2006-03-15 | セイコープレシジョン株式会社 | 多層基板の製造方法及びその製造装置 |
| KR100192216B1 (ko) | 1996-02-29 | 1999-06-15 | 황인길 | 웨이퍼 맵 변환방법 |
| TW388912B (en) * | 1996-04-22 | 2000-05-01 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
| KR100231276B1 (ko) | 1996-06-21 | 1999-11-15 | 황인길 | 반도체패키지의 구조 및 제조방법 |
| CN1104832C (zh) * | 1996-08-09 | 2003-04-02 | 松下电工株式会社 | 独立导体电路电镀的方法 |
| KR100236633B1 (ko) | 1996-10-19 | 2000-01-15 | 김규현 | 인쇄회로기판 스트립 구조와 이를 이용한 반도체 패키지 제조방법 |
| US5866949A (en) | 1996-12-02 | 1999-02-02 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit packaging |
| US5990545A (en) | 1996-12-02 | 1999-11-23 | 3M Innovative Properties Company | Chip scale ball grid array for integrated circuit package |
| JP2975979B2 (ja) * | 1996-12-30 | 1999-11-10 | アナムインダストリアル株式会社 | ボールグリッドアレイ半導体パッケージ用可撓性回路基板 |
| JPH10261849A (ja) | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | フレキシブルプリント基板および接続プリント基板構造 |
| US5950070A (en) | 1997-05-15 | 1999-09-07 | Kulicke & Soffa Investments | Method of forming a chip scale package, and a tool used in forming the chip scale package |
| JP3611948B2 (ja) | 1997-05-16 | 2005-01-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
| KR100211421B1 (ko) | 1997-06-18 | 1999-08-02 | 윤종용 | 중앙부가 관통된 플렉서블 회로기판을 사용한 반도체 칩 패키지 |
| US6248612B1 (en) * | 1997-06-20 | 2001-06-19 | Substrate Technologies, Inc. | Method for making a substrate for an integrated circuit package |
| JP3622435B2 (ja) | 1997-08-06 | 2005-02-23 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP3526731B2 (ja) | 1997-10-08 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| US6028354A (en) | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
| JP3169068B2 (ja) * | 1997-12-04 | 2001-05-21 | 日本電気株式会社 | 電子線露光方法及び半導体ウエハ |
| US6043109A (en) | 1999-02-09 | 2000-03-28 | United Microelectronics Corp. | Method of fabricating wafer-level package |
-
1999
- 1999-08-30 US US09/387,377 patent/US6479887B1/en not_active Expired - Lifetime
- 1999-08-31 JP JP24633599A patent/JP3208401B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000077572A (ja) | 2000-03-14 |
| US6479887B1 (en) | 2002-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3208401B2 (ja) | 回路パターンテープ及びこれを用いた半導体パッケージ | |
| JP3575001B2 (ja) | 半導体パッケージ及びその製造方法 | |
| JP3904541B2 (ja) | 半導体装置内蔵基板の製造方法 | |
| KR100419352B1 (ko) | 반도체장치용 패키지 및 그의 제조방법 | |
| JP4379102B2 (ja) | 半導体装置の製造方法 | |
| JP2009026805A (ja) | 半導体装置及びその製造方法 | |
| KR20040041045A (ko) | 반도체장치 및 그 제조방법 | |
| JP2000228417A (ja) | 半導体装置、電子モジュール及び電子機器、並びに半導体装置の製造方法 | |
| US20170245365A1 (en) | Printed wiring board and method for manufacturing the same | |
| JP6534602B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
| JP6100489B2 (ja) | 半導体装置の製造方法 | |
| JP4970388B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2007019394A (ja) | 半導体パッケージの製造方法及びこの製造方法により形成された半導体パッケージ | |
| JP4614818B2 (ja) | 半導体装置およびその製造方法 | |
| US11769717B2 (en) | Semiconductor device for reducing concentration of thermal stress acting on bonding layers | |
| US20180090429A1 (en) | Semiconductor device | |
| JP5968713B2 (ja) | 半導体装置 | |
| KR101676225B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH11260960A (ja) | 半導体パッケージおよびその製造方法 | |
| JP4825529B2 (ja) | 半導体装置 | |
| JP2005260120A (ja) | 半導体装置 | |
| JP4480710B2 (ja) | 半導体装置内蔵基板 | |
| JP2005044989A (ja) | 半導体パッケージ及びその製造方法 | |
| KR100922714B1 (ko) | 솔더 레지스트 댐이 형성된 비오씨 반도체 패키지 기판 및그 제조방법 | |
| JP2010093106A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |