JP3208159B2 - Soi基板上にバイポーラトランジスタとcmosトランジスタを製造する方法及びそれらのトランジスタ - Google Patents
Soi基板上にバイポーラトランジスタとcmosトランジスタを製造する方法及びそれらのトランジスタInfo
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Description
るもので、さらに特定すれば、単一半導体基板上で、CM
OS構造の製作と同時的に行われるようなバイポーラトラ
ンジスタ構造の製作工程を指向している。近年、MOSFET
構造とバイポーラトランジスタ構造の単一基板上への集
積化の要請が高まっている。それに加えて、絶縁層上シ
リコン(SOI) 技術は、浮遊容量を極めて小さくできるの
で、与えられた特定寸法に対して最高の性能を実現可能
にしている。本発明の関連特許出願には、Robert H. Ek
lund他による「SOI BiCMOS処理工程」(TI−1427
4)と、Robert H. Eklundによる「自己整合バイポーラ
トランジスタ構造と製造工程」(TI−15048)が
あり、いずれもテキサスインスツルメンツに譲渡されて
いる。
うに、デジタル機能とアナログ機能とが、バイポーラ技
術、或いは金属酸化物半導体(MOS) 技術のいずれかを用
いた集積回路によって実現される。勿論、バイポーラ集
積回路には、高電力損失という犠牲を払っても、MOS 回
路に比べて高速度の動作と大駆動電流の達成が可能であ
り、とりわけ、相補型MOS (CMOS)回路と対比するとき
は、顕著に有利である。最近の生産技術の進歩により、
同一集積回路内でバイポーラトランジスタとCMOSトラン
ジスタとを用いる(一般にはBiCMOSデバイスと称され
る)ことが可能となった。バイポーラトランジスタの大
電流駆動能力をさらに開拓することは、バイポーラはも
とよりバイポーラCMOS混合集積回路にあっても、集積度
を高めるうえで重要である。
作工程は、CMOS製作工程に適応している。SOI における
バイポーラトランジスタ製作工程やBiCMOS製作工程に関
しては、埋設酸化物層が原因で生ずる濃度欠陥が典型的
な問題であった。SOI バイポーラ構造への種々の改良方
策が発表されてきた。しかしながら、これらの改良方策
には、トレンチによる分離を必要とするという制約が課
せられており、かかるトレンチによる分離は、コスト高
の製作工程であるうえ、生産に際して、産出量の限界を
与えるような製作工程でもある。
路に用いられる埋設酸化物層上のバイポーラトランジス
タとそれの製造法を提供するものである。本発明によれ
ば、BiCMOS構造の中にバイポーラトランジスタを同時に
一体的に製造することも可能である。バイポーラトラン
ジスタは、2層積層されたエピタキシャル層の構造を持
つ。第1のエピタキシャル層によって、MOSFETを形成
し、これと一体的にバイポーラトランジスタの埋設コレ
クタをも形成する。第2のエピタキシャル層は、ブラン
ケットエピタキシャル層として成長させる。バイポーラ
トランジスタのコレクタやベースは、この第2のエピタ
キシャル層中に製作される。酸化物層が、このベースを
覆って形成される。エミッタは、ポリシリコン層で製作
される。このポリシリコン層は、第2のエピタキシャル
層に接触するように酸化物層中の開口部を覆って被着さ
れる。
ジスタとCMOSトランジスタを製造する方法をも提供す
る。この製造方法は、以下の製作工程を含んでいる。即
ち、SOI 基板の表面に第1のエピタキシャル層を形成す
るが、このエピタキシャル層には、バイポーラトランジ
スタ領域(埋設コレクタ領域)とCMOSトランジスタ領域
が存在する。次いで、この第1のエピタキシャル層を覆
って埋設コレクタの反転レジストパターンが描画され
る。第1のエピタキシャル層のバイポーラ領域内に埋設
コレクタを製作する。この第1のエピタキシャル層を覆
って第2のブランケットエピタキシャル層を成長させ
る。第2のエピタキシャル層を覆って酸化物層を形成す
る。この酸化物層内にエミッタ開口部を穿設する。それ
の上にポリシリコン層を被着させる。酸化物層中の開口
部上のポリシリコン層内にエミッタ接続部のパターンを
描画し、そのポリシリコン層が酸化物層を覆うようにす
る。これにより、第2のエピタキシャル層を覆う酸化物
層が、エミッタエッチング処理に対するエッチング阻止
材として働き、さらに、このような製作工程は、標準的
なSOI CMOS処理や3次元的BiCMOS処理の利用を可能にす
るものであり、しかも3次元的BiCMOS処理に際して遭遇
する分離問題を解消するという利点があり、かくて埋設
n+形コレクタのコレクタ抵抗を低くできる。
ン基板上のバイポーラトランジスタとCMOSトランジスタ
をも指向するものであり、そこでのトランジスタは以下
のような構成を持つ。即ち、埋設酸化物基板と、CMOSエ
ピタキシャルメサと、この基板上の階段状エピタキシャ
ルバイポーラメサであって、CMOSエピタキシャルメサと
概ね同一高さにある低位置埋設コレクタ部分のほか、高
位置部分を有するものと、CMOSエピタキシャルメサ上の
ポリシリコンゲートと、バイポーラメサの高位置部分上
のポリシリコンエミッタ接続部と、第2のエピタキシャ
ル層の第1の所定部分に存在する厚い酸化物層と、第2
のエピタキシャル層の第2の所定部分に存在する深いコ
レクタ接続部であって、前者の厚い酸化物層がエミッタ
開口部と後者の深いコレクタ接続部との間の位置を占め
るように配置されたものとから成る構成である。好適に
は、エミッタポリシリコンは、部分的に厚い酸化物を覆
うように設けられる。
シャル層の第1の所定部分に厚い酸化物層を形成し、第
2のエピタキシャル層の第2の所定部分に深いコレクタ
接続部を形成するような製作工程が採用されている。そ
して、ここでの厚い酸化物層は、エミッタ開口部と深い
コレクタ接続との間に存在する。またこの製造方法で
は、厚い酸化物層と部分的に重なり合うようなエミッタ
接続部が採用され、さらに、それの上方でエミッタポリ
シリコンが、酸化物層を覆っている。かくして酸化物
は、エミッタ−ポリシリコンとベース間の絶縁物として
働くばかりか、エミッタ−エッチング処理に対してのエ
ッチング阻止材としても働く。好適には、モートのパタ
ーンが描画され、デバイス領域をモートで分離すべく、
シリコンエッチング処理が施されるが、このシリコンエ
ッチング処理は、第2のエピタキシャル層の成長後に行
われる。さらに、好適には、CMOSトランジスタが、CMOS
トランジスタ領域内に製作され、そこでは、第2のエピ
タキシャル層を覆う酸化物層の形成により、CMOS領域上
に酸化物層が形成されるとともに、ポリシリコン層のパ
ターン描画により、ポリシリコンゲートのパターンが形
成される。
体的に製作された構造として記述される。BiCMOSの製作
工程は、CMOS/SOIの製作工程中に総括的に包含されてい
る。言うまでもなく、本発明によるバイポーラトランジ
スタは、バイポーラ構造として作られた集積回路中に総
括的に包含される点も理解されよう。SOI の1つの例
は、1989年5月9日付でHouston ほかに特許された
米国特許第4,863,878号に記載されている。本発明は、
トレンチ分離の採用を必要とすることなく、バイポーラ
回路の製作にも、BiCMOS回路の製作にも適したSOI 製作
工程を用いるものである。トレンチ分離を用いないBiCM
OS/SOI製作工程中での埋設コレクタの採用に関しては、
明らかに以前に行われた実績がない。加えて、かかる製
作工程は、完全分離されたNPN 、PNP バイポーラトラン
ジスタと抵抗体を製作するのに採用可能である。この製
作工程は、バイポーラトランジスタ用の第2のエピタキ
シャル層が必要であり、残余の工程は、標準的なSOI CM
OSの製作工程と3次元BiCMOSの製作工程との組み合わせ
となる。
例の構成とそれを製作する方法を示す断面図である。そ
して、図1は、バイポーラトランジスタの断面図であ
る。バイポーラの埋設コレクタを形成する埋設N+形層
28は、MOSFETと同様に同じエピタキシャル層内に製作さ
れる。この回路には、埋設酸化物層16と、埋設n+形エ
ピタキシャル層28と、第2のエピタキシャル層内に形成
されたn形層40と、バイポーラ用フィールド酸化物層46
と、側壁酸化物50と、側壁窒化物層54と、深いn+形コ
レクタ接続部62と、酸化物層66と、p形ベース領域70
と、TEOS層72と、窒化物層74と、エミッタ−ポリシリコ
ン78と、エミッタ79と、側壁TEOS層86、88と、p+形外
部ベース92とが含まれている。
小さくするための埋設n+形コレクタ28によるものであ
る。この抵抗は、n形コレクタ40が埋設n+形層28に対
して比較的広い面積で接触していることにより、低下さ
せられる。それ故、もしも仮りに埋設n+形層を用いな
いとするならば、n形コレクタは、例えば深いn+形領
域54(図1では窒化物層であるが)のようなコレクタ側
面上のn+形領域に対して接続されるほかはないであろ
う。さらなる技術的利点は、厚い酸化物46を用いること
で、コレクタ抵抗の目立った増加なしに、エミッタから
離れた位置に深いn+形コレクタ接続部を配置可能にし
ていることである。これにより、コレクタ接続部とベー
ス間の容量を減少させる。
オン打ち込みによる分離)製作工程中に、本発明の好適
な実施例を総括的に包含するような諸工程を断面図で示
す。ここでの製作工程は、SIMOX 始発材料(埋設酸化物
16)から始まる。その後、0.6 ないし0.8 μmのエピタ
シャル層20が、埋設酸化物16の表面に形成される。350
Åのパッド酸化物22を成長させ、1000Åの窒化物層24を
被着させた後、バイポーラコレクタ領域の反転パターン
が描画され、窒化物にエッチング処理が施される。図2
に示される酸化物層26に関しては、CMOSトランジスタの
設計要求事項に従って、エピタキシャル層20の厚みを約
0.33μmにまで減少させるように成長させる。窒化物24
を剥離し、パッド酸化物22を除去した後、図3に示され
るように、埋設n+形領域28に対してアンチモンやひ素
等のイオン打ち込みが施され、次いで、焼鈍拡散が行わ
れる。酸化物層26は、湿式除去される。その後、350 Å
のパッド酸化物30を成長させ、それに続いて、1400Åの
窒化物層32と3200ÅのTEOS被着層34が作られる。CMOSエ
ピタキシャルメサ19には、パターンが描画され、酸化層
/窒化層/TEOSの積層にエッチング処理が施される。パ
ターンが画成され、さらに、ボロンイオンが打込まれ、
(例えば、0℃、1.8E13/cm2 30KeV及び3.0E13/cm2 80K
eV)、NMOSチャンネル阻止材36が製作された後、1000Å
のTEOS被膜が被着され、高濃度化され、(例えば、700
℃ 30分)、図3に示されるように、メサ形積層に接し
て側壁酸化物スペーサ38を製作すべく、プラズマエッチ
ング処理が施される。TEOS層34は、プラズマエッチング
処理により、側壁酸化物スペーサ38が形成された後に消
失してしまうかもしれないことに留意すべきである。
に関しては、1990年10月11日付同時係属の米国
出願第595、505 号に提案されているような選択層ではな
く、ブランケットエピタキシャル層として成長させる。
CMOS領域19を覆うように、CMOSエピタキシャルメサマス
クにより、ポリシリコン層が成長させられる。しかしな
がら、この場合、CMOSエピタキシャルメサとバイポーラ
トランジスタとの間隙は2μmより大きく、バイポーラ
領域17を覆うエピタキシャル層は単結晶となる。エピタ
キシャル層40は、純粋なものとして成長し、イオン打込
みによりドープされるものであるが、ここでの実施例で
は、n形に成長する。エピタキシャル層の被着温度は、
NMOSチャンネル阻止材36の拡散を押さえるために低温に
保たれる。次いで、350 Åのパッド酸化物42が成長し、
これに続いて、1400Åの窒化物44ができる。そして酸化
物/窒化物層42、44には、パターンが描画され、エッチ
ング処理が施され、7000Åのバイポーラ用フィールド酸
化物46が成長する。かかるバイポーラ用フィールド酸化
物46に関しては、温度サイクルをできるだけ少なくすべ
く、高圧力下で成長させる。このバイポーラ用フィール
ド酸化物46は、深いn+形コレクタ接続部62(図1)に
対して自己整合マスクとして働く。バイポーラ用フィー
ルド酸化物46は、ベース領域と深いn+形領域間だけの
ものとして図示されているが、必要があれば、ベース領
域と深いn+形のモートを取囲むようにすることもでき
る。
後、パターンが描画され、図5に示される酸化物/窒化
物層30、32が、同図の構造を残存させるようにして、CM
OS領域の上方部分から図6に示されるように、エッチン
グ処理で除去される。この際、メサを形成するためのシ
リコンエッチング処理も行われる。図6に示されるよう
に、シリコンエッチング処理の後、200 Åの酸化物50が
メサ側壁上に成長する。窒化物が剥離された後、側壁の
形成は、150 Åの窒化物54、56の被着によって完了し、
これに続いて、側壁58、60(図6)を形成すべく、1000
ÅのTEOS被着とプラズマエッチング処理が行われる。次
いで、図7に示されるように、深いn+形コレクタ接続
部62のパターンが描画され、燐等のイオンが打込まれる
(例えば、1.0E16/cm2 150KeV )が、この場合、打込み
領域は、バイポーラ用フィールド酸化物46に自己整合す
る。NMOS、PMOSのしきい値電圧が設定され、タンクのイ
オン打込み領域のパターンが描画されるが、NMOSしきい
値電圧の設定とタンク形成に対してはボロン等のイオン
打込み(例えば、1.7E12/cm2 25KeV及び3.5E12/cm2 80K
eV)を施し、またPMOSしきし値の設定とタンク形成に対
してはボロン(例えば、1.0E12/cm2 24KeV)と燐(例え
ば、2.7E12/cm2 180KeV )のイオン打込みを施す。
200 Åのゲート酸化物66(図7)が成長させられ、これ
に続いて、図8に示されるように、2000Åのポリシリコ
ン68が被着される。分割ポリシリコン処理工程が採用さ
れて、図9に示されるように、バイポーラベース70とエ
ミッタ窓76の製作工程中に、MOS ゲート酸化物66が保護
される点は、特記に値する。ベース70が製作され、次い
で、ゲート酸化が行われて、ジャンクション深さが限定
される。バイポーラベース領域70のパターンが描画さ
れ、ポリシリコンが、プラズマエッチング処理により、
この領域から除去される(図8)。p形ベース70がボロ
ン等のイオンの打込みにより製作される。次いで、図9
に見られるように、600 ÅのTEOS層72が被着され、さら
に200 Åの窒化物層74が形成される。TEOS層72と窒化物
層74は、エミッタポリシリコンとベース間の絶縁物の厚
みを増加するのに用いられている。このような絶縁物の
増加は、TEOS層72の形成のみによってもよいし、或いは
窒化物層74の形成のみによってもよい。図11に示される
ように、エミッタ接続部78がパターン描画されて、エミ
ッタ窓76が設けられると同時に、全CMOS領域19もパター
ン描画で開かれるが、この場合、バイポーラベース領域
中のエミッタ領域の残余の箇所を覆っているTEOS窒化物
の積層72、74を廃棄する(図11には示されていないが、
これらの層は、整合に予猶ができるように、メサ上の外
部ベース92側を僅かながら覆うように重なり合ってい
る)。ここでのエミッタエッチング処理工程の間、第1
の20000 Åのポリシリコン被膜68(図9)が、CMOSメサ
を保護する。このような処理工程は、些かのGOI (ゲー
ト酸化物の無欠陥性)劣化問題をも引き起こすことなし
に、3次元BiCMOSに対して使用される。図9は、エミッ
タエッチング処理後の断面を示している。
されるように、2500Åのポリシリコン層が被着され、次
いで、ひ素(例えば、5E15/cm2 50KeV及び5E15/cm2 150
KeV)及び燐(使用することも使用しないこともある)
(例えば、2E15/cm2 80KeV)等のイオン打込みによりド
ーピングが施される。このポリシリコン層は、バイポー
ラエミッタ78として働く。さらに、このポリシリコン層
は、第1のポリシリコン層と組み合わされて、CMOSエピ
タキシャルメサ19上に4500Åのポリシリコンゲート80を
形成する。次いで、図10に示されるように、ゲートとエ
ミッタのパターンが描画され、ポリシリコンがエッチン
グ処理される。パターンが描画され、そこにp形(例え
ば、ボロン、1.0E13/cm2 20KeV 0℃)とn形(例えば、
燐、8.0E13/cm2 80KeV 0℃)の双方がLDD (浅くドープ
されたドレイン)となるようにイオン打込みされた後、
2500ÅのTEOS層が被着され、図11に示される側壁酸化物
スペーサ84、86、88、90を形成すべくエッチバックされ
る。そして、300 ÅのTEOSスクリーン酸化物(図示せ
ず)が被着される。次いで、p+形(図示せず)とn+
形のソース/ドレイン(S/D)領域94にパターンが描
画され、イオン打込みが施される。p+形のS/D領域
94に対しては、ボロン(例えば、3.0E15/cm2 20KeV 0
℃)等のイオンが打ち込まれる。一方、n+形のS/D
領域94に対しては、ひ素(例えば、3.0E15/cm2 150KeV
0 ℃)と燐(例えば、5.0E14/cm2 120KeV0 ℃)等のイ
オンが打ち込まれる。p+形のS/D領域94へのイオン
打込みにより、外部ベース92も形成される。次いで、S
/D領域94の焼鈍が、900 ℃で25分間行われる。このS
/D領域の焼鈍は、エミッタの焼鈍としても働く。そし
て、TEOS層に対して、側壁TEOS層84、86、88、90を残留
させるようにしてプラズマエッチング処理が施される。
し、スクリーン酸化物がエッチングされた後の断面を示
している。そして、2シリコン化チタンが、全拡散部と
ゲートとを同時に覆うのに用いられる。これで、標準的
な多層金属処理が、その工程を完了する。本発明の一実
施例をここに記述したが、この実施例は、本発明の要旨
を限定するものではない。例えば、ここでの好適な実施
例に示されたNPN バイポーラトランジスタはドーパント
を反転することでPNP バイポーラトランジスタとして製
作可能である。PNP には、埋設p+形層、n−形ベー
ス、p−形エピタキシャル層、p+形エミッタが存在す
る。エミッタへのイオン打込みは、パターン描画を伴っ
て行われる。また、好適な実施例では、BiCMOS/SOI製作
工程について記述したが、本発明はバイポーラ/SOI 製
作工程に対しても適用可能である。本発明の多くの実施
例は、明細書の記載内容に照らして当業者には明白であ
ろう。本発明の要旨とするところは、特許請求の範囲の
記載だけに限られるものではない。
審査を受けた契約番号SC−0010-87-0021に基づき政府
援助の下に完成した。よって、本発明の権利の一部は政
府が保持している。
タ領域を有する第1のエピタキシャル層をIOI 基板の表
面上に形成する工程と、(b) 上記第1のエピタキシャル
層を覆う埋設コレクタの反転パターンをレジスト層とし
て形成する工程と、(c) 上記第1のエピタキシャル層中
のバイポーラ領域内に埋設コレクタを製作する工程と、
(d) 上記第1のエピタキシャル層の全面を覆って第2の
ブランケットエピタキシャル層を成長させる工程と、
(e) 上記第2のエピタキシャル層を覆って酸化物層を形
成する工程と、(f) 上記酸化物層内にエミッタ開口部を
形成する工程と、(g) 上記エミッタ開口部を覆ってポリ
シリコン層を被着させる工程と、(h) 酸化物層内の開口
部上で、かつ該酸化物層を覆っている上記ポリシリコン
層内にエミッタ接続部のパターンを描画する工程とを含
んで成り、これにより、第2のエピタキシャル層を覆う
酸化物層がエミッタ−エッチング処理に対するエッチン
グ阻止材となり、製作工程に標準的なSOI CMOSと3次元
BiCMOS製作工程を用いることが可能となり、3次元BiCM
OS製作工程において遭遇する分離問題が避けられるいう
利点があり、さらに埋設n+コレクタがコレクタ抵抗を
低下させることを特徴とするSOI 基板上にバイポーラト
ランジスタとCMOSトランジスタを製造する方法。 2.特許請求の範囲の(1) に記載された方法において、
該方法は該第2のエピタキシャル層のある部分にて厚い
酸化物層を形成し、該第2のエピタキシャル層の第2の
部分にて深いコレクタ接続を形成することを利用する
が、該厚い酸化物層は該エミッタ開口部と該深いコレク
タ接続との間に存在する。 3.上記の方法において、該エミッタポリシリコンは部
分的に該厚い酸化物を覆って存在する。 4.特許請求の範囲(1) に記載された方法において、濠
で囲まれたパターンが描画され、シリコンエッチングは
デバイス領域を分離するのに実行される。 5.前項に記載された方法において、デバイス領域を分
離すべき該シリコンエッチングは該第2のエピタキシャ
ル成長の後に行われる。 6.特許請求の範囲(1) に記載された方法において、CM
OSトランジスタは該CMOSトランジスタ領域内に形成さ
れ、該第2のエピタキシャルを覆う酸化物層を形成する
該方法は該CMOS領域上に酸化物層をも形成し、また、該
ポリシリコン層の該パターンはポリゲートのパターンが
描画されている。 7.特許請求の範囲(1) に記載の方法において、該エミ
ッタ接続は該酸化物層を覆っており、これによって、該
酸化物はエミッタポリと外因性ベースとの間の絶縁物と
して作用し、エミッタ−エッチングのエッチング阻止と
しての役もする。 8.(a) 埋設酸化物基板と、(b) CMOSエピタキシャルメ
サと、(c) 上記基板上に形成され、上記CMOSメサと概ね
同じ高さの低位置埋設コレクタ部分と高位置部分を有す
る階段状エピタキシャルバイポーラメサと、(d) 上記CM
OSメサ上のポリシリコンゲートと、(e) 上記バイポーラ
メサの高位置部分上のポリエミッタ接続部と、(f) 上記
第2のエピタキシャル層の第1の所定部分にある厚い酸
化物層と上記第2のエピタキシャル層の該酸化物層が自
己とエミッタ開口部との間に存在するように位置する第
2の所定部分にある深いコレクタ接続部と、を備えてい
ることを特徴とする酸素イオン打込み済みのシリコン基
板状のバイポーラトランジスタとCMOSトランジスタ。 9.特許請求の範囲の(8) に記載されたトランジスタに
おいて、該エミッタ−ポリシリコンは該厚い酸化物を覆
って設けられる。
は、埋設酸化物層上の2つのエピタキシャル層内にバイ
ポーラトランジスタが製作されている。
しており、そこには、埋設酸化物層上の2つのエピタキ
シャル層内にバイポーラトランジスタとCMOSトランジス
タが製作されている。
Claims (2)
- 【請求項1】 SOI基板上にバイポーラトランジスタ
とCMOSトランジスタとを製造する方法であって、 (a)SOI基板の第1のシリコン層のバイポーラ領域
に埋設コレクタを形成する工程であって、前記第1のシ
リコン層はバイポーラトランジスタ領域とCMOSトラ
ンジスタ領域を有する、前記形成工程と、 (b)前記第1のシリコン層を覆うブランケット第2シ
リコン層を成長させる工程であって、前記第2のシリコ
ン層は前記埋設コレクタ領域の上のエピタキシャル層で
あってかつコレクタ領域と、上部のベース領域と、コレ
クタ接続領域とを持つ、前記成長工程と、 (c)前記第1シリコン層の前記CMOSトランジスタ
領域を覆う第2シリコン層部分を取り除く工程と、 (d)ゲート絶縁層をCMOSトランジスタ領域におけ
る第1のシリコン層と第2のシリコン層の両方の上に成
長させる工程と、 (e)前記ゲート絶縁層の上に第1のポリシリコン層を
被着させる工程と、 (f)前記第2のシリコン層の前記ベース領域上の第1
のポリシリコン層部分を取り除く工程と、 (g)前記ベース領域上の前記ゲート絶縁層内にエミッ
タ開口部を形成する工程と、 (h)第2のポリシリコン層を被着させる工程と、 (i)前記第1と第2のポリシリコン層をエッチングし
て前記ベース領域を覆うエミッタと前記CMOSトラン
ジスタ領域を覆うゲートの両方を形成する工程と、 を備えた前記方法。 - 【請求項2】 酸素イオン打込み済みのシリコン基板上
のバイポーラトランジスタとCMOSトランジスタであ
って、 (a)埋設酸化物基板と、 (b)CMOSメサと、 (c)前記基板上のバイポーラメサであって、上部層
と、前記CMOSメサと 概ね同じ厚さの埋設コレクタ下
部層と、を有する前記バイポーラメサと、 (d)前記CMOSメサ上のポリシリコンゲートと、 (e)前記バイポーラメサの上部層上の、前記ポリシリ
コンゲートより薄いポリシリコンエミッタ接続部と、を備えた前記 バイポーラトランジスタとCMOSトラン
ジスタ。
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