JP3206910B2 - Ｄｍａ転送方法 - Google Patents
Ｄｍａ転送方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータのようなCPUを設けた情報処
理装置等において、CPUを介さないで直接、入出力ポー
ト（以下、I/Oポートという）からメモリにアクセスす
るためのDMA転送方法に関する。
理装置等において、CPUを介さないで直接、入出力ポー
ト（以下、I/Oポートという）からメモリにアクセスす
るためのDMA転送方法に関する。
（従来の技術） 一般に、メモリを使用する情報処理装置において、I/
Oポートからメモリに直接アクセスするDMA（Direct Mem
ory Access）転送は、情報の高速処理に好適である。
Oポートからメモリに直接アクセスするDMA（Direct Mem
ory Access）転送は、情報の高速処理に好適である。
第２図はそのような、従来のDMA転送システムの一構
成例を示し、１はCPU、２はDMA、３はI/Oポート、４はR
eady信号、５はBusRQ信号、６はBusACK信号、７はCPUバ
ス、８はメモリである。このDMA転送システムは、CPU1
とDMA2とは１つのCPUバス７を共用しており、したがっ
て、I/Oポート３のDMA転送中はCPU1の動作を停止させて
おく必要がある。
成例を示し、１はCPU、２はDMA、３はI/Oポート、４はR
eady信号、５はBusRQ信号、６はBusACK信号、７はCPUバ
ス、８はメモリである。このDMA転送システムは、CPU1
とDMA2とは１つのCPUバス７を共用しており、したがっ
て、I/Oポート３のDMA転送中はCPU1の動作を停止させて
おく必要がある。
第３図は他の従来のDMA転送システムの構成図であ
る。同図において、９はデュアルポートRAM、10はメイ
ンCPU、11はサブCPU、12はメインCPUバス、そして13は
サブCPUバスで、その他の第２図と同じ、または同一機
能部は同じ符号で示している。
る。同図において、９はデュアルポートRAM、10はメイ
ンCPU、11はサブCPU、12はメインCPUバス、そして13は
サブCPUバスで、その他の第２図と同じ、または同一機
能部は同じ符号で示している。
この構成では、バスがメインCPUバス12と、サブCPUバ
ス13とに分れており、DMA転送はサブCPU11の側で行なう
ことができる。したがってメインCPU10はそのままデー
タ処理を継続することができる。
ス13とに分れており、DMA転送はサブCPU11の側で行なう
ことができる。したがってメインCPU10はそのままデー
タ処理を継続することができる。
すなわち、従来のDMA転送システムでも第２図のよう
に、DMA転送中はCPU1の動作をとめる構成か、または第
３図のような分離構成として、サブCPU11側でDMA転送を
行なわせて、メインCPU10の動作は停止せずにDMA転送が
可能である。
に、DMA転送中はCPU1の動作をとめる構成か、または第
３図のような分離構成として、サブCPU11側でDMA転送を
行なわせて、メインCPU10の動作は停止せずにDMA転送が
可能である。
（発明が解決しようとする課題） しかしながら、上記従来の構成では第２図のように、
CPUを１個とするとDMA転送中は、その動作を停止させる
か、あるいは動作を停止せず継続するには第３図のよう
に、２個のCPUを設けた構成にしなければならず、CPU増
設によるコスト増を招く問題点があった。
CPUを１個とするとDMA転送中は、その動作を停止させる
か、あるいは動作を停止せず継続するには第３図のよう
に、２個のCPUを設けた構成にしなければならず、CPU増
設によるコスト増を招く問題点があった。
本発明は、上記の問題点に鑑みDMA転送中のCPU動作の
中断、またはCPUの増設によるコスト増を防止したDMA転
送方法の提供を目的とする。
中断、またはCPUの増設によるコスト増を防止したDMA転
送方法の提供を目的とする。
（課題を解決するための手段） 本発明は上記の目的を、CPUを使用する情報処理装置
等において、バスを介してCPUとDMAとの間を、１つのデ
ュアルポートRAM、およびバスを分離するスイッチとに
よって接続し、上記スイッチを上記DMAによって制御す
ることにより、DMAバスに接続されデータの入出力を行
うI/Oポートと上記RAMとの間のデータのDMA転送を、上
記CPUの動作を中断することなく可能とした構成によっ
て達成する。
等において、バスを介してCPUとDMAとの間を、１つのデ
ュアルポートRAM、およびバスを分離するスイッチとに
よって接続し、上記スイッチを上記DMAによって制御す
ることにより、DMAバスに接続されデータの入出力を行
うI/Oポートと上記RAMとの間のデータのDMA転送を、上
記CPUの動作を中断することなく可能とした構成によっ
て達成する。
（作 用） 本発明によれば、CPUとDMA間をバスを介して、バス分
離回路とデュアルポートRAMとによって接続した構成と
したために、DMA転送中のCPUの動作を中断させることな
く、あるいはCPUを増設することなく、DMA転送中でもCP
Uの動作を続行することが可能となり、部品コストの低
域、回路の小形化、ソフト開発費の削減、高速DMA転
送、高速CPU処理等が可能になる効果を享受できる。
離回路とデュアルポートRAMとによって接続した構成と
したために、DMA転送中のCPUの動作を中断させることな
く、あるいはCPUを増設することなく、DMA転送中でもCP
Uの動作を続行することが可能となり、部品コストの低
域、回路の小形化、ソフト開発費の削減、高速DMA転
送、高速CPU処理等が可能になる効果を享受できる。
（実施例） 以下、本発明を図面を用いて詳細に説明する。
第１図は本発明の一実施例の構成図で、14はバスを分
離するスイッチからなるバス分離回路、15はDMAバスで
あり、その他の符号は前図までの説明を援用する。
離するスイッチからなるバス分離回路、15はDMAバスで
あり、その他の符号は前図までの説明を援用する。
以下、第１図におけるDMA転送動作を、I/Oポートから
デュアルポートRAM9に転送する場合を（ａ）、デュアル
ポートRAM9からI/Oポート３に転送する場合を（ｂ）と
して次に説明する。
デュアルポートRAM9に転送する場合を（ａ）、デュアル
ポートRAM9からI/Oポート３に転送する場合を（ｂ）と
して次に説明する。
（ａ）の場合 まず、DMA転送が行なわれていない時は、バス分離回
路14はオン状態にされており、CPU1はDMA2に対してオン
になっているバス分離回路14を介してデータの設定をす
る。
路14はオン状態にされており、CPU1はDMA2に対してオン
になっているバス分離回路14を介してデータの設定をす
る。
CPU1からI/Oポート３に対しても、上記オン状態のバ
ス分離回路14を通してデータ設定を行う。I/Oポート３
からDMA転送の準備を知らせるReady信号４をオンにして
DMA2に対してDMA転送を起動させる。DMA2はバスの構成
を要求するBusRQ信号５をオンにしてバス分離回路14を
オフ状態にさせる。バス分離回路14はDMA2に対してバス
確認のBusACK信号６をオンにし、それによりDMA2はI/O
ポート３とデュアルポートRAM9との間でDMA転送を行な
い、そのDMA2からDMA転送が行なわれている間、CPU1の
動作を停止することなく、バス分離回路14により他のデ
ータ処理ができる。DMA転送が終了すると、BusRQ信号５
はオフ状態になり、バス分離回路14はオン、BusACK信号
６もオフとなり、CPU1はデュアルポートRAM9からDMA転
送されたデータを読み出すことができる。
ス分離回路14を通してデータ設定を行う。I/Oポート３
からDMA転送の準備を知らせるReady信号４をオンにして
DMA2に対してDMA転送を起動させる。DMA2はバスの構成
を要求するBusRQ信号５をオンにしてバス分離回路14を
オフ状態にさせる。バス分離回路14はDMA2に対してバス
確認のBusACK信号６をオンにし、それによりDMA2はI/O
ポート３とデュアルポートRAM9との間でDMA転送を行な
い、そのDMA2からDMA転送が行なわれている間、CPU1の
動作を停止することなく、バス分離回路14により他のデ
ータ処理ができる。DMA転送が終了すると、BusRQ信号５
はオフ状態になり、バス分離回路14はオン、BusACK信号
６もオフとなり、CPU1はデュアルポートRAM9からDMA転
送されたデータを読み出すことができる。
（ｂ）の場合 デュアルポートRAM9からI/Oポート３にDMA転送する場
合は、CPU1はCPUバス７を経てデュアルポートRAM9に、I
/Oポート３に転送するデータをセットする。DMA転送が
行なわれていない時、バス分離回路14はオンになってい
る。CPU1はDMA2に対してオンになっているバス分離回路
14を通して設定を行なう。CPU1からI/Oポート３に対し
てもオンになっているバス分離回路14を通して設定を行
う。I/Oポート３の準備が整ったとき、I/Oポート３はRe
ady信号４をオンにしてDMA2に対してDMA転送の起動を行
なわせる。DMA2はBusRQ信号５をオンにしてバス分離回
路14をオフにさせる。バス分離回路14はDMA2に対してBu
sACK信号６をオンにし、DMA2はI/Oポート３とデュアル
ポートRMA9との間でDMA転送を行なうことができ、その
間、CPU1はバス分離回路14により動作を止めることなく
他の処理を行なうことができる。
合は、CPU1はCPUバス７を経てデュアルポートRAM9に、I
/Oポート３に転送するデータをセットする。DMA転送が
行なわれていない時、バス分離回路14はオンになってい
る。CPU1はDMA2に対してオンになっているバス分離回路
14を通して設定を行なう。CPU1からI/Oポート３に対し
てもオンになっているバス分離回路14を通して設定を行
う。I/Oポート３の準備が整ったとき、I/Oポート３はRe
ady信号４をオンにしてDMA2に対してDMA転送の起動を行
なわせる。DMA2はBusRQ信号５をオンにしてバス分離回
路14をオフにさせる。バス分離回路14はDMA2に対してBu
sACK信号６をオンにし、DMA2はI/Oポート３とデュアル
ポートRMA9との間でDMA転送を行なうことができ、その
間、CPU1はバス分離回路14により動作を止めることなく
他の処理を行なうことができる。
以上、説明したように本発明はバス分離回路14がCPU
バス７とDMAバス15を分離するから、CPU1とDMA2は独立
した並列動作をさせることが可能であり、この実施例で
はCPU1が１個で済むから回路は簡単にできソフト開発費
も軽減可能である。
バス７とDMAバス15を分離するから、CPU1とDMA2は独立
した並列動作をさせることが可能であり、この実施例で
はCPU1が１個で済むから回路は簡単にできソフト開発費
も軽減可能である。
（発明の効果） 以上説明して明らかなように本発明は、（１）CPUとD
MAそれぞれのデータバスが分離されているから、DMA転
送とCPUの動作が独立となり、そのため並列処理が可能
である。（２）CPUは１個の構成で済むから、２個のCPU
により構成するのに比べ、部品点数が削減でき同時にソ
フト開発費も軽減できる等の効果がある。
MAそれぞれのデータバスが分離されているから、DMA転
送とCPUの動作が独立となり、そのため並列処理が可能
である。（２）CPUは１個の構成で済むから、２個のCPU
により構成するのに比べ、部品点数が削減でき同時にソ
フト開発費も軽減できる等の効果がある。
第１図は本発明の一実施例のシステム構成図、第２図，
第３図はそれぞれ、従来のコンピュータ装置のシステム
構成図である。 １……CPU、２……DMA、３……I/Oポート、４……Ready
信号、５……BusRQ信号、６……BusACK信号、７……CPU
バス、８……メモリ、９……デュアルポートRAM、10…
…メインCPU、11……サブCPU、12……メインCPUバス、1
3……サブCPUバス、14……バス分離回路、15……DMAバ
ス。
第３図はそれぞれ、従来のコンピュータ装置のシステム
構成図である。 １……CPU、２……DMA、３……I/Oポート、４……Ready
信号、５……BusRQ信号、６……BusACK信号、７……CPU
バス、８……メモリ、９……デュアルポートRAM、10…
…メインCPU、11……サブCPU、12……メインCPUバス、1
3……サブCPUバス、14……バス分離回路、15……DMAバ
ス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−319850（ＪＰ，Ａ) 特開 平１−108665（ＪＰ，Ａ) 特開 昭63−167948（ＪＰ，Ａ) 実開 昭61−8353（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28
Claims (1)
- 【請求項１】CPUを使用する情報処理装置等において、
バスを介してCPUとDMAとの間を、１つのデュアルポート
RAM、およびバスを分離するスイッチとによって接続
し、上記スイッチを上記DMAによって制御することによ
り、DMAバスに接続されデータの入出力を行うI/Oポート
と上記RAMとの間のデータのDMA転送を、上記CPUの動作
を中断することなく可能としたことを特徴とするDMA転
送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09209090A JP3206910B2 (ja) | 1990-04-09 | 1990-04-09 | Ｄｍａ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09209090A JP3206910B2 (ja) | 1990-04-09 | 1990-04-09 | Ｄｍａ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290750A JPH03290750A (ja) | 1991-12-20 |
| JP3206910B2 true JP3206910B2 (ja) | 2001-09-10 |
Family
ID=14044745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09209090A Expired - Fee Related JP3206910B2 (ja) | 1990-04-09 | 1990-04-09 | Ｄｍａ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009817A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置及びデータ転送方法 |
-
1990
- 1990-04-09 JP JP09209090A patent/JP3206910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03290750A (ja) | 1991-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |