CN112559410A - 一种基于fpga的lio总线扩展uart外设***及方法 - Google Patents

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Abstract

本发明提供了一种基于FPGA的LIO总线扩展UART外设***及方法，该***包括龙芯2k1000模块，龙芯2k1000的LIO端口连接FPGA模块；FPGA模块包括总线协议解析单元，用于解析龙芯2K1000处理器的LIO总线协议，实现FPGA与龙芯2K1000处理器的LIO通讯功能；控制单元，用于实现FIFO的读写操作，包括读控制逻辑、写控制逻辑、读FIFO Read_FIFO、写FIFO Write_FIFO；UART单元，用于完成UART协议的发送和接收。本发明可以满足龙芯2k1000需要更多UART外设资源的场合，利用该方法可以很容易进行通用的外设扩展，具有结构简单、通用性高、实用性强等优点。

Description

一种基于FPGA的LIO总线扩展UART外设***及方法
技术领域
本公开涉及总线扩展与存储控制技术领域，尤其涉及一种基于FPGA的LIO总线扩展UART外设***及方法。
背景技术
LocalIO总线简称LIO总线，是龙芯2k1000系列CPU提供的一个外设访问接口，一般用于连接外部ROM用于***的启动。龙芯2k1000系列CPU作为一个国产自主研发的CPU，普遍应用于一些具有国产化要求的产品上。CPU处理器具有有限的外设资源，如果碰到一些特殊的应用场景，需要更多的外设接口，而2k1000处理器无法提供更多外设接口,这时候就需要对CPU进行外设接口扩展。目前公开技术上，对于2k1000的LIO外设扩展只有扩展DMA控制器，没有扩展UART、IIC、HDLC等外设。
发明内容
有鉴于此，本公开实施例提供一种基于FPGA的LIO总线扩展UART外设***及方法，该***及方法可以满足龙芯2k1000需要更多UART外设资源的场合，利用该方法可以很容易进行通用的外设扩展，具有结构简单、通用性高、实用性强等优点。
为了实现上述目的，本发明提供如下技术方案：
一种基于FPGA的LIO总线扩展UART外设***，包括龙芯2k1000处理器，所述龙芯2k1000处理器的LIO端口连接FPGA模块；所述FPGA模块包括总线协议解析单元、控制单元和UART单元；
所述总线协议解析单元用于解析龙芯2K1000处理器的LIO总线协议，实现FPGA与龙芯2K1000处理器的LIO通讯功能；
所述控制单元用于实现FIFO的读写操作，包括读控制逻辑、写控制逻辑、读FIFORead_FIFO、写FIFO Write_FIFO；
所述UART单元用于完成UART协议的发送和接收。
进一步地，所述总线协议解析单元包括：
地址译码模块，用于实现解析LIO总线；
同步触发单元，用于改善并行总线数据的时序；
第一多路选择器，通过地址译码模块给出的选择信号，选择对应的寄存器的数据输出到数据总线LIO_D上；
第二多路选择器，通过地址译码模块给出的选择信号,将输入的数据给到对应的寄存器上；
接收数据寄存器，用于读取并保存从接收FIFO中的数据；
状态寄存器，用于保存UART模块的状态；
发射数据寄存器，用于存储和保存要发送到发射FIFO的数据；
控制寄存器，用于配置和保存UART的配置信息。
进一步地，所述的LIO总线的时序包括地址总线LIO_A、数据LIO_D、读控制总线LIO_RDn和写控制总线LIO_WRn；并且，所述LIO总线工作在16位的读写数据状态下。
进一步地，所述的LIO总线的数据接口使用三态门总线，该三态门总线的控制信号采用LIO总线的读控制信号。
进一步地，所述接收数据寄存器、发射数据寄存器和控制寄存器的数据位数均为16位，且均为可读写的。
进一步地，所述状态寄存器的数据位数为16位，该寄存器是只读的。
进一步地，所述UART单元中包括UART模块，所述UART模块在发送或者接收的时候会产生中断信息，该中断信息会通过状态寄存器传递给龙芯2k1000处理器，另外会通过一个GPIO管脚intr向龙芯2k1000处理器产生中断触发，龙芯2k1000处理器接收该中断信息就可以读取相应的寄存器，完成数据的存取。
本发明还提供一种基于FPGA的LIO总线扩展UART外设方法，包括数据发送过程和数据接收过程；
所述数据发送过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)龙芯2k1000查询状态寄存器,若FIFO不空则龙芯2k1000向LIO总线输出数据；
(3)LIO_WR总线拉低，触发写逻辑状态转到延时状态；
(4)延时完毕后写逻辑状态跳转到写状态，先写低8位，再写高8位；
(5)uart tx模块查询到FIFO不空,则开始读取FIFO的数据,向外串行发送数据，发送完数据后，若FIFO不空继续读取FIFO数据，若FIFO空闲则等待；
所述数据接收过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)若数据开始向Uart_rx进行传输，Uart接收完一个字节的数据就向FIFO里面进行写入；
(3)FIFO若不空则向龙芯2k1000发送中断信号，触发龙芯2k1000产生中断；
(4)龙芯2k1000接收到中断的时候，开始读取状态寄存器中的接收FIFO个数，若个数不为0，则读取LIO接口的数据，若个数为0，则不读取LIO接口的数据；
(5)龙芯2k1000读取LIO接口的数据时候，触发Sw1状态转向Sw2状态；
(6)读数据逻辑读取FIFO中的数据，先读取数据到接收数据寄存器的低8位，再读FIFO数据到接收数据寄存器的高8位；
(7)龙芯2k1000读取接收数据寄存器到内部的RAM里面，完成uart数据的读取操作。
本发明公开了一种基于FPGA的LIO总线扩展UART外设***及方法，其有益效果在于：
(1)本发明的架构清晰，结构相对简单，具有可移植性强的特点，适合不同的FPGA器件；
(2)本发明的实用性强，可以在龙芯2k1000的uart外设数量无法满足需求的时候扩展uart外设；
(3)本发明稳定性强，安全性高，采用三态门总线接口，采用LIO_RD信号作为三态门的控制信号，可以避免龙芯和FPGA的接口电平冲突，使电路具有稳定性强，安全性高的特点。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例中LIO总线扩展UART原理框图；
图2为本发明实施例中LIO时序图；
图3为本发明实施例中读控制逻辑状态转化图；
图4为本发明实施例中写控制逻辑状态转化图。
具体实施方式
下面结合附图对本公开实施例进行详细描述。
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，图式中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
本公开实施例提供一种基于FPGA的LIO总线扩展UART外设***及方法。
该***原理框图如图1所示，包括龙芯2K1000和FPGA模块。LIO总线原本是龙芯2k1000扩展外部存储器的总线接口，在这里为了将其扩展为通用的外设接口UART，这样就可以通过操作LIO外设对应的空间来操作自定义的外设UART。所设计的FPGA的原理框图模块如图1的虚线框所示，包括总线协议解析单元、控制单元和UART单元。
(1)总线协议解析单元
总线协议解析单元的功能是解析龙芯2K1000的LIO总线协议，实现FPGA与龙芯2K1000的LIO通讯功能。如图1所示，其包括地址译码模块、三态门总线、同步触发单元、第一多路选择器、第二多路选择器、接收数据寄存器、状态寄存器、发射数据寄存器和控制寄存器。LIO总线的时序如图2所示，主要包括地址总线LIO_A、数据LIO_D、读控制总线LIO_RDn和写控制总线LIO_WRn。
所述的LIO总线工作在16位的读写数据状态下；
所述的地址译码模块实现解析LIO总线，由于其数据总线要满足输入输出的切换，所以FPGA的数据总线接口要设置为双向接口，此外，为了使2k1000和FPGA不发生冲突，需要在数据总线接口使用三态门。
所述的三态门的控制信号在本发明中采用LIO总线的读控制信号，这样的目的因为LIO的读写信号是低电平有效，龙芯2k1000对FPGA进行写入操作的时候，FPGA的数据总线接口对外是高阻的，这样设计读控制信号总线就可以满足要求，其意义在于没有产生有效读信号的时候FPGA数据接口对外默认高阻，这样就不会产生输入输出冲突问题，保证了电路的稳定性和安全性。所述的地址译码器将LIO_A上的地址翻译成对应的选择信号，这个选择信号用来选择对应的寄存器，LIO_A数据位宽为16位。
所述的LIO_A的数据位宽为7位，而龙芯在操作LIO的时候是对其32位的地址空间进行数据，这个32位地址与LIO_A上得到的地址存在一定的对应关系；
所述的同步触发模块用于改善并行总线数据的时序，一般为2拍触发；
所述的第一多路选择器是通过地址译码模块给出的选择信号，选择对应的寄存器的数据输出到数据总线LIO_D上；
所述的第二多路选择器是通过地址译码模块给出的选择信号，将输入的数据给到对应的寄存器上；
所述的接收数据寄存器用来读取并保存从接收FIFO中的数据，其数据位数为16位，该寄存器是可读写的；
所述的状态寄存器用来保存UART模块的状态，其数据位数为16位，该寄存器是只读的；
所述的发射数据寄存器用来存储和保存要发送到发射FIFO的数据，其数据位数为16位，该寄存器是可读写的；
所述的控制寄存器，用来配置和保存UART的配置信息，包括波特率，奇偶校验等，其数据位数为16位，该寄存器是可读写的。
(2)控制单元
由于LIO总线是异步总线，若要转化到FPGA内部的总线的话，除了之前用到的触发器同步单元进行时序的优化外,还需要通过FIFO将数据转化到FPGA的本地时钟域上。控制单元主要实现FIFO的读写操作，包括读控制逻辑、写控制逻辑、读FIFO Read_FIFO、写FIFOWrite_FIFO。
所述的读写FIFO都是8bit的位宽，512的深度；
所述的读控制逻辑的状态流程图如图3所示，其描述为；
Sr1：空闲状态，为***的默认状态，如果出现读信号下降沿有效时候，状态跳转到Sr2，否则保持在本状态；
Sr2：延时状态，龙芯在取数据的时候是发生在读状态有效后若干个时钟，所以需要延时，延时之后进入Sr3状态；
Sr3：读入低8位数据，进入Sr4状态；
Sr4：读入高8位数据，进入Sr5状态；
Sr5：结束状态，跳转到Sr1。
所述的写控制逻辑的状态流程图如图4所示，其描述为:
Sw1：空闲状态，为***的默认状态，如果出现写信号下降沿有效时候，状态跳转到Sr2，否则保持在本状态；
Sw2：延时状态，龙芯在写数据的时候是发生在读状态有效后若干个时钟，所以需要延时，延时之后进入Sr3状态；
Sw3：写低8位数据，进入Sr4状态；
Sw4：写入高8位数据，进入Sr5状态；
sw5：结束状态，跳转到Sr1。
(3)UART单元
UART单元用来完成UART协议的发送和接收，控制寄存器对Uart_tx和Uart_rx模块进行配置，配置其工作在特定的波特率和奇偶校验状态下；UART模块，在发送或者接收的时候会产生中断信息，这个信息会通过状态寄存器传递给龙芯2k1000，另外会通过一个GPIO管脚intr向龙芯2k1000产生中断触发，龙芯接收这个中断信号就可以读取相应的寄存器，完成数据的存取。状态寄存器还包括FIFO的深度大小等信息。
接下来，通过具体实施例来描述本发明的方法。
由于龙芯2k1000的LIO端口是复用状态的，所以需要在龙芯2k1000上配置相应管脚工作在LIO状态下，LIO外设配置为16位数据总线。
该方法包括数据发送过程和数据接收过程；
所述数据发送过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)龙芯2k1000查询状态寄存器,若FIFO不空则龙芯2k1000向LIO总线输出数据；
(3)LIO_WR总线拉低，触发写逻辑状态转到延时状态；
(4)延时完毕后写逻辑状态跳转到写状态，先写低8位，再写高8位；
(5)uart tx模块查询到FIFO不空，则开始读取FIFO的数据,向外串行发送数据，发送完数据后，若FIFO不空继续读取FIFO数据，若FIFO空闲则等待；
所述数据接收过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)若数据开始向Uart_rx进行传输，Uart接收完一个字节的数据就向FIFO里面进行写入；
(3)FIFO若不空则向龙芯2k1000发送中断信号，触发龙芯2k1000产生中断；
(4)龙芯2k1000接收到中断的时候，开始读取状态寄存器中的接收FIFO个数，若个数不为0，则读取LIO接口的数据，若个数为0，则不读取LIO接口的数据；
(5)龙芯2k1000读取LIO接口的数据时候，触发Sw1状态转向Sw2状态；
(6)读数据逻辑读取FIFO中的数据，先读取数据到接收数据寄存器的低8位，再读FIFO数据到接收数据寄存器的高8位；
(7)龙芯2k1000读取接收数据寄存器到内部的RAM里面，完成uart数据的读取操作。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种基于FPGA的LIO总线扩展UART外设***，其特征在于，包括龙芯2k1000处理器，所述龙芯2k1000处理器的LIO端口连接FPGA模块；所述FPGA模块包括总线协议解析单元、控制单元和UART单元；
所述总线协议解析单元用于解析龙芯2K1000处理器的LIO总线协议，实现FPGA与龙芯2K1000处理器的LIO通讯功能；
所述控制单元用于实现FIFO的读写操作，包括读控制逻辑、写控制逻辑、读FIFO Read_FIFO、写FIFO Write_FIFO；
所述UART单元用于完成UART协议的发送和接收。
2.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述总线协议解析单元包括：
地址译码模块，用于实现解析LIO总线；
同步触发单元，用于改善并行总线数据的时序；
第一多路选择器，通过地址译码模块给出的选择信号,选择对应的寄存器的数据输出到数据总线LIO_D上；
第二多路选择器，通过地址译码模块给出的选择信号,将输入的数据给到对应的寄存器上；
接收数据寄存器，用于读取并保存从接收FIFO中的数据；
状态寄存器，用于保存UART模块的状态；
发射数据寄存器，用于存储和保存要发送到发射FIFO的数据；
控制寄存器，用于配置和保存UART的配置信息。
3.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述的LIO总线的时序包括地址总线LIO_A、数据LIO_D、读控制总线LIO_RDn和写控制总线LIO_WRn；并且，所述LIO总线工作在16位的读写数据状态下。
4.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述的LIO总线的数据接口使用三态门总线，该三态门总线的控制信号采用LIO总线的读控制信号。
5.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述接收数据寄存器、发射数据寄存器和控制寄存器的数据位数均为16位，且均为可读写的。
6.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述状态寄存器的数据位数为16位，该寄存器是只读的。
7.根据权利要求1所述的基于FPGA的LIO总线扩展UART外设***，其特征在于，所述UART单元中包括UART模块，所述UART模块在发送或者接收的时候会产生中断信息，该中断信息会通过状态寄存器传递给龙芯2k1000处理器，另外会通过一个GPIO管脚intr向龙芯2k1000处理器产生中断触发，龙芯2k1000处理器接收该中断信息就可以读取相应的寄存器，完成数据的存取。
8.一种基于FPGA的LIO总线扩展UART外设方法，其特征在于，包括数据发送过程和数据接收过程；
所述数据发送过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)龙芯2k1000查询状态寄存器,若FIFO不空则龙芯2k1000向LIO总线输出数据；
(3)LIO_WR总线拉低，触发写逻辑状态转到延时状态；
(4)延时完毕后写逻辑状态跳转到写状态，先写低8位，再写高8位；
(5)uart tx模块查询到FIFO不空,则开始读取FIFO的数据,向外串行发送数据，发送完数据后，若FIFO不空继续读取FIFO数据，若FIFO空闲则等待；
所述数据接收过程包括如下步骤：
(1)龙芯2k1000在对配置寄存器进行配置；
(2)若数据开始向Uart_rx进行传输，Uart接收完一个字节的数据就向FIFO里面进行写入；
(3)FIFO若不空则向龙芯2k1000发送中断信号，触发龙芯2k1000产生中断；
(4)龙芯2k1000接收到中断的时候，开始读取状态寄存器中的接收FIFO个数，若个数不为0，则读取LIO接口的数据，若个数为0，则不读取LIO接口的数据；
(5)龙芯2k1000读取LIO接口的数据时候，触发Sw1状态转向Sw2状态；
(6)读数据逻辑读取FIFO中的数据，先读取数据到接收数据寄存器的低8位，再读FIFO数据到接收数据寄存器的高8位；
(7)龙芯2k1000读取接收数据寄存器到内部的RAM里面，完成uart数据的读取操作。
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