JP3203531B2 - サイドウォールの製造方法及び半導体装置 - Google Patents
サイドウォールの製造方法及び半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は絶縁膜の側端部に設ける
サイドウォールの製造方法に係り、特に低温反応により
サイドウォールを製造する方法の改良に関する。
サイドウォールの製造方法に係り、特に低温反応により
サイドウォールを製造する方法の改良に関する。
【０００２】
【従来の技術】従来、この種のシリコン酸化膜の製造方
法としては、例えば反応ガスとしてＳｉＨ4 とＮ2 Ｏを
用いて減圧ＣＶＤによりＨＴＯ膜を形成する方法が知ら
れている。また、他の製造方法としては、特開平３ー４
１７３１号公報，特開平３ー２０１４３５号公報に示さ
れているように、テトラエトキシシラン（以下、ＴＥＯ
Ｓと記す）とオゾンを温度３９０〜４３０℃の常圧下に
おいて反応させて膜を成長させ、更にオゾン雰囲気中等
でアニール処理することによりシリコン酸化膜を得る方
法が知られている。
法としては、例えば反応ガスとしてＳｉＨ4 とＮ2 Ｏを
用いて減圧ＣＶＤによりＨＴＯ膜を形成する方法が知ら
れている。また、他の製造方法としては、特開平３ー４
１７３１号公報，特開平３ー２０１４３５号公報に示さ
れているように、テトラエトキシシラン（以下、ＴＥＯ
Ｓと記す）とオゾンを温度３９０〜４３０℃の常圧下に
おいて反応させて膜を成長させ、更にオゾン雰囲気中等
でアニール処理することによりシリコン酸化膜を得る方
法が知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記ＨＴＯ膜
を製造する方法の場合には、基板面の段差部分における
ＨＴＯ膜のステップカバレッジが悪く、膜がオーバーハ
ング形状になるという欠点があると共に、その成膜速度
が遅いため生産性が悪いという問題がある。一方、ＴＥ
ＯＳとオゾンを常圧で反応させる方法は、生成された膜
のステップカバレッジは良好であり、成膜速度も従来の
ＴＥＯＳを用い基板温度７００〜８００°Ｃで減圧ＣＶ
Ｄにより形成したシリコン酸化膜に比べて２０〜３０倍
速いという利点がある。しかし、この方法によれば、シ
リコン酸化膜のアニール後の膜収縮率がやや大きいた
め、膜の収縮により半導体基板にストレスを与え、結晶
欠陥をもたらすおそれがある。本発明は、上記した問題
点を解決しようとするもので、ステップカバレッジが良
く、成膜速度が速く、かつアニール後の膜収縮率が小さ
いシリコン酸化膜の製造方法を提供することを目的とす
る。
を製造する方法の場合には、基板面の段差部分における
ＨＴＯ膜のステップカバレッジが悪く、膜がオーバーハ
ング形状になるという欠点があると共に、その成膜速度
が遅いため生産性が悪いという問題がある。一方、ＴＥ
ＯＳとオゾンを常圧で反応させる方法は、生成された膜
のステップカバレッジは良好であり、成膜速度も従来の
ＴＥＯＳを用い基板温度７００〜８００°Ｃで減圧ＣＶ
Ｄにより形成したシリコン酸化膜に比べて２０〜３０倍
速いという利点がある。しかし、この方法によれば、シ
リコン酸化膜のアニール後の膜収縮率がやや大きいた
め、膜の収縮により半導体基板にストレスを与え、結晶
欠陥をもたらすおそれがある。本発明は、上記した問題
点を解決しようとするもので、ステップカバレッジが良
く、成膜速度が速く、かつアニール後の膜収縮率が小さ
いシリコン酸化膜の製造方法を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】上記した目的を達成する
ために、上記請求項１に係る発明の構成上の特徴は、所
定パターンの絶縁膜を設けた基板上にトリエトキシシラ
ンとオゾンとを、トリエトキシシラン１モルに対してオ
ゾン５〜１０モルの割合で供給して２００〜５００℃の
雰囲気中にて熱分解ＣＶＤにより反応させて８５０°Ｃ
でアニールを行った場合の膜収縮率〔（アニール前膜厚
−アニール後膜厚）／（アニール前膜厚）×１００〕を
１０％以下としたシリコン酸化膜を成長させる膜形成工
程と、シリコン酸化膜を異方性エッチング法によりエッ
チングを行うことにより、絶縁膜の側端部にシリコン酸
化膜のサイドウォールを設けるサイドウォール形成工程
とを設けたことにある。
ために、上記請求項１に係る発明の構成上の特徴は、所
定パターンの絶縁膜を設けた基板上にトリエトキシシラ
ンとオゾンとを、トリエトキシシラン１モルに対してオ
ゾン５〜１０モルの割合で供給して２００〜５００℃の
雰囲気中にて熱分解ＣＶＤにより反応させて８５０°Ｃ
でアニールを行った場合の膜収縮率〔（アニール前膜厚
−アニール後膜厚）／（アニール前膜厚）×１００〕を
１０％以下としたシリコン酸化膜を成長させる膜形成工
程と、シリコン酸化膜を異方性エッチング法によりエッ
チングを行うことにより、絶縁膜の側端部にシリコン酸
化膜のサイドウォールを設けるサイドウォール形成工程
とを設けたことにある。
【０００５】また、上記請求項２に係る発明の構成上の
特徴は、半導体装置において、前記請求項１に記載の製
造方法により製造されたサイドウォールを設けたことに
ある。
特徴は、半導体装置において、前記請求項１に記載の製
造方法により製造されたサイドウォールを設けたことに
ある。
【０００６】上記各請求項に係る発明において、トリエ
トキシシランの反応容器内への供給は、ヘリウム、アル
ゴン、窒素等の不活性ガスによるバブリングによってト
リアルコキシシランを気化させることにより行われる
か、または加熱により気化させて前記不活性ガス等の希
釈ガスと共に供給する方法が一般的である。
トキシシランの反応容器内への供給は、ヘリウム、アル
ゴン、窒素等の不活性ガスによるバブリングによってト
リアルコキシシランを気化させることにより行われる
か、または加熱により気化させて前記不活性ガス等の希
釈ガスと共に供給する方法が一般的である。
【０００７】もう一方の反応ガスであるオゾンは、酸素
で希釈して反応容器内に供給するのが一般的である。そ
して、オゾン濃度は、１０ｗｔ％を越えない範囲が好ま
しく、３〜７ｗｔ％が特に好ましい。オゾン濃度があま
り高いと、気相での微粒子の発生が激しくなり、基板上
へ付着するおそれがあり、また、オゾン濃度があまり低
いと、反応速度が遅くなり実用的でなくなる。オゾンと
トリアルコキシシランの反応容器への供給割合は、トリ
アルコキシシラン１モルに対してオゾン０．５〜１０モ
ルが好ましく、さらに好ましくは、１〜５モルである。
で希釈して反応容器内に供給するのが一般的である。そ
して、オゾン濃度は、１０ｗｔ％を越えない範囲が好ま
しく、３〜７ｗｔ％が特に好ましい。オゾン濃度があま
り高いと、気相での微粒子の発生が激しくなり、基板上
へ付着するおそれがあり、また、オゾン濃度があまり低
いと、反応速度が遅くなり実用的でなくなる。オゾンと
トリアルコキシシランの反応容器への供給割合は、トリ
アルコキシシラン１モルに対してオゾン０．５〜１０モ
ルが好ましく、さらに好ましくは、１〜５モルである。
【０００８】また、上記基板の温度は、成膜速度及び膜
中水分量に関係するが、好ましくは２００℃から５００
℃、更に好ましくは２８０℃から４５０℃、特に好まし
くは３５０℃から４２０℃である。２００℃未満では、
高温の熱処理による膜収縮が大きくなる場合があり、５
００℃を越えると膜形成速度が低下する恐れが有り、効
率的とは言えなくなる。反応容器内の圧力は、常圧であ
っても減圧であっても良いが、好ましくは８００〜１０
０ｍｍＨｇ、さらに好ましくは８００〜６００ｍｍＨｇ
である。
中水分量に関係するが、好ましくは２００℃から５００
℃、更に好ましくは２８０℃から４５０℃、特に好まし
くは３５０℃から４２０℃である。２００℃未満では、
高温の熱処理による膜収縮が大きくなる場合があり、５
００℃を越えると膜形成速度が低下する恐れが有り、効
率的とは言えなくなる。反応容器内の圧力は、常圧であ
っても減圧であっても良いが、好ましくは８００〜１０
０ｍｍＨｇ、さらに好ましくは８００〜６００ｍｍＨｇ
である。
【０００９】
【発明の作用・効果】上記のように構成した請求項１に
係る発明においては、ゲート絶縁膜等の所定パターンの
絶縁膜上にトリアルコキシシランとオゾンを例えば２０
０〜５００°Ｃの低温雰囲気にて熱分解ＣＶＤにより反
応させてシリコン酸化膜を成長させたことにより、基板
上に成長速度が速くかつ絶縁膜の段差部分におけるステ
ップカバレッジの良好なシリコン酸化膜が形成される。
また、このシリコン酸化膜は、膜質が緻密に形成され、
特に、３５０〜４２０°Ｃの範囲において得られた膜
は、膜質が非常に緻密であるため高温の熱処理による膜
収縮も少なく、具体的には、８５０°Ｃでアニールを行
った場合の膜収縮率〔（アニール前膜厚−アニール後膜
厚）／（アニール前膜厚）×１００〕を１０％以下とす
ることができる。このシリコン酸化膜を異方性エッチン
グ法によりエッチングを行うことにより、絶縁膜の側端
部に良好な形状のシリコン酸化膜のサイドウォールが形
成される。このサイドウォールは、膜質が緻密であり、
その後の高温熱処理により膜収縮をほとんど生じないの
で、基板にストレスを与えることがない。従って、基板
に結晶欠陥が発生することもなく、基板及び膜の信頼性
が確保される。
係る発明においては、ゲート絶縁膜等の所定パターンの
絶縁膜上にトリアルコキシシランとオゾンを例えば２０
０〜５００°Ｃの低温雰囲気にて熱分解ＣＶＤにより反
応させてシリコン酸化膜を成長させたことにより、基板
上に成長速度が速くかつ絶縁膜の段差部分におけるステ
ップカバレッジの良好なシリコン酸化膜が形成される。
また、このシリコン酸化膜は、膜質が緻密に形成され、
特に、３５０〜４２０°Ｃの範囲において得られた膜
は、膜質が非常に緻密であるため高温の熱処理による膜
収縮も少なく、具体的には、８５０°Ｃでアニールを行
った場合の膜収縮率〔（アニール前膜厚−アニール後膜
厚）／（アニール前膜厚）×１００〕を１０％以下とす
ることができる。このシリコン酸化膜を異方性エッチン
グ法によりエッチングを行うことにより、絶縁膜の側端
部に良好な形状のシリコン酸化膜のサイドウォールが形
成される。このサイドウォールは、膜質が緻密であり、
その後の高温熱処理により膜収縮をほとんど生じないの
で、基板にストレスを与えることがない。従って、基板
に結晶欠陥が発生することもなく、基板及び膜の信頼性
が確保される。
【００１０】また、上記のように構成した請求項２に係
る発明においては、半導体装置例えば絶縁ゲート型半導
体装置のゲート絶縁膜等の側部に前記請求項１に記載の
製造方法により膜質の緻密なサイドウォールを設けたこ
とにより、その後の高温の熱処理によってもシリコン酸
化膜の収縮はほとんどなく、従って下地半導体基板に熱
ストレス等を与えることもない。このため、絶縁ゲート
型半導体装置等はサイドウォールの形成によってその特
性が劣化することもなく、高歩留りで製造されると共に
高い信頼性が得られる。
る発明においては、半導体装置例えば絶縁ゲート型半導
体装置のゲート絶縁膜等の側部に前記請求項１に記載の
製造方法により膜質の緻密なサイドウォールを設けたこ
とにより、その後の高温の熱処理によってもシリコン酸
化膜の収縮はほとんどなく、従って下地半導体基板に熱
ストレス等を与えることもない。このため、絶縁ゲート
型半導体装置等はサイドウォールの形成によってその特
性が劣化することもなく、高歩留りで製造されると共に
高い信頼性が得られる。
【００１１】
【実施例】以下、本発明の一実施例について図面により
説明する。まず、図１（ａ）に示すように、絶縁ゲート
型半導体装置のゲート部１１及びフィールド絶縁膜１２
の形成されたシリコン半導体基板（以下、シリコン基板
と記す）１０をＣＶＤ装置の反応容器内に設けたサセプ
タに載置する。なお、ＣＶＤ装置の形式としては、縦
型、横型、パンケーキ型、ベルトコンベア型等のいずれ
を用いてもよい。つぎに、サセプタを加熱することによ
りを、シリコン基板１０を４００℃に保持する。ここ
で、反応容器内に４５℃に加熱したトリエトキシシラン
を流量２．０Ｌ／ｍｉｎのＮ2 ガスによりバブリングし
て導入する。同時に、オゾン濃度４．５％の酸素を流量
７．５Ｌ／ｍｉｎの割合で反応容器内に導入する。反応
容器内にてトリエトキシシランとオゾンとを５分間反応
させることにより、シリコン基板１０上に膜厚０．７５
μｍのシリコン酸化膜１３が形成される。このシリコン
酸化膜１３は、図１（ｂ）に示すように、ゲート部１１
及びフィールド絶縁膜１２の段差部分におけるステップ
カバレッジが良好に形成される。さらに、このシリコン
酸化膜１３を反応イオンエッチング法等の異方性エッチ
ングによりエッチングを行うことにより、図１（ｃ）に
示すように、ゲート部１１の側部に良好な形状のシリコ
ン酸化膜のサイドウォール１４が形成される。
説明する。まず、図１（ａ）に示すように、絶縁ゲート
型半導体装置のゲート部１１及びフィールド絶縁膜１２
の形成されたシリコン半導体基板（以下、シリコン基板
と記す）１０をＣＶＤ装置の反応容器内に設けたサセプ
タに載置する。なお、ＣＶＤ装置の形式としては、縦
型、横型、パンケーキ型、ベルトコンベア型等のいずれ
を用いてもよい。つぎに、サセプタを加熱することによ
りを、シリコン基板１０を４００℃に保持する。ここ
で、反応容器内に４５℃に加熱したトリエトキシシラン
を流量２．０Ｌ／ｍｉｎのＮ2 ガスによりバブリングし
て導入する。同時に、オゾン濃度４．５％の酸素を流量
７．５Ｌ／ｍｉｎの割合で反応容器内に導入する。反応
容器内にてトリエトキシシランとオゾンとを５分間反応
させることにより、シリコン基板１０上に膜厚０．７５
μｍのシリコン酸化膜１３が形成される。このシリコン
酸化膜１３は、図１（ｂ）に示すように、ゲート部１１
及びフィールド絶縁膜１２の段差部分におけるステップ
カバレッジが良好に形成される。さらに、このシリコン
酸化膜１３を反応イオンエッチング法等の異方性エッチ
ングによりエッチングを行うことにより、図１（ｃ）に
示すように、ゲート部１１の側部に良好な形状のシリコ
ン酸化膜のサイドウォール１４が形成される。
【００１２】ここで、以上のように形成されたシリコン
酸化膜１３の膜質を調べるために、シリコン酸化膜１３
をＮ2 雰囲気中で３００°Ｃ，４５０°Ｃ，８５０℃で
各々２０分間アニールし、その後、膜収縮率の測定を行
った。膜収縮率の測定結果を図２に示す。ここで、膜収
縮率は、（アニール前膜厚−アニール後膜厚）／（アニ
ール前膜厚）×１００で表されるものとする。この結
果、８５０°Ｃでアニールを行った場合の膜収縮率は、
５％程度と大幅に低減することができた。また、図２に
は、トリエトキシシランとオゾンとを用い、基板温度２
５０°Ｃ，及び３００°Ｃとしたときに得られたシリコ
ン酸化膜について、上記条件によるアニール後の膜収縮
率を調べた結果も示す。
酸化膜１３の膜質を調べるために、シリコン酸化膜１３
をＮ2 雰囲気中で３００°Ｃ，４５０°Ｃ，８５０℃で
各々２０分間アニールし、その後、膜収縮率の測定を行
った。膜収縮率の測定結果を図２に示す。ここで、膜収
縮率は、（アニール前膜厚−アニール後膜厚）／（アニ
ール前膜厚）×１００で表されるものとする。この結
果、８５０°Ｃでアニールを行った場合の膜収縮率は、
５％程度と大幅に低減することができた。また、図２に
は、トリエトキシシランとオゾンとを用い、基板温度２
５０°Ｃ，及び３００°Ｃとしたときに得られたシリコ
ン酸化膜について、上記条件によるアニール後の膜収縮
率を調べた結果も示す。
【００１３】以上のように、シリコン酸化膜の膜収縮率
の大幅な低減が達成されたことにより、高温の熱処理に
よるシリコン基板に対する熱ストレスの発生が抑えら
れ、シリコン基板における結晶欠陥の発生が防止され
る。その結果、このシリコン酸化膜をゲート部のサイド
ウォールに適用した絶縁ゲート型電界効果トランジスタ
は、特性が劣化することがなく、高歩留りで製造される
と共にその信頼性が高められる。また、本実施例に係る
シリコン酸化膜の製造方法によれば、従来のＴＥＯＳと
オゾンを常圧で反応させる方法よりもさらに膜形成速度
が速いので、半導体装置の製造におけるスループットの
改善を図ることもできる。
の大幅な低減が達成されたことにより、高温の熱処理に
よるシリコン基板に対する熱ストレスの発生が抑えら
れ、シリコン基板における結晶欠陥の発生が防止され
る。その結果、このシリコン酸化膜をゲート部のサイド
ウォールに適用した絶縁ゲート型電界効果トランジスタ
は、特性が劣化することがなく、高歩留りで製造される
と共にその信頼性が高められる。また、本実施例に係る
シリコン酸化膜の製造方法によれば、従来のＴＥＯＳと
オゾンを常圧で反応させる方法よりもさらに膜形成速度
が速いので、半導体装置の製造におけるスループットの
改善を図ることもできる。
【００１４】さらに、上記実施例に係るシリコン酸化膜
の製造方法を、絶縁ゲート型電界効果トランジスタのゲ
ート部へのサイドウォールの形成に限らず、その他の半
導体装置のサイドウォールの形成に用いてもよい。
の製造方法を、絶縁ゲート型電界効果トランジスタのゲ
ート部へのサイドウォールの形成に限らず、その他の半
導体装置のサイドウォールの形成に用いてもよい。
【図１】本発明を適用した絶縁ゲート型電界効果トラン
ジスタのゲート部のサイドウォール製造工程を示す断面
図である。
ジスタのゲート部のサイドウォール製造工程を示す断面
図である。
【図２】シリコン酸化膜の各種基板温度に対する膜収縮
率とアニール温度との関係を示すグラフである。
率とアニール温度との関係を示すグラフである。
１０；シリコン基板、１１；ゲート部、１２；フィール
ド絶縁膜、１３；シリコン酸化膜、１４；サイドウォー
ル。
ド絶縁膜、１３；シリコン酸化膜、１４；サイドウォー
ル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−153045（ＪＰ，Ａ) 特開 平３−297146（ＪＰ，Ａ) 特開 平４−74424（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/316 H01L 21/336
Claims (2)
- 【請求項１】 所定パターンの絶縁膜を設けた基板上に
トリエトキシシランとオゾンとを、トリエトキシシラン
１モルに対してオゾン５〜１０モルの割合で供給して２
００〜５００℃の雰囲気中にて熱分解ＣＶＤにより反応
させて、８５０°Ｃでアニールを行った場合の膜収縮率
〔（アニール前膜厚−アニール後膜厚）／（アニール前
膜厚）×１００〕を１０％以下としたシリコン酸化膜を
成長させるシリコン酸化膜形成工程と、 前記シリコン酸化膜を異方性エッチング法によりエッチ
ングを行うことにより、前記絶縁膜の側端部にシリコン
酸化膜のサイドウォールを設けるサイドウォール形成工
程とを設けたことを特徴とするサイドウォールの製造方
法。 - 【請求項２】 前記請求項１に記載の製造方法により形
成されたサイドウォールを設けたことを特徴とする半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13662093A JP3203531B2 (ja) | 1993-05-14 | 1993-05-14 | サイドウォールの製造方法及び半導体装置 |
| PCT/US1994/005315 WO1994027316A1 (en) | 1993-05-14 | 1994-05-13 | Method of manufacturing side walls and semiconductor device having side walls |
| AU69478/94A AU6947894A (en) | 1993-05-14 | 1994-05-13 | Method of manufacturing side walls and semiconductor device having side walls |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13662093A JP3203531B2 (ja) | 1993-05-14 | 1993-05-14 | サイドウォールの製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326125A JPH06326125A (ja) | 1994-11-25 |
| JP3203531B2 true JP3203531B2 (ja) | 2001-08-27 |
Family
ID=15179566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13662093A Expired - Lifetime JP3203531B2 (ja) | 1993-05-14 | 1993-05-14 | サイドウォールの製造方法及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3203531B2 (ja) |
| AU (1) | AU6947894A (ja) |
| WO (1) | WO1994027316A1 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226965A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタ |
| US4845054A (en) * | 1985-06-14 | 1989-07-04 | Focus Semiconductor Systems, Inc. | Low temperature chemical vapor deposition of silicon dioxide films |
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5010029A (en) * | 1989-02-22 | 1991-04-23 | Advanced Micro Devices, Inc. | Method of detecting the width of spacers and lightly doped drain regions |
| JPH04186732A (ja) * | 1990-11-21 | 1992-07-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP3038566B2 (ja) * | 1991-12-06 | 2000-05-08 | 株式会社高純度化学研究所 | 半導体装置のケイ素酸化膜の製造法 |
-
1993
- 1993-05-14 JP JP13662093A patent/JP3203531B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-13 AU AU69478/94A patent/AU6947894A/en not_active Abandoned
- 1994-05-13 WO PCT/US1994/005315 patent/WO1994027316A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO1994027316A1 (en) | 1994-11-24 |
| JPH06326125A (ja) | 1994-11-25 |
| AU6947894A (en) | 1994-12-12 |
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