JP3202272B2 - DMA controller - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＤＭＡコントローラに
関し、特に、ＤＲＡＭのページモードをサポートする固
定優先順位および回転優先順位のＤＭＡコントローラに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA controller, and more particularly to a fixed priority and rotation priority DMA controller that supports a page mode of a DRAM.

【０００２】[0002]

【従来の技術】従来の複数メモリの固定優先順位による
ＤＭＡコントローラについて、図９（ａ），（ｂ）のブ
ロック図およびそのＤＭＡ転送制御回路のブロック図を
用いて説明する。図９（ａ）は、メモリのチャンネル数
が４チャンネルある優先順位固定のＤＭＡコントローラ
の場合を示している。ＤＭＡコントローラの内部構造
は、各チャンネルのＤＭＡ転送制御回路１０ｂ〜１３ｂ
と各チャンネルを優先順位順につなぐ優先順位に関する
制御線によって構成される。ここで各チャンネル（ＣＨ
０〜ＣＨ３）は、ＤＲＡＭのページモードをサポートし
ている。2. Description of the Related Art A conventional DMA controller having a fixed priority of a plurality of memories will be described with reference to block diagrams of FIGS. 9A and 9B and a block diagram of a DMA transfer control circuit thereof. FIG. 9A shows the case of a fixed priority DMA controller having four memory channels. The internal structure of the DMA controller includes DMA transfer control circuits 10b to 13b for each channel.
And a control line related to the priority which connects each channel in the priority order. Here, each channel (CH
0 to CH3) support the page mode of the DRAM.

【０００３】まず、ＤＲＡＭのページモードについて説
明する。図１０（ａ）はＤＲＡＭのページモードの場合
のＤＲＡＭからＣＰＵ周辺コントローラへのＤＭＡ転送
サイクルを示すタイミング図、図１０（ｂ）はページモ
ードではない通常モードのＤＲＡＭからＣＰＵ周辺コン
トローラへのＤＭＡ転送サイクルを示すタイミング図を
示す。First, the page mode of the DRAM will be described. FIG. 10A is a timing chart showing a DMA transfer cycle from the DRAM to the CPU peripheral controller in the DRAM page mode, and FIG. 10B is a DMA transfer from the normal mode DRAM not in the page mode to the CPU peripheral controller. FIG. 4 shows a timing diagram illustrating a cycle.

【０００４】図１０（ｂ）の通常のＤＲＡＭからのＤＭ
Ａ転送では、１回のＤＲＡＭアクセス毎に反転ＲＡＳ信
号の立下りに対するロウアドレスと、反転ＣＡＳ信号の
立下りに対するカラムアドレスを用意する必要がある。
これに対してページモードでは、図１０（ａ）に示すよ
うに、最初のアクセスで、ロウアドレスを書き込んで反
転ＲＡＳ信号を“０”にし続けていれば、２回目以降の
アクセスではカラムアドレスだけ用意すればよく、ＲＡ
Ｓの立下りに対するロウアドレスの設定分のアクセスタ
イムを削減することができる。[0004] The DM from the normal DRAM shown in FIG.
In the A transfer, it is necessary to prepare a row address for the fall of the RAS signal and a column address for the fall of the CAS signal for each DRAM access.
On the other hand, in the page mode, as shown in FIG. 10A, if the row address is written in the first access and the inverted RAS signal is kept at "0", only the column address is used in the second and subsequent accesses. All you have to do is RA
The access time corresponding to the setting of the row address for the fall of S can be reduced.

【０００５】次に、図９（ｂ）のチャンネル単位のＤＭ
Ａ転送制御回路１０ｂを説明する。この回路は、ＲＤ／
ＷＲ／ＤＡＫ生成回路２Ｃと、アドレスカウンタ３と、
ＡＮＤゲート４と、ＯＲゲート６とから構成される。Next, the channel unit DM shown in FIG.
The A transfer control circuit 10b will be described. This circuit uses RD /
A WR / DAK generation circuit 2C, an address counter 3,
It comprises an AND gate 4 and an OR gate 6.

【０００６】優先順位制御入力信号ＰＲＩは、上位の優
先順位を持つチャンネルでＤＭＡ転送中であることを知
るための入力で、後で述べる優先順位制御出力信号ＰＲ
Ｏを上位の優先順位のチャンネルからもらっている。チ
ャンネル毎のＤＭＡ転送制御回路１０ｂ〜１３ｂは、信
号ＰＲＩが“０”の時、自分のＤＭＡ転送を行うことが
でき、その要求はＤＭＡ転送要求信号ＤＭＡＲＱから入
力される。優先順位制御出力ＰＲＯは、自分を含めた優
先順位上位のチャンネルでＤＭＡ転送中であることを下
位のチャンネルに知らせて、下位のチャンネルのＤＭＡ
転送を禁止する為の信号である。ＤＭＡ転送認識信号Ｄ
ＭＡＡＫの反転信号は、本チャンネルにつながるＣＰＵ
周辺コントローラに対するアクセスを選択する信号で、
ＣＰＵ周辺コントローラのチップセレクト信号に接続さ
れ、ＩＯＷＲ・ＩＯＲＤの反転信号は、それぞれＣＰＵ
周辺コントローラに対する書込み・読出し信号であり、
ＲＡＳ・ＣＡＳの反転信号は、ＤＲＭＡへのアクセス信
号であり、これらはＲＤ／ＷＲ／ＤＡＫ生成回路２ｃか
ら出力される。Ａ７−０は、アドレスカウンタ３から出
力されメモリに対するアドレスを示す信号である。The priority control input signal PRI is an input for knowing that a DMA transfer is being performed on a channel having a higher priority, and is a priority control output signal PR described later.
O is received from a higher priority channel. The DMA transfer control circuits 10b to 13b for each channel can perform their own DMA transfer when the signal PRI is "0", and the request is input from the DMA transfer request signal DMARQ. The priority control output PRO notifies the lower channel that the DMA transfer is being performed on the higher priority channel including itself, and outputs the DMA of the lower channel.
This signal is used to prohibit transfer. DMA transfer recognition signal D
The inverted signal of MAAK is the CPU connected to this channel.
This signal selects access to the peripheral controller.
Connected to the chip select signal of the CPU peripheral controller, the inverted signals of IOWR and IORD
These are write / read signals to the peripheral controller,
The inverted signal of RAS / CAS is an access signal to DRMA, which is output from the RD / WR / DAK generation circuit 2c. A7-0 is a signal output from the address counter 3 and indicating an address for a memory.

【０００７】各チャンネルを優先順位順につなぐ優先順
位に関する制御線について説明する。チャンネル単位の
ＤＭＡ転送制御回路１０ｂの優先順位制御入力信号ＰＲ
Ｉには、優先順位が一つ上位のチャンネルの優先順位制
御出力ＰＲＯにつながっており、自分より上位のチャン
ネルがＤＭＡ転送中であるか否かをチェックし、もし転
送中であれば、上述のＤＭＡ転送が終わってＰＲＩ入力
が“０”になるまで待ちつづける。このＰＲＩ信号が
“０”になると、ＲＤ／ＷＲ／ＤＡＫ生成回路２ｃが駆
動される。A control line related to the priority order for connecting the channels in the priority order will be described. Priority control input signal PR of the DMA transfer control circuit 10b for each channel
I is connected to the priority control output PRO of the channel whose priority is higher by one, and it is checked whether or not the channel higher than itself is in the DMA transfer. It waits until the PRI input becomes “0” after the DMA transfer is completed. When the PRI signal becomes "0", the RD / WR / DAK generation circuit 2c is driven.

【０００８】図１０（ａ）では、１チャンネルのＤＭＡ
転送が連続して生じていた場合を示したが、図１１で
は、複数のチャンネルが非同期にＤＭＡ転送を要求した
場合を示している。図１１でははじめＣＨ１でページモ
ードでのＤＲＡＭからＣＰＵ周辺コントローラへのＤＭ
Ａ転送が始まり、２回転送したことろで、優先順位が上
位のＣＨ０にＤＭＡ転送要求が発生して、ＤＭＡＲＱ０
が“１”になり、優先順位制御入力ＰＲ０が“１”にな
ったため、ＣＨ１はＤＭＡ転送をやめて、ＤＭＡ転送は
ＣＨ０に移っている。この例では、ＣＨ０のＤＭＡ転送
は、２回のみで終了しており、再びＣＨ１のＤＭＡ転送
が始まっている。In FIG. 10A, a one-channel DMA
FIG. 11 shows a case where a plurality of channels asynchronously request a DMA transfer. In FIG. 11, the DM from the DRAM in the page mode to the CPU peripheral controller in CH1
A transfer has started, and since the transfer has been performed twice, a DMA transfer request is issued to CH0 having a higher priority, and DMARQ0
Has become "1" and the priority control input PR0 has become "1", so that CH1 has stopped DMA transfer and DMA transfer has shifted to CH0. In this example, the DMA transfer of CH0 ends only twice, and the DMA transfer of CH1 starts again.

【０００９】ここで問題となる点は、ＤＭＡ転送がＣＨ
１だけであった場合と、ＣＨ１のＤＭＡ転送中にＣＨ０
のＤＭＡ転送が挿入された場合で、ＣＨ０のＤＭＡ転送
時間を除いたＣＨ１のＤＭＡ転送時間について着目した
ときに、ＣＨ０のＤＭＡ転送が挿入された場合には、反
転ＲＡＳ信号の立下りによるロウアドレスの設定サイク
ルが１回余分に必要になっているという点にある。[0009] The problem here is that DMA transfer takes place on the CH.
1 and CH0 during DMA transfer of CH1.
When the DMA transfer of CH0 is inserted and the DMA transfer time of CH1 excluding the DMA transfer time of CH0 is inserted, when the DMA transfer of CH0 is inserted, the row address due to the fall of the RAS signal is inverted. Is required one extra setting cycle.

【００１０】また、従来の複数メモリの回転優先順位方
式によるＤＭＡコントローラについて、図１２（ａ），
（ｂ）を用いて説明する。図１２（ａ）は、チャンネル
数が４チャンネルある回転優先順位のＤＭＡコントロー
ラの場合を示している。回転優先順位とは、ＤＭＡ転送
を終えたチャンネルが最下位になるように優先順位が回
転することにより、特定のチャンネルによるＤＭＡ転送
の独占を防ぐことをねらったものである。ＤＭＡコント
ローラの構造は、各チャンネルのＤＭＡ転送制御回路１
０ｃ〜１３ｃと、各チャンネルを優先順位順につなぐ優
先順位に関する制御線と各チャンネルのＤＭＡ転送状況
を集めて優先順位を回転させる回転優先順位制御回路２
０とによって構成される。FIG. 12A shows a conventional DMA controller based on a rotation priority method for a plurality of memories.
This will be described with reference to FIG. FIG. 12A shows a case of a rotation priority DMA controller having four channels. The rotation priority is intended to prevent the monopolization of the DMA transfer by a specific channel by rotating the priority so that the channel that has completed the DMA transfer becomes the lowest. The structure of the DMA controller is as follows.
0c to 13c, a control line relating to the priority order connecting each channel in order of priority, and a rotation priority control circuit 2 for collecting the DMA transfer status of each channel and rotating the priority order.
0.

【００１１】次に、図１２（ｂ）のチャンネル単位のＤ
ＭＡ転送制御回路１０ｃは、図９（ｂ）の回路に対して
ＤＭＡ転送状況出力信号ＴＭＯが付加されたものであ
る。優先順位制御入力ＰＲＩは、一つ上位の優先順位制
御出力ＰＲＯ信号と回転優先順位制御回路２０からの回
転優先順位制御信号ＣＰＣ０〜３との論理積をとった信
号をもらっている。ＤＭＡ転送状況出力ＴＭＯは、チャ
ンネルがＤＭＡ転送中であることを示す信号で、この信
号をもとに回転優先順位の制御に使用する。Next, D in channel units shown in FIG.
The MA transfer control circuit 10c is obtained by adding a DMA transfer status output signal TMO to the circuit of FIG. 9B. The priority control input PRI receives a signal that is the logical product of the next higher priority control output PRO signal and the rotation priority control signals CPC0 to CPC3 from the rotation priority control circuit 20. The DMA transfer status output TMO is a signal indicating that the channel is performing the DMA transfer, and is used for controlling the rotation priority based on this signal.

【００１２】各チャンネルを優先順位順につなぐ優先順
位に関する制御線について説明する。チャンネル単位の
ＤＭＡ転送制御回路１０ｃの優先順位制御入力ＰＲＩに
は、優先順位が一つ上位のチャンネルの優先順位制御出
力ＰＲＯと回転優先順位制御回路２０からの回転優先順
位制御信号ＣＰＣ０〜ＣＰＣ３との論理積につながって
おり、自分より上位のチャンネルがＤＭＡ転送中である
かチェックし、もし転送中であれば、上位のＤＭＡ転送
が終わってＰＲＩ入力が“０”になるまで待ちつづけ
る。A description will be given of a control line relating to the priority order for connecting the channels in order of priority. The priority control input PRI of the DMA transfer control circuit 10c for each channel includes the priority control output PRO of the channel whose priority is higher by one and the rotation priority control signals CPC0 to CPC3 from the rotation priority control circuit 20. It is linked to a logical product, and it is checked whether a higher-order channel is performing a DMA transfer. If a transfer is being performed, the process waits until the higher-order DMA transfer ends and the PRI input becomes “0”.

【００１３】この時、回転優先順位制御回路２０からの
回転優先順位制御信号ＣＰＣ０〜ＣＰＣ３とは、これま
でＤＭＡ転送が行われたチャンネルを最下位の優先順位
にするための制御信号で、今までＤＭＡ転送していたチ
ャンネルの一つの下位のチャンネルに対する制御信号を
“０”とする。これによって、回転優先順位制御信号と
して“０”が入るチャンネルが最上位のチャンネルにな
る。At this time, the rotation priority control signals CPC0 to CPC3 from the rotation priority control circuit 20 are control signals for setting the channel on which DMA transfer has been performed so far to the lowest priority. The control signal for one lower channel of the channel that has been DMA-transferred is set to “0”. As a result, the channel in which “0” is entered as the rotation priority control signal is the highest-order channel.

【００１４】図１３も複数のチャンネルが非同期にＤＭ
Ａ転送を要求した場合のタイミング図であり、図１１の
場合と同様の動作タイミングとなる。FIG. 13 also shows that a plurality of channels
FIG. 12 is a timing chart when an A-transfer is requested, and has the same operation timing as that in FIG.

【００１５】[0015]

【発明が解決しようとする課題】上述した従来のＤＭＡ
コントローラでは、あるチャンネルでＤＲＡＭのページ
モードを使ってのＤＭＡ転送中に、より優先順位の高い
ＤＭＡ転送要求が発生した場合、後者のＤＭＡ転送をす
ぐ開始するために、より優先順位の高いＤＭＡ転送要求
が頻発した場合、ページモードにおけるロウアドレスの
設定サイクルの省略というメリットがなくなってしまう
ため、通常のリードサイクルによるＤＭＡ転送と変わら
なくなってしまうという問題点がある。SUMMARY OF THE INVENTION The above-described conventional DMA
When a higher-priority DMA transfer request occurs during a DMA transfer using the DRAM page mode on a certain channel, the controller immediately starts the latter DMA transfer. If the request occurs frequently, the advantage of omitting the cycle of setting the row address in the page mode is lost, so that there is a problem that it is no different from the DMA transfer in the normal read cycle.

【００１６】本発明の目的は、このような問題を解決
し、ページモードによる転送効率を維持することにより
トータルの転送スピードを向上させたＤＭＡコントロー
ラを提供することにある。An object of the present invention is to provide a DMA controller which solves such a problem and improves the total transfer speed by maintaining transfer efficiency in a page mode.

【００１７】[0017]

【課題を解決するための手段】本発明の構成は、複数の
ＤＲＡＭからなる各メモリチャンネル間を各ＤＭＡ転送
制御回路により固定優先順位あるいは回転優先順位をも
って制御を行うＤＭＡコントローラにおいて、前記各Ｄ
ＭＡ転送制御回路は、前記各メモリチャンネルのデータ
アクセス期間中に、他のメモリチャンネルに対してバス
を占有することを示しＤＲＡＭがページモードとなった
時にページモードの転送状態出力信号を出力すること
と、この転送状態出力信号を優先順位が下位にあるメモ
リチャンネルから入力した時、前記各メモリチャンネル
がＤＭＡ転送に入ることを禁止するゲート回路を備える
ことを特徴とする。According to the present invention, there is provided a system comprising:
In a DMA controller which controls each memory channel composed of DRAMs with a fixed priority or a rotation priority by each DMA transfer control circuit,
MA transfer control circuit, during said data access period for each memory channel, is shown to DRAM to occupy the bus has become the page mode for the other memory channel
And outputting the transfer state output signal during page mode, note that this transfer state output signal priority is subordinate
A gate circuit is provided which inhibits each memory channel from entering DMA transfer when input from a re- channel.

【００１８】本発明において、ページモードの転送状態
出力信号が、各チャンネルが他のチャンネルに対してバ
スを占有する期間を設定しロードされた連続転送値を各
ＤＭＡ転送ごとに１減算する連続転送カウンタの出力か
ら得ることもできる。In the present invention, the transfer status output signal of the page mode sets the period in which each channel occupies the bus with respect to the other channels, and indicates the continuous transfer value loaded.
It can also be obtained from the output of the continuous transfer counter that decrements by one for each DMA transfer .

【００１９】[0019]

【実施例】図１（ａ），（ｂ）は本発明の一実施例を示
すブロック図および各チャンネルのＤＭＡ転送制御回路
のブロック図である。この実施例も、ＣＨ０〜ＣＨ３の
４つのチャンネルからなる固定優先順位のＤＭＡコント
ローラの例を示し、図９に対してＯＲゲート１４，１５
が付加されている。1A and 1B are a block diagram showing an embodiment of the present invention and a block diagram of a DMA transfer control circuit for each channel. This embodiment also shows an example of a fixed priority DMA controller composed of four channels CH0 to CH3.
Is added.

【００２０】図１（ｂ）において、ＤＭＡ転送要求信号
ＤＭＡＲＱは、ＡＮＤゲート４により優先順位制御入力
ＰＲＩとページモード転送状態入力ＰＭＩがともに
“０”の時有効となり、ＲＤ／ＷＲ／ＤＡＫ生成回路２
を動かしてＤＭＡ転送を実現する。本チャンネルがペー
ジモードによるＤＭＡ転送に入り、ロウアドレスを設定
して反転ＲＡＳ信号を“０”にし続けている間は、ペー
ジモード転送状態信号ＰＭＯを“１”にして、自分より
上位にチャンネルに対してＤＭＡ転送に入ることを禁止
している。In FIG. 1B, the DMA transfer request signal DMARQ becomes valid when the priority control input PRI and the page mode transfer state input PMI are both "0" by the AND gate 4, and the RD / WR / DAK generation circuit 2
Is operated to implement DMA transfer. While this channel starts DMA transfer in page mode and sets the row address and keeps the inverted RAS signal at "0", it sets the page mode transfer status signal PMO to "1" and switches the channel to a higher channel than itself. On the other hand, entry into DMA transfer is prohibited.

【００２１】優先順位出力ＰＲＯは、自分を含めた上位
のチャンネルでＤＭＡ転送中であることを下位のチャン
ネルに知らせる信号で、下位のチャンネルでは、この信
号を前述したＰＲＩに入力することによりＤＭＡ転送を
禁止するのに使用している。この他の信号は、従来技術
で述べた内容と同じである。The priority output PRO is a signal for notifying the lower channel that the DMA transfer is being performed on the upper channel including itself, and the lower channel is configured to input this signal to the PRI for the DMA transfer. Used to ban. Other signals are the same as those described in the related art.

【００２２】図１（ａ）において、各チャンネル１０〜
１３は、優先順位が上位のＤＭＡ転送状態を上位チャン
ネルのＰＲＯを自分のチャンネルのＰＲＩに入力し、自
分より上位がＤＭＡ転送中である場合、自分のＤＭＡ転
送を禁止している。ページモード転送状態入力ＰＭＩに
は、自分より優先順位が下位のページモード状態を入力
しており、これによって、自分が優先順位的にはＤＭＡ
転送可能な状態にあっても、下位がページモードによる
連続転送状態にある場合は、ＤＭＡ転送を持つようにし
ている。なお、最上位のチャンネル１０のＰＲＩには、
自分より上の優先順位がないために、常に“０”が入力
されており、また、チャンネル１３のＰＭＩには、自分
より下位のチャンネルがないために、常に“０”が入力
されている。In FIG. 1A, each of the channels 10 to 10
Reference numeral 13 designates the DMA transfer status of the higher priority order by inputting the PRO of the upper channel to the PRI of its own channel, and prohibits its own DMA transfer when the higher priority is under DMA transfer. In the page mode transfer state input PMI, the page mode state having a lower priority than the self is input, whereby the DMA mode is determined by the priority of the DMA mode.
Even if the transfer is possible, if the lower level is in the continuous transfer state in the page mode, the DMA transfer is performed. In addition, the PRI of the top channel 10 includes:
"0" is always input because there is no priority above the user, and "0" is always input to the PMI of channel 13 because there is no channel lower than the user.

【００２３】図２は、本実施例の複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図を示し
ている。ここでは、ＣＨ１がＤＲＡＭのページモードに
よるＤＭＡ転送中に、優先順位が高いＣＨ０のＤＭＡ転
送要求が発生した場合を示している。FIG. 2 is a timing chart when a plurality of channels of this embodiment request DMA transfer asynchronously. Here, a case is shown in which a DMA transfer request of CH0 having a higher priority is generated during CH1 DMA transfer in the page mode of the DRAM.

【００２４】初めに、ＣＨ１でＤＭＡ転送要求が発生し
て、ＤＭＡＲＱ１が“１”となる。この時点で、ＣＨ１
よりも上位のＣＨ０でＤＭＡ転送が行われておらず（Ｐ
Ｒ０＝“０”）、かつ自分より下位のチャンネルで、ペ
ージモードによるＤＭＡ転送が行われていない（ＤＭＯ
２＝ＰＭＯ３＝“０”）ため、ＣＨ１のＤＭＡ転送が始
まる。ＣＨ１が３回転送したところで、より優先順位の
高いＣＨ０にＤＭＡ転送要求が発生しＤＭＡＲＱ０が
“１”となるが、ページモード転送状態出力ＰＭＯ（Ｃ
Ｈ１）が“１”であるため、ＣＨ０のＰＭＩには、
“１”が入力されており、ＣＨ０はＤＭＡ転送を開始で
きない。First, a DMA transfer request occurs on CH1, and DMARQ1 becomes "1". At this point, CH1
DMA transfer is not performed on CH0 higher than
R0 = "0"), and DMA transfer in the page mode is not performed on a channel lower than itself (DMO).
2 = PMO3 = "0"), so the DMA transfer of CH1 starts. When CH1 has transferred three times, a DMA transfer request is issued to CH0, which has a higher priority, and DMARQ0 is set to "1", but the page mode transfer state output PMO (C
Since H1) is “1”, the PMI of CH0 includes:
Since "1" is input, CH0 cannot start DMA transfer.

【００２５】ＣＨ１のＤＭＡ転送が進んで、ロウアドレ
スを書き換えるために反転ＲＡＳ信号が“１”になる
と、ページモード転送状態出力ＰＭＯ（ＣＨ１）は、
“０”になるため、ＣＨ０のページモード転送入力ＰＭ
Ｉ（ＣＨ０）には、“０”が入力され、ＤＭＡ転送が可
能となり、ＣＨ０はＤＭＡ転送を開始し、ＣＨ１はＤＭ
Ａ転送を中断する。ＣＨ０のＤＭＡ転送が終了すると、
ＰＲＯ＝“０”になるので、再びＣＨ１がＤＭＡ転送を
開始する。あとは、この例では、ＣＨ１のＤＭＡ転送が
終了するまでのタイミングが示されている。When the DMA transfer of CH1 proceeds and the RAS signal becomes "1" to rewrite the row address, the page mode transfer state output PMO (CH1) becomes
Since it becomes “0”, the page mode transfer input PM of CH0
“0” is input to I (CH0), DMA transfer is enabled, CH0 starts DMA transfer, and CH1 is DM
A transfer is interrupted. When the DMA transfer of CH0 ends,
Since PRO = "0", CH1 starts DMA transfer again. Thereafter, in this example, the timing until the DMA transfer of CH1 ends is shown.

【００２６】以上述べたように、従来のＤＭＡコントロ
ーラでは、優先順位の高いチャンネルにおいてＤＭＡ転
送要求が発生した場合、その時点でＤＭＡ転送を上位に
開け渡していたのに対して、本実施例のＤＭＡコントロ
ーラでは、ロウアドレスを書き換えるために反転ＲＡＳ
信号が“１”になるまで、待たせるようになっている。
尚、この発明では、ＤＲＡＭからＣＰＵ周辺コントロー
ラへのＤＭＡ転送について説明したが、ＣＰＵ周辺コン
トローラからＤＲＡＭへのＤＭＡ転送についても同様で
ある。As described above, in the conventional DMA controller, when a DMA transfer request occurs in a channel with a higher priority, the DMA transfer is transferred to a higher order at that time. In the DMA controller, RAS is inverted to rewrite the row address.
It waits until the signal becomes "1".
In the present invention, the DMA transfer from the DRAM to the CPU peripheral controller has been described, but the same applies to the DMA transfer from the CPU peripheral controller to the DRAM.

【００２７】図３は本発明の第２の実施例に用いられる
ＤＭＡ転送制御回路のブロック図である。この実施例
も、図１（ａ）のＣＨ０〜ＣＨ３の４つのチャンネルか
らなる固定優先順位のＤＭＡコントローラである。FIG. 3 is a block diagram of a DMA transfer control circuit used in the second embodiment of the present invention. This embodiment is also a fixed priority DMA controller composed of four channels CH0 to CH3 in FIG.

【００２８】図３においては、図１（ｂ）のインバータ
５の代りにページモード転送状態信号ＰＭＯを出力する
連続転送カウンタ７が用いられている。この連続転送カ
ウンタ７は、本チャンネルがページモードによるＤＭＡ
転送に入ったとき、連続転送する値がロードされ、一回
ＤＭＡ転送する毎に１減算されてゆき、０となるまでペ
ージモード転送状態信号ＰＭＯを“１”にして、自分よ
り上位のチャンネルに対して、ＤＭＡ転送に入ることを
禁止している。In FIG. 3, a continuous transfer counter 7 for outputting a page mode transfer state signal PMO is used instead of the inverter 5 in FIG. This continuous transfer counter 7 indicates that the channel is a DMA in page mode.
When the transfer is started, the value to be continuously transferred is loaded, and is decremented by one each time a DMA transfer is performed. The page mode transfer state signal PMO is set to "1" until the value becomes 0, and the channel is shifted to a channel higher than itself. On the other hand, entry into DMA transfer is prohibited.

【００２９】図４は、本実施例の複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図であ
る。ここでは、ＣＨ１がＤＲＡＭのページモードによる
ＤＭＡ転送中に、優先順位が高いＣＨ０のＤＭＡ転送要
求が発生した場合を示し、ＣＨ１の連続転送数は「５」
で、ＣＨ０の連続転送数は「７」の場合を例にとってい
る。FIG. 4 is a timing chart when a plurality of channels of the present embodiment asynchronously request a DMA transfer. Here, a case is shown in which a DMA transfer request of CH0 having a higher priority occurs during a DMA transfer of CH1 in the page mode of the DRAM, and the number of continuous transfers of CH1 is "5".
The case where the number of continuous transfers of CH0 is “7” is taken as an example.

【００３０】始めに、ＣＨ１でＤＭＡ転送要求が発生し
て、ＤＭＡＲＱ１が“１”となった。この時点で、ＣＨ
１よりも上位のＣＨ０でＤＭＡ転送が行われておらず
（ＰＲ０＝“０”）、かつ、自分より下位のチャンネル
で、ページモードによるＤＭＡ転送が行われていない
（ＰＭＯ２＝ＰＭＯ３＝“０”）ため、ＣＨ１のＤＭＡ
転送が始まる。First, a DMA transfer request was generated on CH1, and DMARQ1 was set to "1". At this point, CH
No DMA transfer is performed on CH0 higher than 1 (PR0 = “0”), and no DMA transfer in page mode is performed on a channel lower than itself (PMO2 = PMO3 = “0”). ), DMA of CH1
Transfer begins.

【００３１】この例では、ＣＨ１の連続転送数は、
「５」であるため、連続転送カウンタ７（ＣＨ１）は、
まず「５」がロードされ、ＤＭＡ転送１サイクル毎に１
減算されていっている。ＣＨ１の連続転送カウンタ７が
「３」のところで、より優先順位の高いＣＨ０にＤＭＡ
転送要求が発生しＤＭＡＲＱ０が“１”となったが、ペ
ージモード転送状態出力ＰＭＯ（ＣＨ１）が“１”であ
るため、ＣＨ０のＰＭＩには、“１”が入力されてお
り、ＣＨ０はＤＭＡ転送を開始できない。ＣＨ１のＤＭ
Ａ転送が進んで、連続転送カウンタ７が「０」になる
と、ページモード転送状態出力ＰＭＯ（ＣＨ１）は、
“０”になるため、ＣＨ０のページモード転送入力ＰＭ
Ｉ（ＣＨ０）には、“０”が入力され、ＤＭＡ転送が可
能となる。あとは、この例ではＣＨ０のＤＭＡ転送が終
了するまでのタイミングが示されている。In this example, the number of continuous transfers of CH1 is
Since it is "5", the continuous transfer counter 7 (CH1)
First, “5” is loaded, and one every one DMA transfer cycle.
It has been subtracted. When the continuous transfer counter 7 of CH1 is “3”, DMA is assigned to CH0 having a higher priority.
Although a transfer request is generated and DMARQ0 becomes "1", "1" is input to the PMI of CH0 because the page mode transfer state output PMO (CH1) is "1", and CH0 is DMA Unable to start transfer. DM of CH1
When the A transfer progresses and the continuous transfer counter 7 becomes "0", the page mode transfer state output PMO (CH1) becomes
Since it becomes “0”, the page mode transfer input PM of CH0
“0” is input to I (CH0), and DMA transfer becomes possible. Thereafter, in this example, the timing until the DMA transfer of CH0 ends is shown.

【００３２】以上述べたように、従来のＤＭＡコントロ
ーラでは、優先順位が高いチャンネルで、ＤＭＡ転送要
求が発生した場合、その時点でＤＭＡ転送を上位に開け
渡していたのに対して、本発明のＤＭＡコントローラで
は、連続転送カウンタ７の値が“０”になるまで、待た
せるようになっている。As described above, in the conventional DMA controller, when a DMA transfer request occurs on a channel with a high priority, the DMA transfer is handed over to a higher order at that time. The DMA controller waits until the value of the continuous transfer counter 7 becomes "0".

【００３３】図５（ａ），（ｂ）は本発明の第３の実施
例を示すブロック図およびそのＤＭＡ転送制御回路のブ
ロック図であり、ＣＨ０〜ＣＨ３の４つのチャンネルか
らなる回転優先順位のＤＭＡコントローラの例を示して
いる。この回路は、従来例の図１２（ａ）に対しＯＲゲ
ート２５〜２８が付加され、図５（ｂ）においては、図
１（ｂ）に対してＤＭＡ転送状況出力信号ＴＭＯが付加
されている。ＤＭＡ転送要求信号ＤＭＡＲＱは、優先順
位制御入力ＰＲＩとページモード転送状態入力ＰＭＩが
ともに“０”の時有効となり、ＲＤ／ＷＲ／ＤＡＫ生成
回路２を動かして、ＤＭＡ転送を実現する。本チャンネ
ルがページモードによるＤＭＡ転送に入り、ロウアドレ
スを設定してＲＡＳ反転信号を“０”にし続けている間
は、ページモード転送状態信号ＰＭＯを“１”にして、
他のチャンネルに対して、ＤＭＡ転送に入ることを禁止
している。FIGS. 5 (a) and 5 (b) are a block diagram showing a third embodiment of the present invention and a block diagram of a DMA transfer control circuit therefor. The rotation priority order of four channels CH0 to CH3 is shown. 2 shows an example of a DMA controller. In this circuit, OR gates 25 to 28 are added to FIG. 12A of the conventional example, and in FIG. 5B, a DMA transfer status output signal TMO is added to FIG. 1B. . The DMA transfer request signal DMARQ is valid when the priority control input PRI and the page mode transfer state input PMI are both "0", and operates the RD / WR / DAK generation circuit 2 to implement DMA transfer. While this channel starts DMA transfer in the page mode and sets the row address and keeps the RAS inversion signal at "0", the page mode transfer state signal PMO is set to "1".
Other channels are prohibited from entering DMA transfer.

【００３４】図５（ａ）において、各チャンネルは、優
先順位が上位のチャンネルのＤＭＡ転送状態を示す上位
チャンネルのＰＲＯと回転優先順位の制御回路２０から
の回転優先順位制御信号ＣＰＣ０〜ＣＰＣ３との論理積
を自分のチャンネルのＰＲＩに入力し、自分より上位の
チャンネルがＤＭＡ転送中である場合、自分のＤＭＡ転
送を禁止している。また、回転優先順位の制御信号は優
先順位が最上位のチャンネルに対して“０”が入力さ
れ、ＤＭＡ転送が完了したチャンネルを最下位にするよ
うに制御信号を出力する。In FIG. 5A, each channel is composed of a higher priority channel PRO indicating the DMA transfer state of a higher priority channel and a rotation priority control signal CPC0 to CPC3 from the rotation priority control circuit 20. The logical product is input to the PRI of its own channel, and when a higher-order channel is performing DMA transfer, its own DMA transfer is prohibited. As the control signal of the rotation priority, “0” is input to the channel with the highest priority, and the control signal is output so that the channel for which the DMA transfer is completed is the lowest.

【００３５】ページモード転送状態入力ＰＭＩには、自
分以外のチャンネルのページモードによる転送状態を入
力しており、これによって、自分が優先順位的にはＤＭ
Ａ転送可能な状態にあっても、下位がページモードによ
る連続転送状態にある場合は、ＤＭＡ転送に入ることを
待つようにしている。The page mode transfer state input PMI is used to input the transfer state of the channel other than the own channel in the page mode.
Even if the A transfer is possible, if the lower level is in the continuous transfer state in the page mode, it is waited to start the DMA transfer.

【００３６】図６は、本実施例での複数のチャンネルが
非同期にＤＭＡ転送を要求した場合のタイミング図であ
り、ＣＨ１がＤＲＡＭのページモードによるＤＭＡ転送
中に、優先順位が高いＣＨ０のＤＭＡ転送要求が発生し
た場合を示している。FIG. 6 is a timing chart in the case where a plurality of channels request DMA transfer asynchronously in the present embodiment. During the DMA transfer in the page mode of the DRAM in the CH1, the DMA transfer of the CH0 having a higher priority is performed. Indicates when a request has occurred.

【００３７】初期状態は、ＣＨ０の優先順位が最上位な
のでＣＰＣＯは“０”である。ＣＨ１でＤＭＡ転送要求
が発生して、ＤＭＡＲＱ１が“１”となった。この時点
で、ＣＨ１よりも上位のＣＨ０でＤＭＡ転送が行われて
おらず（ＲＰ０＝“０”）、かつ自分以外のチャンネル
で、ページモードによるＤＭＡ転送が行われていない
（ＰＭＯ０＝ＰＭＯ２＝ＰＭＯ３＝“０”）ため、ＣＨ
１のＤＭＡ転送が始まった。ＣＨ１が３回転送したこと
ろで、より優先順位の高いＣＨ０のＤＭＡ転送要求が発
生しＤＭＡＲＱ０が“１”となったが、ページモード転
送状態出力ＰＭＯ（ＣＨ１）が“１”であるため、ＣＨ
０のＰＭＩには、“１”が入力されており、ＣＨ０はＤ
ＭＡ転送を開始できない。In the initial state, since the priority of CH0 is the highest, CPCO is "0". A DMA transfer request occurred on CH1, and DMARQ1 became "1". At this point, no DMA transfer is performed on CH0 higher than CH1 (RP0 = "0"), and no DMA transfer is performed on any other channel in the page mode (PM0 = PM02 = PMO3). = “0”), CH
One DMA transfer has begun. Since the transfer of CH1 has been performed three times, a DMA transfer request of CH0 having a higher priority is generated and DMARQ0 becomes "1". However, since the page mode transfer state output PMO (CH1) is "1", CH
"1" is input to the PMI of 0, and CH0 is
MA transfer cannot be started.

【００３８】ＣＨ１のＤＭＡ転送が進んで、ロウアドレ
スを書き換えるために反転ＲＡＳが“１”になると、ペ
ージモード転送状態出力ＰＭＯ（ＣＨ１）は、“０”に
なるため、ＣＨ０のページモード転送入力ＰＭＩ（ＣＨ
０）には、“０”が入力され、ＤＭＡ転送が可能とな
り、ＣＨ０はＤＭＡ転送を開始し、ＣＨ１はＤＭＡ転送
を中断する。ＣＨ０のＤＭＡ転送が終了すると、ＰＲ０
＝ＰＭＯ０＝“０”になり、回転優先順位制御信号ＣＰ
Ｃ１が“０”となるのでＣＨ１の優先順位が最上位とな
り、再びＣＨ１がＤＭＡ転送を開始する。この例では、
ＣＨ１のＤＭＡ転送が終了するまでのタイミングが示さ
れている。When the DMA transfer of CH1 proceeds and RAS becomes "1" to rewrite the row address, the page mode transfer state output PMO (CH1) becomes "0". PMI (CH
In (0), "0" is input to enable DMA transfer, CH0 starts DMA transfer, and CH1 interrupts DMA transfer. When the DMA transfer of CH0 ends, PR0
= PMO0 = "0", and the rotation priority control signal CP
Since C1 becomes "0", the priority of CH1 becomes the highest, and CH1 starts DMA transfer again. In this example,
The timing until the DMA transfer of CH1 ends is shown.

【００３９】図７は本発明の第４の実施例を示すブロッ
ク図であり、図５（ａ）に対してＤＭＡ転送状況出力信
号ＴＭＯが削除されている。この場合、図３と同じＤＭ
Ａ転送制御回路１０が用いられている。FIG. 7 is a block diagram showing a fourth embodiment of the present invention. The DMA transfer status output signal TMO is omitted from FIG. 5A. In this case, the same DM as in FIG.
An A transfer control circuit 10 is used.

【００４０】図８は、本実施例で複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図であ
り、図４の場合と同様の動作をする。FIG. 8 is a timing chart when a plurality of channels asynchronously request DMA transfer in the present embodiment, and the operation is the same as that in FIG.

【００４１】[0041]

【発明の効果】以上説明したように本発明は、各チャン
ネル毎に優先順位が下位のチャンネルまたは他のチャン
ネルの反転ＲＡＳ信号が“１”であることを上位に知ら
せ、または他のチャンネルの反転ＲＡＳ信号が“１”で
あることを各チャンネルに知らせて、上位のチャンネル
のＤＭＡ転送を禁止させることにより、下位のチャンネ
ルがページモードによるＤＭＡ転送中であった場合に上
位のチャンネルにＤＭＡ転送要求が発生してもこれを待
たせることができ、ＤＲＡＭのページモードによる転送
サイクルの削減を有効に維持することができるという効
果がある。As described above, according to the present invention, for each channel, the higher RAS signal of the lower priority channel or another channel is notified to the upper level, or the other channel is inverted. By notifying each channel that the RAS signal is "1" and prohibiting the DMA transfer of the upper channel, a DMA transfer request to the upper channel is performed when the lower channel is performing the DMA transfer in the page mode. Is generated, there is an effect that the reduction of the transfer cycle in the page mode of the DRAM can be effectively maintained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ），（ｂ）は本発明の一実施例を示すブロ
ック図およびそのＤＭＡ転送制御回路のブロック図。FIGS. 1A and 1B are a block diagram showing an embodiment of the present invention and a block diagram of a DMA transfer control circuit thereof.

【図２】図１の動作を説明するタイミング図。FIG. 2 is a timing chart for explaining the operation of FIG. 1;

【図３】本発明の第２の実施例に用いるＤＭＡ転送制御
回路のブロック図。FIG. 3 is a block diagram of a DMA transfer control circuit used in a second embodiment of the present invention.

【図４】図３の動作を説明するタイミング図。FIG. 4 is a timing chart for explaining the operation of FIG. 3;

【図５】（ａ），（ｂ）は本発明の第３の実施例を示す
ブロック図およびそのＤＭＡ転送制御回路のブロック
図。FIGS. 5A and 5B are a block diagram showing a third embodiment of the present invention and a block diagram of a DMA transfer control circuit thereof.

【図６】図５の動作を説明するタイミング図。FIG. 6 is a timing chart for explaining the operation of FIG. 5;

【図７】本発明の第４の実施例を示すブロック図。FIG. 7 is a block diagram showing a fourth embodiment of the present invention.

【図８】図７の動作を説明するタイミング図。FIG. 8 is a timing chart for explaining the operation of FIG. 7;

【図９】（ａ），（ｂ）は従来の固定優先順位方式のＤ
ＭＡコントローラの一例のブロック図およびそのＤＭＡ
転送制御回路のブロック図。9 (a) and 9 (b) show a conventional fixed priority type D
Block diagram of one example of MA controller and its DMA
FIG. 3 is a block diagram of a transfer control circuit.

【図１０】（ａ），（ｂ）はＤＲＡＭのページモードお
よび通常モードのＤＭＡ転送サイクルのタイミング図。FIGS. 10A and 10B are timing diagrams of a DMA transfer cycle in a page mode and a normal mode of a DRAM.

【図１１】図９の動作を説明するタイミング図。FIG. 11 is a timing chart for explaining the operation of FIG. 9;

【図１２】（ａ），（ｂ）は従来の回転優先順位方式の
ＤＭＡコントローラの一例のブロック図およびそのＤＭ
Ａ転送制御回路のブロック図。12A and 12B are a block diagram of an example of a conventional rotation priority type DMA controller and its DM.
FIG. 3 is a block diagram of an A transfer control circuit.

【図１３】図１２の動作を説明するタイミング図。FIG. 13 is a timing chart for explaining the operation of FIG. 12;

【符号の説明】[Explanation of symbols]

２，２ａ〜２ｃ ＲＤ／ＷＲ／ＤＡＫ生成回路 ３ アドレスカウンタ ４，２１〜２４ ＡＮＤゲート ５ インバータ ６，１４，１５，２５〜２８ ＯＲゲート ７ 連続転送カウンタ １０〜１３，１０ａ〜１３ａ，１０ｃ〜１３ｃ ＤＭ
Ａ転送制御回路 ２０ 回転優先順位制御回路 ＤＭＡＲＱ０〜３ ＤＭＡ転送要求信号 ＤＭＡＡＫ０〜３ ＤＭＡ転送認識信号 ＩＯＷＲ ＣＰＵ周辺コントローラ書込信号 ＩＯＲＤ ＣＰＵ周辺コントローラ読出信号 ＲＡＳ ＤＲＡＭロウアドレス選択信号 ＣＡＳ ＤＲＡＭカラムアドレス選択信号 Ａ７〜０ アドレス信号 ＰＲ０〜３ 優先順位制御信号 ＰＭ０〜３ ページモード転送状態信号 ＣＰＣ０〜３ 回転優先順位制御信号 ＰＲＩ 優先順位制御入力 ＰＲＯ 優先順位制御出力 ＰＭＩ ページモード転送状態入力 ＰＭＯ ページモード転送状態出力 ＴＭＯ ＤＭＡ転送状況出力2, 2a to 2c RD / WR / DAK generation circuit 3 Address counter 4, 21 to 24 AND gate 5 Inverter 6, 14, 15, 25 to 28 OR gate 7 Continuous transfer counter 10 to 13, 10a to 13a, 10c to 13c DM
A transfer control circuit 20 rotation priority control circuit DMARQ0-3 DMA transfer request signal DMAAK0-3 DMA transfer recognition signal IOWR CPU peripheral controller write signal IORD CPU peripheral controller read signal RAS DRAM row address selection signal CAS DRAM column address selection signal A7 ０0 Address signal PR0-3 Priority control signal PM0-3 Page mode transfer status signal CPC0-3 Rotation priority control signal PRI Priority control input PRO Priority control output PMI Page mode transfer status input PMO Page mode transfer status output TMO DMA transfer status output

フロントページの続き (72)発明者 石川 豊 神奈川県川崎市中原区小杉町一丁目403 番53日本電気アイシーマイコンシステム 株式会社内 (72)発明者 黒川 秀文 東京都港区芝五丁目７番１号日本電気株 式会社内 (56)参考文献 特開 昭56−44925（ＪＰ，Ａ) 特開 平１−211155（ＪＰ，Ａ) 特開 昭64−65656（ＪＰ，Ａ) 特開 昭62−82592（ＪＰ，Ａ) 特開 昭58−224497（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/02,13/28,13/30 Continuation of the front page (72) Inventor Yutaka Ishikawa 1-403-3, Kosugicho, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Within NEC Icy Microcomputer Systems Co., Ltd. (72) Inventor Hidefumi Kurokawa 5-7-1 Shiba, Minato-ku, Tokyo (56) References JP-A-56-44925 (JP, A) JP-A-1-211155 (JP, A) JP-A-64-65656 (JP, A) JP-A-62-82592 (JP, A) JP-A-58-224497 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G06F 12/02, 13/28, 13/30

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数のＤＲＡＭからなる各メモリチャン
ネル間を各ＤＭＡ転送制御回路により固定優先順位ある
いは回転優先順位をもって制御を行うＤＭＡコントロー
ラにおいて、前記各ＤＭＡ転送制御回路は、前記各メモ
リチャンネルのデータアクセス期間中に、他のメモリチ
ャンネルに対してバスを占有することを示しＤＲＡＭが
ページモードとなった時にページモードの転送状態出力
信号を出力することと、この転送状態出力信号を優先順
位が下位にあるメモリチャンネルから入力した時、前記
各メモリチャンネルがＤＭＡ転送に入ることを禁止する
ゲート回路を備えることを特徴とするＤＭＡコントロー
ラ。1. A DMA controller which controls each memory channel comprising a plurality of DRAMs with a fixed priority or a rotation priority by means of each DMA transfer control circuit, wherein each DMA transfer control circuit comprises: during the access period, it indicates to DRAM to occupy the bus to other memory channel
Outputting a transfer status output signal of the page mode when the page mode is set, and prohibiting each memory channel from entering the DMA transfer when this transfer status output signal is input from a memory channel having a lower priority. A DMA controller, comprising: 【請求項２】 ページモード転送状態出力信号が、各チ
ャンネルが他のチャンネルに対してバスを占有する期間
を設定しロードされた連続転送値を各ＤＭＡ転送ごとに
１減算する連続転送カウンタの出力から得られる請求項
１記載のＤＭＡコントローラ。2. A page mode transfer status output signal sets a period during which each channel occupies a bus with respect to another channel, and transfers a loaded continuous transfer value for each DMA transfer.
1 DMA controller according to claim 1, wherein obtained from the output of the continuous transfer counter you subtraction.