JPH05197619A - Memory control circuit for multi-cpu - Google Patents
Memory control circuit for multi-cpuInfo
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- JPH05197619A JPH05197619A JP4031554A JP3155492A JPH05197619A JP H05197619 A JPH05197619 A JP H05197619A JP 4031554 A JP4031554 A JP 4031554A JP 3155492 A JP3155492 A JP 3155492A JP H05197619 A JPH05197619 A JP H05197619A
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Abstract
Description
【０００１】[0001]
【技術分野】本発明はマルチＣＰＵ用メモリ制御回路に
関し、とくに複数のＣＰＵがメモリを共有使用するコン
ピュータシステムにおけるマルチＣＰＵ用メモリ制御回
路に関するものである。TECHNICAL FIELD The present invention relates to a multi-CPU memory control circuit, and more particularly to a multi-CPU memory control circuit in a computer system in which a plurality of CPUs share a memory.
【０００２】[0002]
【従来技術】従来のかかるメモリ制御回路は図４に示す
構成である。図において、２つのＣＰＵ１，２はメモリ
３０を共通に使用可能である。両ＣＰＵ１，２がメモリ
３０を同時にアクセスするようなアクセス競合が生じた
場合には、タイミングコントローラ３１がこのアクセス
競合状態を検出してメモリコントローラ３２を制御する
ことにより、優先度の高いＣＰＵのアクセスを優先する
いわゆる排他制御動作を行うようになっている。2. Description of the Related Art A conventional memory control circuit of this type has the structure shown in FIG. In the figure, the two CPUs 1 and 2 can commonly use the memory 30. When an access conflict occurs in which both the CPUs 1 and 2 simultaneously access the memory 30, the timing controller 31 detects the access conflict state and controls the memory controller 32 to access the CPU having a high priority. The so-called exclusive control operation that gives priority to is performed.
【０００３】この様に、従来のメモリ制御回路では、あ
る１つのＣＰＵがメモリアクセスを行っているとき、他
のＣＰＵはアクセスを行えず、停止させられる構成であ
るので、システム全体の性能が低下するという欠点があ
る。As described above, in the conventional memory control circuit, when one CPU is accessing the memory, the other CPU cannot access and is stopped, so that the performance of the entire system is deteriorated. There is a drawback that
【０００４】[0004]
【発明の目的】そこで、本発明はかかる従来技術の欠点
を解決すべくなされたものであって、その目的とすると
ころは、複数のＣＰＵが同時にメモリアクセスを行うこ
とを可能として、システム全体の性能を向上させるよう
にしたマルチＣＰＵ用メモリ制御回路を提供することに
ある。SUMMARY OF THE INVENTION Therefore, the present invention has been made to solve the drawbacks of the prior art, and an object of the present invention is to enable a plurality of CPUs to access a memory at the same time, and It is an object of the present invention to provide a memory control circuit for a multi-CPU, which has improved performance.
【０００５】[0005]
【発明の構成】本発明によるマルチＣＰＵ用メモリ制御
回路は、第１及び第２のＣＰＵから共通にアクセス自在
でかつアドレス割当て方式がインタリーブ方式とされた
複数のアドレス空間を有するメモリと、前記第１及び第
２のＣＰＵからのアクセスアドレスを前記アドレス空間
の各々へ夫々択一的に導出する手段と、前記第１及び第
２のＣＰＵと前記アドレス空間の各々との間の各アクセ
スデータを夫々択一的に接続する手段と、前記第１およ
び第２のＣＰＵのアクセスアドレスが前記アドレス空間
の１つに対して競合したときに、予め定められた方のＣ
ＰＵのアクセスを待合わ制御する手段とを含むことを特
徴とする。A memory control circuit for a multi-CPU according to the present invention comprises a memory having a plurality of address spaces which are commonly accessible from the first and second CPUs and whose address allocation method is an interleave method, and Means for selectively deriving access addresses from the first and second CPUs to the respective address spaces, and respective access data between the first and second CPUs and the respective address spaces, respectively. When the access means of the alternative CPU and the access addresses of the first and second CPUs compete for one of the address spaces, the predetermined C
And means for waiting and controlling the access of the PU.
【０００６】[0006]
【実施例】以下に本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【０００７】図１は本発明の実施例のブロック図であ
る。先ず、メモリについて説明すると、本発明の実施例
では、メモリ３０は２つのメモリブロック１０，１１か
ら構成されており、これ等両メモリブロックの各アドレ
ス空間の割当ては図３に示す様ないわゆるインタリーブ
方式となっている。FIG. 1 is a block diagram of an embodiment of the present invention. First, the memory will be described. In the embodiment of the present invention, the memory 30 is composed of two memory blocks 10 and 11. The allocation of each address space of these two memory blocks is so-called interleaved as shown in FIG. It is a method.
【０００８】すなわち、第１のメモリブロックのアドレ
ス空間は、AB1 ＝“０”（「AB1 」は最下位から２番目
のアドレスビットを示す）となるアドレス群からなり、
１０進法では４ｎ番地と、４ｎ＋１番地（ｎは０を含む
正の整数）のアドレス群からなる。また、第２のメモリ
ブロックのアドレス空間は、AB1 ＝“１”となるアドレ
ス群からなり、同じく１０進法では４ｎ＋２番地と４ｎ
＋３番地のアドレス群からなっている。That is, the address space of the first memory block is made up of an address group in which AB1 = "0"("AB1" indicates the second lowest address bit),
In decimal notation, the address group consists of 4n addresses and 4n + 1 addresses (n is a positive integer including 0). The address space of the second memory block consists of an address group for which AB1 = "1". Similarly, in decimal notation, addresses 4n + 2 and 4n
It consists of a group of addresses at +3.
【０００９】尚、図３においては、４ビットの１６進法
で示しており、末尾にH を付して１６進法であることを
示し、以下同じとする。In FIG. 3, the hexadecimal system of 4 bits is shown, and H is added at the end to show that it is the hexadecimal system, and the same applies hereinafter.
【００１０】また、本実施例では、メモリアクセス単位
のワード幅は８ビット×２とし、よって例えばＣＰＵが
００００H 番地をアクセスするということは、００００
H 番地の他に０００１H 番地をも同時にアクセスするこ
とを意味する。つまり、ＣＰＵは１つのアクセスで２ｎ
番地と２ｎ＋１番地（１０進法表記）を同時にアクセス
することを意味する。In the present embodiment, the word width of the memory access unit is 8 bits × 2. Therefore, for example, the CPU accessing the address 0000H means 0000.
It means accessing not only H address but also 0001H address at the same time. In other words, the CPU needs 2n for one access.
It means that the address and the address 2n + 1 (decimal notation) are simultaneously accessed.
【００１１】図１において、マルチプレクサ３は、第１
のメモリブロック１０に対する書込み指令に応答して発
生されるタイミングコントローラ９からの指示により、
ＣＰＵ１または２からの書込みデータを選択して出力す
る。同様にマルチプレクサ４は、第２のメモリブロック
１１に対する書込み指令に応答して発生されるタイミン
グコントローラ９からの指示により、ＣＰＵ１または２
からの書込みデータを選択して出力する。In FIG. 1, the multiplexer 3 includes a first
By the instruction from the timing controller 9 generated in response to the write instruction to the memory block 10 of
The write data from the CPU 1 or 2 is selected and output. Similarly, the multiplexer 4 receives the instruction from the timing controller 9 generated in response to the write instruction to the second memory block 11, and then the CPU 1 or 2
Select the write data from and output.
【００１２】マルチプレクサ５は、ＣＰＵ１のメモリ読
出し指令に応答して発生されるタイミングコントローラ
９からの指示により、第１のメモリブロック１０または
第２のメモリブロック１１からの読出しデータを選択し
て出力する。同様に、マルチプレクサ６は、ＣＰＵ２の
メモリ読出し指令に応答して発生されるタイミングコン
トローラ９からの指令により、第１のメモリブロック１
０または第２のメモリブロック１１からの読出しデータ
を選択して出力する。The multiplexer 5 selects and outputs the read data from the first memory block 10 or the second memory block 11 according to an instruction from the timing controller 9 generated in response to the memory read command from the CPU 1. .. Similarly, the multiplexer 6 receives a command from the timing controller 9 generated in response to a memory read command from the CPU 2, and then the first memory block 1
0 or read data from the second memory block 11 is selected and output.
【００１３】マルチプレクサ７は、第１のメモリブロッ
ク１０に対するメモリアクセス（読出し書込み）指令に
応答して発生されるタイミングコントローラ９からの指
示により、ＣＰＵ１または２からのアドレスを選択して
出力する。同様に、マルチプレクサ８は、第２のメモリ
ブロック１１に対するメモリアクセス指令に応答して発
生されるタイミングコントローラ９からの指示により、
ＣＰＵ１または２からのアドレスを選択して出力する。The multiplexer 7 selects and outputs an address from the CPU 1 or 2 according to an instruction from the timing controller 9 generated in response to a memory access (read / write) command for the first memory block 10. Similarly, the multiplexer 8 receives an instruction from the timing controller 9 generated in response to a memory access instruction for the second memory block 11,
The address from the CPU 1 or 2 is selected and output.
【００１４】メモリコントローラ１２，１３はタイミン
グコントローラ９の指示により第１及び第２のメモリブ
ロック１０，１１の各制御を行う。The memory controllers 12 and 13 control each of the first and second memory blocks 10 and 11 according to an instruction from the timing controller 9.
【００１５】かかる構成において、ＣＰＵ１と２とが同
時にメモリアクセスを開始し、ＣＰＵ１が００００H 番
地から０００７H 番地まで、ＣＰＵ２が１０００H 番地
から１００７H 番地まで、夫々連続して（８ビット×
２）ワード幅でメモリアクセスを行う場合について説明
する。但し、ＣＰＵ１がＣＰＵ２よりもメモリアクセス
の優先度は高いものとし、タイミングコントローラ９に
よりその競合制御が行われるものとする。In such a configuration, the CPUs 1 and 2 start memory access at the same time, and the CPU 1 continuously addresses from 0000H to 0007H and the CPU 2 from 1000H to 1007H (8 bits x
2) A case of memory access with a word width will be described. However, it is assumed that the CPU 1 has a higher memory access priority than the CPU 2, and the timing controller 9 controls the contention.
【００１６】ＣＰＵ１は００００H 番地のメモリブロッ
クに対してアクセスを行う時、AB1＝“０”にする。ま
た、タイミングコントローラ９はマルチプレクサ３およ
び７にＣＰＵ１からのデータおよびアドレスを選択する
ように指示し、メモリコントローラ１２にメモリアクセ
スを開始するように指示する。The CPU 1 sets AB1 = "0" when accessing the memory block at address 0000H. Further, the timing controller 9 instructs the multiplexers 3 and 7 to select the data and address from the CPU 1 and the memory controller 12 to start the memory access.
【００１７】書込みの時はマルチプレクサ３をイネーブ
ルにし、読込みの時にはマルチプレクサ５をイネーブル
にする。アドレスの流れは、ＣＰＵ１→マルチプレクサ
７→メモリコントローラ１２となる。When writing, the multiplexer 3 is enabled, and when reading, the multiplexer 5 is enabled. The address flow is CPU 1 → multiplexer 7 → memory controller 12.
【００１８】また、データの流れは書込みの時ＣＰＵ１
→マルチプレクサ３→メモリブロック１０となり、読込
みを行うときメモリブロック１０→マルチプレクサ５→
ＣＰＵ１となる。この時、ＣＰＵ２は１０００H 番地の
メモリアクセスを行おうとしてもＣＰＵ１がメモリブロ
ック１０にアクセスをしているので、タイミングコント
ローラ９によって停止させられる。このようにしてＣＰ
Ｕ１は００００H 番地に対するメモリアクセスを終了す
る。Further, the data flow is such that the CPU 1
→ Multiplexer 3 → Memory block 10 and when reading, memory block 10 → Multiplexer 5 →
It becomes CPU1. At this time, since the CPU 1 is accessing the memory block 10 even if the CPU 2 tries to access the memory at address 1000H, it is stopped by the timing controller 9. CP in this way
U1 ends the memory access to address 0000H.
【００１９】次にＣＰＵ１は０００２H 番地のメモリア
クセスを開始する。一方、ＣＰＵ２はＣＰＵ１がメモリ
ブロック１０を未使用であることをタイミングコントロ
ーラ９によって知らされ、メモリブロック１０の１００
０H 番地に対してメモリアクセスを開始する。Next, the CPU 1 starts the memory access at the address 0002H. On the other hand, the CPU 2 is informed by the timing controller 9 that the CPU 1 is not using the memory block 10,
Start memory access to address 0H.
【００２０】ＣＰＵ１は０００２H 番地のメモリに対し
てアクセスを行うため、AB1 ＝“１”にし、ＣＰＵ２は
１０００H 番地のメモリに対してアクセスを行うためAB
1 ＝“０”にする。また、タイミングコントローラ９は
ＣＰＵ１のメモリアクセスのために、マルチプレクサ４
に対しＣＰＵ１からのデータを選択するように指示し、
マルチプレクサ８に対しＣＰＵ１からのアドレスを選択
するように指示し、メモリコントローラ１３に対しては
メモリアクセスを開始するように指示する。Since the CPU 1 accesses the memory at the address 0002H, AB1 is set to "1", and the CPU 2 makes an access to the memory at the address 1000H, AB.
Set 1 to “0”. Further, the timing controller 9 uses the multiplexer 4 to access the memory of the CPU 1.
Instruct to select data from CPU1,
The multiplexer 8 is instructed to select the address from the CPU 1, and the memory controller 13 is instructed to start the memory access.
【００２１】さらにタイミングコントローラ９は、書込
みの時は、マルチプレクサ４にＣＰＵ１のデータを選択
させ出力をイネーブルにし、読込みの時はマルチプレク
サ５にメモリブロック１１のデータを選択させ出力をイ
ネーブルにする。Further, the timing controller 9 enables the multiplexer 4 to select the data of the CPU 1 to enable the output when writing, and enables the multiplexer 5 to select the data of the memory block 11 to enable the output when reading.
【００２２】また、ＣＰＵ２のメモリアクセスのため
に、マルチプレクサ３にＣＰＵ２からのデータを選択す
るように、マルチプレクサ７にＣＰＵ２からのアドレス
を選択するように指示し、メモリコントローラ１２にメ
モリアクセスを開始するように指示する。Further, for the memory access of the CPU 2, the multiplexer 3 is instructed to select the data from the CPU 2, and the multiplexer 7 is instructed to select the address from the CPU 2, and the memory controller 12 starts the memory access. To instruct.
【００２３】書込みの時はマルチプレクサ３にＣＰＵ２
のデータを選択させ出力をイネーブルにし、読込みの時
はマルチプレクサ６にメモリブロック１０のデータを選
択させ出力をイネーブルにする。このときのアドレスの
流れは、ＣＰＵ１→マルチプレクサ８→メモリコントロ
ーラ１３となり、ＣＰＵ２→マルチプレクサ７→メモリ
コントローラ１２となる。At the time of writing, the multiplexer 2 has the CPU 2
Data is selected and the output is enabled, and at the time of reading, the multiplexer 6 selects the data in the memory block 10 and the output is enabled. The address flow at this time is CPU1 → multiplexer 8 → memory controller 13, and CPU2 → multiplexer 7 → memory controller 12.
【００２４】ＣＰＵ１のデータの流れは、書込みの時Ｃ
ＰＵ１→マルチプレクサ４→メモリブロック１１、読込
みの時メモリブロック１１→マルチプレクサ５→ＣＰＵ
１となる。ＣＰＵ２のデータの流れは書込みの時ＣＰＵ
２→マルチプレクサ３→メモリブロック１０、読込みの
時メモリブロック１０→マルチプレクサ６→ＣＰＵ２と
なる。The data flow of the CPU 1 is C at the time of writing.
PU1 → multiplexer 4 → memory block 11, memory block 11 for reading → multiplexer 5 → CPU
It becomes 1. The data flow of CPU2 is CPU when writing
2 → multiplexer 3 → memory block 10, and memory block 10 for reading → multiplexer 6 → CPU 2.
【００２５】このようにして交互にメモリを使用し、Ｃ
ＰＵ１は００００H 番地から０００７H 番地まで、ＣＰ
Ｕ２は１０００H 番地から１００７H 番地までの、各メ
モリアクセスを完了する。In this way, the memory is alternately used, and C
PU1 is from 0000H to 0007H, CP
U2 completes each memory access from address 1000H to address 1007H.
【００２６】以上の一連の動作のタイミングを図２に示
す。図２を見てもわかるようにＣＰＵ１とＣＰＵ２のメ
モリアクセスが同時に行えることがわかる。尚、最初の
アクセスタイミングでは、両ＣＰＵ１，２が第１のメモ
リブロック１０に対してアクセス競合状態となるので、
優先度の低いＣＰＵ２のアクセスは、ＣＰＵ１の第１の
メモリブロック１０に対するアクセスが終了する間だけ
待たされることになる。The timing of the above series of operations is shown in FIG. As can be seen from FIG. 2, it can be seen that the CPU1 and the CPU2 can simultaneously access the memory. At the first access timing, both CPUs 1 and 2 are in an access contention state with respect to the first memory block 10,
The access of the CPU 2 having a low priority is delayed only while the access of the CPU 1 to the first memory block 10 is completed.
【００２７】尚、上記実施例においては、メモリを２つ
のメモリブロックとして、各アドレス空間割当てを、互
いに飛び飛びに付与して全体として連続する様ないわゆ
るインタリーブ方式としているが、メモリを３つ以上の
ブロックに分割して同様なアドレス割当てを行えば、１
つのメモリブロックに対して複数のＣＰＵからのアクセ
ス競合の発生確率はそれだけ小となって効率が良いが、
タイミング制御が複雑となることは避けられない。In the above embodiment, the memory is made into two memory blocks, and the address space allocations are given to each other in a discrete manner so as to be continuous as a whole. If divided into blocks and similar address allocation is performed, 1
The probability of occurrence of access competition from multiple CPUs for one memory block is small and efficient, but
It is unavoidable that the timing control becomes complicated.
【００２８】また、ＣＰＵ１についても２つのみならず
３つ以上の場合にも同様に適用可能であることは明らか
である。It is obvious that the CPU 1 can be applied not only to two CPUs but also to three or more CPUs.
【００２９】[0029]
【発明の効果】以上述べた如く、本発明によれば、複数
のＣＰＵが同時にメモリアクセスを行えるよう構成した
ので、マルチＣＰＵコンピュータシステムの性能向上が
可能となるという効果がある。As described above, according to the present invention, since a plurality of CPUs can simultaneously access the memory, it is possible to improve the performance of the multi-CPU computer system.
【図１】本発明の実施例のシステムブロック図である。FIG. 1 is a system block diagram of an embodiment of the present invention.
【図２】本発明の実施例のメモリアクセスタイミングを
示す図である。FIG. 2 is a diagram showing memory access timing according to the embodiment of the present invention.
【図３】本発明の実施例のメモリブロックのアドレス割
当て例を示す図である。FIG. 3 is a diagram showing an example of address allocation of a memory block according to an embodiment of the present invention.
【図４】従来のマルチＣＰＵ用メモリ制御回路のブロッ
ク図である。FIG. 4 is a block diagram of a conventional multi-CPU memory control circuit.
１，２ ＣＰＵ ３〜８ マルチプレクサ ９ タイミングコントローラ １０，１１ メモリブロック １２，１３ メモリコントローラ ３０ メモリ 1, 2 CPU 3-8 Multiplexer 9 Timing controller 10, 11 Memory block 12, 13 Memory controller 30 Memory
Claims (1)
ス自在でかつアドレス割当て方式がインタリーブ方式と
された複数のアドレス空間を有するメモリと、前記第１
及び第２のＣＰＵからのアクセスアドレスを前記アドレ
ス空間の各々へ夫々択一的に導出する手段と、前記第１
及び第２のＣＰＵと前記アドレス空間の各々との間の各
アクセスデータを夫々択一的に接続する手段と、前記第
１および第２のＣＰＵのアクセスアドレスが前記アドレ
ス空間の１つに対して競合したときに、予め定められた
方のＣＰＵのアクセスを待合わ制御する手段とを含むこ
とを特徴とするマルチＣＰＵ用メモリ制御回路。1. A memory having a plurality of address spaces which are commonly accessible from a first and a second CPU and whose address allocation method is an interleave method;
And means for selectively deriving access addresses from the second CPU to each of the address spaces, and the first
And means for selectively connecting respective access data between the second CPU and each of the address spaces, and access addresses of the first and second CPUs to one of the address spaces. A memory control circuit for a multi-CPU, comprising means for waiting and controlling access of a predetermined CPU when there is a conflict.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031554A JPH05197619A (en) | 1992-01-22 | 1992-01-22 | Memory control circuit for multi-cpu |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031554A JPH05197619A (en) | 1992-01-22 | 1992-01-22 | Memory control circuit for multi-cpu |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197619A true JPH05197619A (en) | 1993-08-06 |
Family
ID=12334408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031554A Pending JPH05197619A (en) | 1992-01-22 | 1992-01-22 | Memory control circuit for multi-cpu |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197619A (en) |
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- 1992-01-22 JP JP4031554A patent/JPH05197619A/en active Pending
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