JPS63228498A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To relieve a load on a CPU by allowing the semiconductor storage device to process internal processing in case of accumulative arithmetic incorporating an accumulator. CONSTITUTION:An accumulator is built in a semiconductor storage device. That is, the accumulator is connected to a storage section (memory cell), and the accumulator has an adder function in addition to a conventional register function. Then an access means accesses a prescribed address of the storage section and the accumulator adds input data Din to the storage content at the address of the storage section, and the result of addition is stored again in the storage section. Thus, the number of times of the memory access by the CPU is decreased to relieve the load on the CPU.

Description

【発明の詳細な説明】 〔概　要〕 半導体記憶装置に累算器を内蔵させ、累算演算の場合に
は半導体記憶装置で内部的処理させることによりＣＰＵ
の負担を軽減させたものである。[Detailed Description of the Invention] [Summary] An accumulator is built into the semiconductor storage device, and in the case of an accumulation operation, the CPU performs internal processing in the semiconductor storage device.
This reduces the burden on

〔産業上の利用分野〕[Industrial application field]

本発明は累算演算機能を有する半導体記憶装置に関する
。The present invention relates to a semiconductor memory device having an accumulation calculation function.

〔従来の技術〕[Conventional technology]

−ａに、コンピュータシステムにおいて、累算演算 （ｖ）←（ｕ）＋　（Ｖ） ここで、（Ｕ）、（Ｖ）はランダムアクセスメモリ　（
ＲＡＭ）のＵ番地、Ｖ番地の内容、を行う場合には、中
央処理装置ｆ（ＣＰＵ）がＲＡＭのり番地の記憶内容を
読出してＣＰＵ内の累算器にロードし、引き続きＲＡＭ
のＶ番地の記憶内容を読出して累算器の内容に加算し、
さらに、累算器の内容をＲＡＭのＶ番地に格納する、と
いう処理手順が必要であった。−a, in a computer system, an accumulation operation (v)←(u)+ (V) where (U) and (V) are random access memory (
When executing the contents of addresses U and V of the RAM (RAM), the central processing unit f (CPU) reads the contents of the memory address of the RAM and loads it into the accumulator in the CPU, and then
Reads the memory contents of address V and adds it to the contents of the accumulator,
Furthermore, a processing procedure was required to store the contents of the accumulator at address V in the RAM.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、上述の従来方式においては、ＣＰＵのメ
モリアクセス回数が多いという問題点があった。However, the conventional method described above has a problem in that the number of times the CPU accesses the memory is large.

従って、本発明の目的は、ＣＰＵのメモリアクセス回数
を減少してＣＰＵの負担を軽減することにある。Therefore, an object of the present invention is to reduce the number of times the CPU accesses memory to reduce the load on the CPU.

〔問題点を解決するための手段〕[Means for solving problems]

上述の問題点を解決するための手段は第１図に示される
。第１図の半導体記憶装置には、累算器が内蔵されてい
る。つまり、記憶部（メモリセル）に累算器を接続しで
ある。なお、この累算器は通常のレジスタ機能に加えて
加算機能をも有する。A means for solving the above-mentioned problems is shown in FIG. The semiconductor memory device shown in FIG. 1 has a built-in accumulator. In other words, an accumulator is connected to the storage section (memory cell). Note that this accumulator has an addition function in addition to the normal register function.

そして、アクセス手段は記憶部の所定番地をアクセスし
、制御手段が累算器を制御したときには累算器は記憶部
の上記番地の記憶内容に人力データＤｉｎを加算し、そ
の加算結果は再び記憶部に格納される。Then, the access means accesses a predetermined address in the storage section, and when the control means controls the accumulator, the accumulator adds the human input data Din to the contents stored at the above address in the storage section, and the addition result is stored again. stored in the section.

〔作　用〕[For production]

上述の手段によれば、累算演算は半導体記憶装置内で行
われる。たとえば、ＣＰＵは直接アクセス可能なメモリ
空間の全体あるいはある領域についてその空間がアクセ
スされたときに、ＣＰ　ｔＪは上記制御手段に特殊な信
号を送出して累算動作を行わせる。上記累算演算を行う
ときには、ＣＰＵは記憶部のＵ番地の記憶内容を読出し
てＣＰＵ内の累算器に一旦格納した後に記憶部のＶ番地
に格納させる。このとき、半導体記憶装置内の累算器の
一方には記憶部のＶ番地の記憶内容が供給され、他方に
は記憶部のＵ番地の記憶内容が供給されることになり、
この両者が累算器により加算されてその加算結果が記憶
部のＶ番地に格納されることになる。According to the above means, the accumulation operation is performed within the semiconductor memory device. For example, when the entire memory space or a certain area of the memory space that is directly accessible to the CPU is accessed, the CP tJ sends a special signal to the control means to perform an accumulation operation. When performing the above-mentioned accumulation operation, the CPU reads out the content stored at address U in the storage section, temporarily stores it in an accumulator within the CPU, and then stores it at address V in the storage section. At this time, one of the accumulators in the semiconductor memory device is supplied with the storage contents at address V of the storage section, and the other is supplied with the storage contents of address U of the storage section,
These two values are added by an accumulator, and the result of the addition is stored at address V in the storage section.

〔実施例〕〔Example〕

第２図は本発明の一実施例としての半導体記憶装置（Ｒ
ＡＭ）が適用されるコンピュータシステムを示すブロッ
ク回路図である。第２図において、１はＣＰＵ、２はプ
ログラム、定数等を格納するリードオンリメモリ　（Ｒ
ＯＭ）　、３は本発明に係るＲＡＭである。さらに、４
はダイレクトメモリアクセス制御袋ｆ　（ＤＭＡＣ）で
あって、外部とＲＡＭ　３との間のデータ転送をＣＰＵ
　１を介さずにいわゆるＤＭＡを行うものである。各要
素間はアドレスバス５およびデータバス６によって接続
されている。FIG. 2 shows a semiconductor memory device (R
FIG. 2 is a block circuit diagram showing a computer system to which AM) is applied. In Figure 2, 1 is a CPU, 2 is a read-only memory (R) that stores programs, constants, etc.
OM), 3 is a RAM according to the present invention. Furthermore, 4
is a direct memory access control bag f (DMAC), which controls data transfer between the outside and RAM 3.
This is to perform so-called DMA without going through 1. Each element is connected by an address bus 5 and a data bus 6.

なお、ＤＭＡは、ＤＭＡＣ４がｃｐｕ　ｉに対してバス
５゜６の占有要求信号Ｓｌｌを送出し、これに対し、ｃ
ｐｕ　ｉがＤＭＡＣ４に占有許可信号Ｓ＾を与えること
により、ＤＭＡＣ４はバス５，６を占有して行われるが
、この間、ｃｐｕ　ｉは別の処理を行うことができる。In addition, in the DMA, the DMAC4 sends the bus 5.6 occupancy request signal Sll to the cpu i, and in response, the cpu
When the pu i gives the occupancy permission signal S^ to the DMAC 4, the DMAC 4 occupies the buses 5 and 6, but during this time, the cpu i can perform other processing.

次に、ＲＡＭ　３を第３図を参照して詳細に説明する。Next, the RAM 3 will be explained in detail with reference to FIG.

第３図において、３０１はたとえばダイナミック型メモ
リセルであって、そのワード線は行選択手段としてのロ
ーアドレスバッファ３０２およびローデコーダ３０３に
よって選択され、メモリセルのコラム（ビット線）は列
選択手段としてのコラムアドレスバッファ３０４および
コラムデコーダ３０５によって選択される。３０６はＩ
１０ゲート、３０７はセンスアンプである。なお、この
場合、Ｉ１０ゲート３０６には２ビツトもしくはそれ以
上のデータが同時にアクセスされるものとする。In FIG. 3, 301 is, for example, a dynamic memory cell whose word line is selected by a row address buffer 302 and row decoder 303 as row selection means, and the column (bit line) of the memory cell is selected as column selection means. column address buffer 304 and column decoder 305. 306 is I
10 gates, 307 is a sense amplifier. In this case, it is assumed that two or more bits of data are accessed to the I10 gate 306 at the same time.

制御回路３０８はＣＰＵ　ｉからローアドレスストロー
ブ信号■τ丁を受信してロー系の制御を行うための種々
の内部制御信号を発生し、制御回路３０９はＣＰＵ　１
からコラムアドレスストローブ信号を受信してコラム系
の制御を行うための種々の内部制御信号を発生し、制御
回路３１０はＣＰＵ　１からライトイネーブル信号ＷＥ
を受信して入力データバッファ３１２を制御する信号を
発生する。The control circuit 308 receives the row address strobe signal ■τ from the CPU i and generates various internal control signals for controlling the row system.
The control circuit 310 receives a column address strobe signal from the CPU 1 and generates various internal control signals for controlling the column system.
and generates a signal to control the input data buffer 312.

制御回路３１１は本発明により設けられたものであって
、ＣＰＵ　１からの信号１１丁とライトイネープル信号
Ｗ百に応じて累算器を動作させ且つセレクタ３１４を動
作させる制御信号を発生する。The control circuit 311 is provided according to the present invention, and generates control signals for operating the accumulator and the selector 314 in response to the signals from the CPU 1 and the write enable signal W.

３１５は出力データバソファである。315 is an output data bath sofa.

次に第３図の動作を説明する。Next, the operation shown in FIG. 3 will be explained.

通常モードであれば、ＣＰｔ１１は第４図に示す信号Ｒ
ＡＳ、ＷＥと共に、信号ＣＡＳおよびアドレス信号ＡＤ
を発生する。この結果、制４１回路３１１は累算器３１
３の動作を停止させ、且つセレクタ３１４を入力バッフ
ァ３１２側に傾倒させる。つまり、書込みモードであれ
ば、入力データバソファ３１２からのデータＤｉｎがセ
レクタ３１４を介してアドレス信号Ａｒ）によりアクセ
スされたメモリセルアレイ３０１の番地に書込まれ、他
方、読出しモードであれば、アドレス信号ＡＤによりア
クセスされたメモリセルアレイ３０１の番地の記憶内容
が続出されて出カバソファ３１５を介して出力データＤ
ｏｕｔとしてデータバス６に送出される。In the normal mode, CPt11 is the signal R shown in FIG.
Along with AS and WE, the signal CAS and the address signal AD
occurs. As a result, the control 41 circuit 311
3 is stopped, and the selector 314 is tilted toward the input buffer 312 side. That is, in the write mode, the data Din from the input data buffer 312 is written to the address of the memory cell array 301 accessed by the address signal Ar) via the selector 314, while in the read mode, the data Din from the input data buffer 312 is written to the address of the memory cell array 301 accessed by the address signal Ar). The stored contents of the address of the memory cell array 301 accessed by the signal AD are successively outputted and output data D via the output buffer 315.
It is sent to the data bus 6 as out.

また、累算モードであれば、ＣＰＵ　１は第５図に示す
信号ＲＡＳ、ｎと共に、信号ＣＡＳおよびアドレス信号
ＡＤ（上述のＶ番地相当）を発生する。なお、この場合
には、ＣＰＵ　１は予めメモリセルアレイ３０１の所定
番地（上述のＵ番地相当）の記憶内容を読出してＣＰＵ
　ｌ内の累算器（図示せず）に格納しておく、そして、
また同時にｃｐｕ　ｉは自分の累算器からデータをデー
タバス６を介して入力データバッファ３１２に送出する
。このときは、制御１回路３１１は累算器３１３を動作
させると共にセレクタ３１４を累算器３１３側に傾倒さ
せる。この結果、アドレス信号ＡＤによってアクセスさ
れたＶ番地の記憶内容と入力データバッファ３１２より
入力されたＵ番地の記憶内容が累算器３１３において加
算され、その加算結果はセレクタ３１４を介して再びメ
モリセルアレイ３０１のｖ＠Ｊに格納される。Further, in the accumulation mode, the CPU 1 generates the signals RAS and n shown in FIG. 5, as well as the signal CAS and the address signal AD (corresponding to the above-mentioned address V). In this case, the CPU 1 reads out the memory contents of a predetermined address (corresponding to address U mentioned above) in the memory cell array 301 in advance, and
stored in an accumulator (not shown) in l, and
At the same time, CPU i sends data from its own accumulator to input data buffer 312 via data bus 6. At this time, the control 1 circuit 311 operates the accumulator 313 and tilts the selector 314 toward the accumulator 313 side. As a result, the storage contents at the address V accessed by the address signal AD and the storage contents at the U address input from the input data buffer 312 are added in the accumulator 313, and the addition result is sent back to the memory cell array via the selector 314. It is stored in v@J of 301.

上述の累算演算はＣＰＵ　１で行っているが、ＤＭＡＣ
４によってコンピュータ外部から次々とデータを取込ん
でそのデータをＲＡＭ　ａ内で累算演算することも可能
である。The above-mentioned accumulation operation is performed by CPU 1, but DMAC
4, it is also possible to take in data one after another from outside the computer and perform cumulative calculations on the data in RAM a.

また、累算演算結果が累算器３１３からオーバフローし
た場合には、前記アクセスされたアドレスを内部カラ４
夕３１３でインクリメントしてそのアドレスの内容とキ
ャリー分をさらに累積して格納すればオーバフローによ
るＣＰＵ　１への割込みもなく連続的に累積演算を行う
ことが可能になる。In addition, when the cumulative operation result overflows from the accumulator 313, the accessed address is transferred to the internal color 4.
If the address is incremented at step 313 and the contents of that address and the carry amount are further accumulated and stored, it becomes possible to perform the accumulation operation continuously without interrupting the CPU 1 due to overflow.

なお、制御回路３１１は、信号’ＴＫ丁、ＷＴの関係に
より通常モードか累算モードかを判別しているが、他の
信号を用いてもよい。Although the control circuit 311 determines whether the mode is the normal mode or the accumulation mode based on the relationship between the signals 'TK and WT, other signals may be used.

さらに、第６図、第７図は第３図の別の回路動作を示す
タイミング図である。すなわち、第６図に示す通常の書
込みアクセスが常に累算モードとなり、累算が行われる
ようにし、他方、第７図に示すモードによりアクセスさ
れた記憶内容をクリアするようにすることもできる。Furthermore, FIGS. 6 and 7 are timing diagrams showing another circuit operation of FIG. 3. That is, the normal write access shown in FIG. 6 may always be in the accumulation mode, where accumulation is performed, while the memory contents accessed in the mode shown in FIG. 7 may be cleared.

〔発明の効果〕 以上説明したように本発明によれば、累算演算は主に半
導体記憶装置に内蔵されたレジスタ機能および加算機能
を有する累算器により行うので、ＣＰＵの負担は軽減さ
れ、また、外部もしくはＣＰ　ｔＪ内累算器（アキュム
レータ）を減少させることもできる。[Effects of the Invention] As explained above, according to the present invention, since the accumulation operation is mainly performed by an accumulator having a register function and an addition function built into the semiconductor storage device, the burden on the CPU is reduced. It is also possible to reduce the external or internal CP tJ accumulator.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の構成を示すブロック回路図、第２図は
本発明の一実施例としての半導体記憶装置が適用される
コンピュータシステムを示すブロック回路図、 第３図は第２図のＲＡＭの詳細なブロック回路図、 第４図、第５図は第３図の回路動作を説明するためのタ
イミング図、 第６図、第７図は第３図の他の回路動作を説明するもの
であって、クリア機能を有する場合のタイミング図であ
る。 ｌ・・・ＣＰＵ、　　　　　　２・・・ＲＯＭ。 ３・・・ＲＡＭ、　　　　　　５・・・アドレスバス、
６・・・データバス、 ３０１・・・記憶部（メモリセルアレイ）、３１１・・
・制御回路、 ３１２・・・入力データバソファ、 ３１３・・・累算器、　　　３１４・・・セレクタ、３
１５・・・出力データバッファ。 本発明の基本構成図 第１図 本発明の実施例 第２図 通常モード 累算モード 第５図 通常モード クリアモード 第７図FIG. 1 is a block circuit diagram showing the configuration of the present invention, FIG. 2 is a block circuit diagram showing a computer system to which a semiconductor memory device as an embodiment of the present invention is applied, and FIG. 3 is a RAM shown in FIG. 4 and 5 are timing diagrams for explaining the operation of the circuit in FIG. 3, and FIGS. 6 and 7 are for explaining the operation of other circuits in FIG. 3. FIG. 4 is a timing diagram in the case where the clear function is provided. l...CPU, 2...ROM. 3...RAM, 5...Address bus,
6...Data bus, 301...Storage section (memory cell array), 311...
- Control circuit, 312... Input data bath sofa, 313... Accumulator, 314... Selector, 3
15...Output data buffer. Basic configuration diagram of the present invention Figure 1 Embodiments of the present invention Figure 2 Normal mode Accumulation mode Figure 5 Normal mode Clear mode Figure 7

Claims (1)

【特許請求の範囲】 １、記憶部（３０１）と、 該記憶部をアクセスするアクセス手段（３０２〜３０５
）と、 累算器（３１３）と、 該累算器を制御する制御手段（３１１）と、を具備し、 前記累算器が前記アクセス手段によりアクセスされた記
憶部の番地の記憶内容に入力データを加算して再び該番
地に格納するようにした半導体記憶装置。 ２、前記累算器がオーバフローした場合の該オーバフロ
ーを外部に指示するようにした特許請求の範囲第１項に
記載の半導体記憶装置。 ３、前記制御手段は、前記入力データおよび前記記憶内
容に関係なく、前記累算器をクリアする特許請求の範囲
第１項に記載の半導体記憶装置。 ４、前記制御手段が外部信号のタイミングに応じて前記
累算器を制御する特許請求の範囲第１項に記載の半導体
記憶装置。[Claims] 1. A storage section (301), and access means (302 to 305) for accessing the storage section.
), an accumulator (313), and a control means (311) for controlling the accumulator, wherein the accumulator inputs the stored contents of the address of the storage unit accessed by the access means. A semiconductor memory device that adds data and stores it again at the address. 2. The semiconductor memory device according to claim 1, wherein when the accumulator overflows, an overflow is indicated to the outside. 3. The semiconductor memory device according to claim 1, wherein the control means clears the accumulator regardless of the input data and the storage contents. 4. The semiconductor memory device according to claim 1, wherein the control means controls the accumulator according to the timing of an external signal.