JP3198144B2 - 半導体パッケージ - Google Patents
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を搭載した半
導体パッケージに係り、特に半導体素子と入出力ピンと
を接続する回路配線の電気抵抗を低減し、高速動作化に
対応し得る半導体パッケージに関する。
導体パッケージに係り、特に半導体素子と入出力ピンと
を接続する回路配線の電気抵抗を低減し、高速動作化に
対応し得る半導体パッケージに関する。
【０００２】
【従来の技術】半導体チップは、外部環境からの保護や
ハンドリング性の向上等を目的として、通常、セラミッ
クス基板等によってパッケージングした状態で使用され
ている。
ハンドリング性の向上等を目的として、通常、セラミッ
クス基板等によってパッケージングした状態で使用され
ている。
【０００３】図２は、従来のキャビティアップ型半導体
パッケージの構成例を示す断面図である。図２におい
て、パッケージ本体となるセラミックス基板１は、複数
のセラミックス層２を多段に積層一体化して形成された
多層セラミックス基板で構成されている。この多層セラ
ミックス基板１の内部には、厚膜法によって形成された
信号配線３やグランド層（接地電源層）４等の厚膜配線
（内部配線層）５が設けられる。また多層セラミックス
基板１の上側の一主面にはＬＳＩやパワーＩＣ等の半導
体素子（チップ）６が搭載され、この半導体素子６は、
多層セラミックス基板１の上面に被着される封止部材
（リッド）７に形成されるキャビティ８内に収容されて
いる。この封止部材７はその周縁部が樹脂接着剤や金属
ろう材によって多層セラミックス基板１の上面に接合さ
れ、上記キャビティ８は気密封止され。多層セラミック
ス基板１の表面には薄膜法によって形成されたボンディ
ングパッド９および表面配線層１０などの薄膜配線１１
が設けられており、半導体素子６はボンディングワイヤ
１２および表面配線層１０を介して厚膜配線（内部配線
層）５と電気的に接続されている。また多層セラミック
ス基板１の他方の主面には、上記厚膜配線５と電気的に
接続された入出力ピン（リードピン）１３が多数接合さ
れている。
パッケージの構成例を示す断面図である。図２におい
て、パッケージ本体となるセラミックス基板１は、複数
のセラミックス層２を多段に積層一体化して形成された
多層セラミックス基板で構成されている。この多層セラ
ミックス基板１の内部には、厚膜法によって形成された
信号配線３やグランド層（接地電源層）４等の厚膜配線
（内部配線層）５が設けられる。また多層セラミックス
基板１の上側の一主面にはＬＳＩやパワーＩＣ等の半導
体素子（チップ）６が搭載され、この半導体素子６は、
多層セラミックス基板１の上面に被着される封止部材
（リッド）７に形成されるキャビティ８内に収容されて
いる。この封止部材７はその周縁部が樹脂接着剤や金属
ろう材によって多層セラミックス基板１の上面に接合さ
れ、上記キャビティ８は気密封止され。多層セラミック
ス基板１の表面には薄膜法によって形成されたボンディ
ングパッド９および表面配線層１０などの薄膜配線１１
が設けられており、半導体素子６はボンディングワイヤ
１２および表面配線層１０を介して厚膜配線（内部配線
層）５と電気的に接続されている。また多層セラミック
ス基板１の他方の主面には、上記厚膜配線５と電気的に
接続された入出力ピン（リードピン）１３が多数接合さ
れている。
【０００４】一方、半導体素子の高集積化に伴ってボン
ディングワイヤ１２との接合部となるボンディングパッ
ド９および表面配線層１０の配設密度がより微細化して
おり、この微細化を達成するためにボンディングパッド
９を含めた表面配線層１０のみは、高密度配線が可能と
なることから、スパッタ法や蒸着法等の薄膜配線技術を
利用して形成された薄膜配線１１とされている。
ディングワイヤ１２との接合部となるボンディングパッ
ド９および表面配線層１０の配設密度がより微細化して
おり、この微細化を達成するためにボンディングパッド
９を含めた表面配線層１０のみは、高密度配線が可能と
なることから、スパッタ法や蒸着法等の薄膜配線技術を
利用して形成された薄膜配線１１とされている。
【０００５】
【発明が解決しようとする課題】しかしながら上記薄膜
配線は多層セラミックス基板内部に形成する厚膜配線と
比較して導電断面積が極めて微小となるため、配線回路
の抵抗値が高くなる欠点がある。
配線は多層セラミックス基板内部に形成する厚膜配線と
比較して導電断面積が極めて微小となるため、配線回路
の抵抗値が高くなる欠点がある。
【０００６】ちなみに図２に示すような従来の汎用の半
導体パッケージにおいて、ボンディングエリア内に形成
されるボンディングパッド９を含めた表面配線層１０の
長さＬは、半導体素子の集積度によっても異なるが、一
般に３〜８mm程度にも及び、ボンディングパッド９から
入出力ピン１３までに至る全配線長に対する上記表面配
線層１０等の薄膜配線長Ｌの比率は５０〜９５％にも達
していた。
導体パッケージにおいて、ボンディングエリア内に形成
されるボンディングパッド９を含めた表面配線層１０の
長さＬは、半導体素子の集積度によっても異なるが、一
般に３〜８mm程度にも及び、ボンディングパッド９から
入出力ピン１３までに至る全配線長に対する上記表面配
線層１０等の薄膜配線長Ｌの比率は５０〜９５％にも達
していた。
【０００７】したがって、半導体パッケージ全体の配線
抵抗値も高くなり、入出力信号の伝播遅延や信号減衰が
発生し易く、半導体装置の高速運転化に充分対応できな
い問題点があった。
抵抗値も高くなり、入出力信号の伝播遅延や信号減衰が
発生し易く、半導体装置の高速運転化に充分対応できな
い問題点があった。
【０００８】一方、半導体素子の大電力化や高集積化に
伴って、半導体素子からの発熱量は大幅に増加する傾向
があるため、従来の封止部材７を高熱伝導性材料で構成
し、この封止部材７に放熱材としての機能を併有させる
構造も考えられている。しかしながら、前記のような表
面配線層１０が長い場合には、封止部材７の多層セラミ
ックス基板１への接合部の面積を大きく確保することが
困難になり、放熱パスの断面積が減少し、充分な放熱性
が発揮できないという問題点もあった。
伴って、半導体素子からの発熱量は大幅に増加する傾向
があるため、従来の封止部材７を高熱伝導性材料で構成
し、この封止部材７に放熱材としての機能を併有させる
構造も考えられている。しかしながら、前記のような表
面配線層１０が長い場合には、封止部材７の多層セラミ
ックス基板１への接合部の面積を大きく確保することが
困難になり、放熱パスの断面積が減少し、充分な放熱性
が発揮できないという問題点もあった。
【０００９】一方において半導体装置の小型化および高
速運転化への要請はさらに高まり、半導体素子の高集積
化、高速化および大電力化も進められており、より配線
抵抗が少なく、また放熱特性が優れた半導体パッケージ
の開発が要請されている。
速運転化への要請はさらに高まり、半導体素子の高集積
化、高速化および大電力化も進められており、より配線
抵抗が少なく、また放熱特性が優れた半導体パッケージ
の開発が要請されている。
【００１０】本発明は上記の問題点および要請に対応す
るために発案されたものであり、半導体素子と入出力ピ
ンとを接続する回路配線全体の電気抵抗を低減し、高速
化に対応し得る半導体パッケージを提供することを目的
とする。
るために発案されたものであり、半導体素子と入出力ピ
ンとを接続する回路配線全体の電気抵抗を低減し、高速
化に対応し得る半導体パッケージを提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体パッケージは、半導体素子と、
この半導体素子に電気的に接続されるボンディングパッ
ドを含む薄膜配線とを有するセラミックス基板と、上記
セラミックス基板の表面に接合された入出力ピンと、上
記セラミックス基板内部に形成され、上記薄膜配線と入
出力ピンとを電気的に接続する厚膜配線とを備え、上記
ボンディングパッドから入出力ピンまでの全配線長に対
する上記薄膜配線長の比率を４〜４５％に設定したこと
を特徴とする。
め、本発明に係る半導体パッケージは、半導体素子と、
この半導体素子に電気的に接続されるボンディングパッ
ドを含む薄膜配線とを有するセラミックス基板と、上記
セラミックス基板の表面に接合された入出力ピンと、上
記セラミックス基板内部に形成され、上記薄膜配線と入
出力ピンとを電気的に接続する厚膜配線とを備え、上記
ボンディングパッドから入出力ピンまでの全配線長に対
する上記薄膜配線長の比率を４〜４５％に設定したこと
を特徴とする。
【００１２】
【作用】上記構成に係る半導体パッケージによれば、厚
膜配線と比較して電気抵抗が大きな薄膜配線の長さが全
配線長に対して占める比率を、従来より大幅に低減して
いるため、半導体素子から入出力ピンまでに至る全配線
抵抗を大幅に低減できる。したがって、配線抵抗に基づ
く信号遅延および信号減衰が大幅に改善され、半導体装
置の高速運転化に資することができる。
膜配線と比較して電気抵抗が大きな薄膜配線の長さが全
配線長に対して占める比率を、従来より大幅に低減して
いるため、半導体素子から入出力ピンまでに至る全配線
抵抗を大幅に低減できる。したがって、配線抵抗に基づ
く信号遅延および信号減衰が大幅に改善され、半導体装
置の高速運転化に資することができる。
【００１３】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。
【００１４】
【実施例】次に本発明の一実施例について添付図面を参
照して説明する。図１は本発明に係る半導体パッケージ
の一実施例を示す断面図である。なお図２に示す従来の
半導体パッケージと同一の要素または部品については同
一符号を付している。
照して説明する。図１は本発明に係る半導体パッケージ
の一実施例を示す断面図である。なお図２に示す従来の
半導体パッケージと同一の要素または部品については同
一符号を付している。
【００１５】すなわち本実施例に係る半導体パッケージ
は、一主面に搭載された半導体素子６と、この半導体素
子６に電気的に接続されるボンディングパッド９ａを含
む表面配線層１０ａなどの薄膜配線１１ａとを有するＡ
ｌＮ製多層セラミックス基板１ａと、上記多層セラミッ
クス基板１ａの他方の主面に接合された入出力ピン１３
と、上記多層セラミックス基板１ａの内部に形成され、
上記薄膜配線１１ａと入出力ピン１３とを電気的に接続
する信号配線３ａなどの厚膜配線５ａとを備え、上記ボ
ンディングパッド９ａから入出力ピン１３までの全配線
長に対する上記薄膜配線１１ａ長さの比率を４〜４５％
に設定して構成される。また窒化アルミニウム（Ａｌ
Ｎ）製多層基板１ａの半導体素子６が搭載されている一
主面には、断面コ字状の窒化アルミニウム製封止部材７
ａが接合されている。
は、一主面に搭載された半導体素子６と、この半導体素
子６に電気的に接続されるボンディングパッド９ａを含
む表面配線層１０ａなどの薄膜配線１１ａとを有するＡ
ｌＮ製多層セラミックス基板１ａと、上記多層セラミッ
クス基板１ａの他方の主面に接合された入出力ピン１３
と、上記多層セラミックス基板１ａの内部に形成され、
上記薄膜配線１１ａと入出力ピン１３とを電気的に接続
する信号配線３ａなどの厚膜配線５ａとを備え、上記ボ
ンディングパッド９ａから入出力ピン１３までの全配線
長に対する上記薄膜配線１１ａ長さの比率を４〜４５％
に設定して構成される。また窒化アルミニウム（Ａｌ
Ｎ）製多層基板１ａの半導体素子６が搭載されている一
主面には、断面コ字状の窒化アルミニウム製封止部材７
ａが接合されている。
【００１６】上記全配線長に対する薄膜配線長Ｌ0 の比
率の大小はパッケージ全体の電気抵抗に大きな影響を及
ぼすことが本発明者らの実験によって確認されている。
すなわち、同時焼成（ｃｏ−ｆｉｒｅ）によって多層セ
ラミックス基板内に形成された厚膜配線５ａの電気抵抗
は、薄膜配線と比較して極めて低い値となる。したがっ
て全配線長に占める薄膜配線１１ａの長さの比率を低減
することにより、半導体パッケージ全体としての配線抵
抗を低減することができる。
率の大小はパッケージ全体の電気抵抗に大きな影響を及
ぼすことが本発明者らの実験によって確認されている。
すなわち、同時焼成（ｃｏ−ｆｉｒｅ）によって多層セ
ラミックス基板内に形成された厚膜配線５ａの電気抵抗
は、薄膜配線と比較して極めて低い値となる。したがっ
て全配線長に占める薄膜配線１１ａの長さの比率を低減
することにより、半導体パッケージ全体としての配線抵
抗を低減することができる。
【００１７】本発明では上記薄膜配線長の比率を４〜４
５％に設定している。この比率が４５％を超えると、パ
ッケージ全体としての配線抵抗の低減効果が少なくなる
一方、比率が４％未満となると、多層セラミックス基板
内における配線の取り回しの自由度が減少したり、ワイ
ヤボンディングの位置精度をより高める必要性等が生
じ、半導体製造設備および製造プロセスが煩雑化してし
まうため、薄膜配線長Ｌ0 の比率は上記範囲に設定され
るが、より好ましくは８〜３０％の範囲に設定すること
が望ましい。
５％に設定している。この比率が４５％を超えると、パ
ッケージ全体としての配線抵抗の低減効果が少なくなる
一方、比率が４％未満となると、多層セラミックス基板
内における配線の取り回しの自由度が減少したり、ワイ
ヤボンディングの位置精度をより高める必要性等が生
じ、半導体製造設備および製造プロセスが煩雑化してし
まうため、薄膜配線長Ｌ0 の比率は上記範囲に設定され
るが、より好ましくは８〜３０％の範囲に設定すること
が望ましい。
【００１８】上記窒化アルミニウム製多層セラミックス
基板１ａは、複数のＡｌＮセラミックス層２ａを多層一
体化することによって構成された多層配線基板であり、
各セラミックス層２ａ上面には、所定の配線パターンを
有する信号配線３ａやグランド層４などの厚膜配線５ａ
が厚膜法により設けられている。この厚膜配線５ａは、
ＡｌＮを少量添加したＷなどの導電性物質が充填された
ビアホール１４ａを含んでおり、ＡｌＮ製多層基板１ａ
の半導体素子搭載面に形成されたボンディングパッド９
ａ、表面配線層１０ａと上記ビアホール１４ａを介して
電気的に接続される。上記ボンディングパッド９ａを含
む表面配線層１０ａは、高密度配線が可能であることか
ら、スパッタ法や蒸着法等の薄膜形成技術を利用して形
成された薄膜配線１１ａとされる。
基板１ａは、複数のＡｌＮセラミックス層２ａを多層一
体化することによって構成された多層配線基板であり、
各セラミックス層２ａ上面には、所定の配線パターンを
有する信号配線３ａやグランド層４などの厚膜配線５ａ
が厚膜法により設けられている。この厚膜配線５ａは、
ＡｌＮを少量添加したＷなどの導電性物質が充填された
ビアホール１４ａを含んでおり、ＡｌＮ製多層基板１ａ
の半導体素子搭載面に形成されたボンディングパッド９
ａ、表面配線層１０ａと上記ビアホール１４ａを介して
電気的に接続される。上記ボンディングパッド９ａを含
む表面配線層１０ａは、高密度配線が可能であることか
ら、スパッタ法や蒸着法等の薄膜形成技術を利用して形
成された薄膜配線１１ａとされる。
【００１９】ここで、薄膜配線１１ａとしては、例えば
厚さが約２００ｎｍのＴｉ層と、厚さが約５００ｎｍの
Ｎｉ層と、厚さが約５０ｎｍのＡｕ層との３層を順次薄
膜法により一体に積層した上に、さらに厚さが約４μｍ
のＡｕめっき層を形成したものを使用するとよい。通常
Ａｕ線から成るボンディングワイヤ１２と同一材料でめ
っき層を形成することにより、ボンディングワイヤ１２
と薄膜配線１１ａとの接合性が良好となる。
厚さが約２００ｎｍのＴｉ層と、厚さが約５００ｎｍの
Ｎｉ層と、厚さが約５０ｎｍのＡｕ層との３層を順次薄
膜法により一体に積層した上に、さらに厚さが約４μｍ
のＡｕめっき層を形成したものを使用するとよい。通常
Ａｕ線から成るボンディングワイヤ１２と同一材料でめ
っき層を形成することにより、ボンディングワイヤ１２
と薄膜配線１１ａとの接合性が良好となる。
【００２０】一方、多層セラミックス基板１ａ内部の面
方向に形成される信号配線３ａやグランド層４などの厚
膜配線５ａとしては、例えばカーボンを少量添加したＷ
ペーストなどの導電性物質を例えばスクリーン印刷法な
どの厚膜形成技術を利用して形成したものを使用する。
搭載された半導体素子６は、ボンディングワイヤ１２を
介してボンディングパッド９ａおよび表面配線層１０ａ
と電気的に接続されている。また入出力ピン（Ｉ／Ｏピ
ン、リードピン）１３は、上記厚膜配線５と電気的に接
続されるように、ＡｌＮ製多層セラミックス基板１ａの
下面側の主面に接合される。このようなＡｌＮ製多層セ
ラミックス基板は、例えば各セラミックス層２ａと厚膜
配線５ａ等となる導電性物質とを同時焼成することによ
って製造される。導電性物質としては、例えばカーボン
を少量添加したＷペーストなどが使用できる。
方向に形成される信号配線３ａやグランド層４などの厚
膜配線５ａとしては、例えばカーボンを少量添加したＷ
ペーストなどの導電性物質を例えばスクリーン印刷法な
どの厚膜形成技術を利用して形成したものを使用する。
搭載された半導体素子６は、ボンディングワイヤ１２を
介してボンディングパッド９ａおよび表面配線層１０ａ
と電気的に接続されている。また入出力ピン（Ｉ／Ｏピ
ン、リードピン）１３は、上記厚膜配線５と電気的に接
続されるように、ＡｌＮ製多層セラミックス基板１ａの
下面側の主面に接合される。このようなＡｌＮ製多層セ
ラミックス基板は、例えば各セラミックス層２ａと厚膜
配線５ａ等となる導電性物質とを同時焼成することによ
って製造される。導電性物質としては、例えばカーボン
を少量添加したＷペーストなどが使用できる。
【００２１】また窒化アルミニウム多層基板１ａの半導
体素子６搭載面には、前記の通り断面コ字状のＡｌＮ製
封止部材７ａが接合されており、搭載された半導体素子
６は、このＡｌＮ製封止部材７ａによって気密封止され
ている。そしてＡｌＮ製多層基板１ａとＡｌＮ製封止部
材７ａとの接合は、Ｐｂ−Ｓｎ半田、Ａｕ−Ｓｎ半田、
樹脂接着剤等により実施される。上記ＡｌＮ製封止部材
７ａは、ＡｌＮ製多層基板１ａに直接的に接合されてい
るため、半導体素子６の動作に伴って発生した熱はＡｌ
Ｎ製多層基板１ａを介してＡｌＮ製封止部材７ａからも
放散される。すなわちＡｌＮ製封止部材７ａは、放熱部
材としての機能も兼ね備えている。
体素子６搭載面には、前記の通り断面コ字状のＡｌＮ製
封止部材７ａが接合されており、搭載された半導体素子
６は、このＡｌＮ製封止部材７ａによって気密封止され
ている。そしてＡｌＮ製多層基板１ａとＡｌＮ製封止部
材７ａとの接合は、Ｐｂ−Ｓｎ半田、Ａｕ−Ｓｎ半田、
樹脂接着剤等により実施される。上記ＡｌＮ製封止部材
７ａは、ＡｌＮ製多層基板１ａに直接的に接合されてい
るため、半導体素子６の動作に伴って発生した熱はＡｌ
Ｎ製多層基板１ａを介してＡｌＮ製封止部材７ａからも
放散される。すなわちＡｌＮ製封止部材７ａは、放熱部
材としての機能も兼ね備えている。
【００２２】ここでＡｌＮ製封止部材７ａの接合部面積
は、ＡｌＮ製多層基板１ａからAlN製封止部材７ａへの
熱の伝達性能を直接左右するため、表面配線層１０ａの
形成精度やパッケージ本体の許容サイズを考慮した上で
可及的に大きく設定することが好ましい。
は、ＡｌＮ製多層基板１ａからAlN製封止部材７ａへの
熱の伝達性能を直接左右するため、表面配線層１０ａの
形成精度やパッケージ本体の許容サイズを考慮した上で
可及的に大きく設定することが好ましい。
【００２３】しかるに本実施例においては、ＡｌＮ製封
止部材７ａが接合する多層基板１ａの同一表面に形成す
る薄膜配線１１ａの長さが従来より大幅に低減されてい
るため、ボンディングエリアも削減することができる。
このボンディングエリアの削減に逆比例して多層基板１
ａに対するＡｌＮ製封止部材７ａの接合面積（放熱面
積）を増加させることが可能になり、半導体パッケージ
の放熱特性を大幅に改善することができる。
止部材７ａが接合する多層基板１ａの同一表面に形成す
る薄膜配線１１ａの長さが従来より大幅に低減されてい
るため、ボンディングエリアも削減することができる。
このボンディングエリアの削減に逆比例して多層基板１
ａに対するＡｌＮ製封止部材７ａの接合面積（放熱面
積）を増加させることが可能になり、半導体パッケージ
の放熱特性を大幅に改善することができる。
【００２４】またＡｌＮ製多層基板１ａおよび封止部材
７ａを構成する窒化アルミニウム焼結体は、他のセラミ
ックス材料と比較して本質的に高熱伝導率を有するもの
であるが、原料材質や焼結体製造条件によって種々の熱
伝導率を有するものが得られる。しかしながら、放熱特
性をも考慮した場合、特に１７０Ｗ／ｍ・Ｋ以上の高熱
伝導率を有するＡｌＮ焼結体を使用することが望まし
い。
７ａを構成する窒化アルミニウム焼結体は、他のセラミ
ックス材料と比較して本質的に高熱伝導率を有するもの
であるが、原料材質や焼結体製造条件によって種々の熱
伝導率を有するものが得られる。しかしながら、放熱特
性をも考慮した場合、特に１７０Ｗ／ｍ・Ｋ以上の高熱
伝導率を有するＡｌＮ焼結体を使用することが望まし
い。
【００２５】上記の通り本実施例に係る半導体パッケー
ジにおいては、厚膜配線５ａと比較して電気抵抗が大き
な薄膜配線１１ａの長さが全配線長に対して占める比率
を、従来より大幅に低減しているため、半導体素子６か
ら入出力ピン１３までに至る全配線抵抗を大幅に低減で
きる。したがって、配線抵抗に基づく信号遅延および信
号減衰が大幅に改善され、半導体装置の高速運転化に資
することができる。
ジにおいては、厚膜配線５ａと比較して電気抵抗が大き
な薄膜配線１１ａの長さが全配線長に対して占める比率
を、従来より大幅に低減しているため、半導体素子６か
ら入出力ピン１３までに至る全配線抵抗を大幅に低減で
きる。したがって、配線抵抗に基づく信号遅延および信
号減衰が大幅に改善され、半導体装置の高速運転化に資
することができる。
【００２６】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材７ａを多層セラミックス基板１ａの表面に
接合する場合に、放熱面積となる接合部面積を広く確保
することができ、半導体パッケージの放熱特性をより向
上させることができる。
グエリアも減少させることができるため、放熱材を兼用
した封止部材７ａを多層セラミックス基板１ａの表面に
接合する場合に、放熱面積となる接合部面積を広く確保
することができ、半導体パッケージの放熱特性をより向
上させることができる。
【００２７】ちなみに図２に示す従来構造の半導体パッ
ケージにおいては、ボンディングパッド９を含めた表面
配線層１０などの薄膜配線１１の平均長さＬが６．９mm
である一方、各セラミックス基板２表面に形成された信
号配線３およびビアホール１４内に充填した導電性物質
の長さを加算した厚膜配線５の長さは、平均して２．４
mmであり、全配線長（９．３mm）に対する薄膜配線１１
の長さの比率は、７４．２％と高い値を有し、また全配
線長における抵抗値の平均値は０．５Ωと高かった。
ケージにおいては、ボンディングパッド９を含めた表面
配線層１０などの薄膜配線１１の平均長さＬが６．９mm
である一方、各セラミックス基板２表面に形成された信
号配線３およびビアホール１４内に充填した導電性物質
の長さを加算した厚膜配線５の長さは、平均して２．４
mmであり、全配線長（９．３mm）に対する薄膜配線１１
の長さの比率は、７４．２％と高い値を有し、また全配
線長における抵抗値の平均値は０．５Ωと高かった。
【００２８】一方、図１に示す本実施例の半導体パッケ
ージによれば、図２に示す従来の半導体パッケージと同
一の半導体素子を搭載しているにも拘らず、パッケージ
１個当りの薄膜配線１１ａの平均長さＬ0 が１．９〜
２．１mmの範囲にある一方、多層セラミックス基板１ａ
内に設けた厚膜配線５ａの長さが７．０〜７．４mmの範
囲にあり、平均全配線長（９．２mm）に対する薄膜配線
１１ａの長さの比率は、１９．９〜２４．６％の範囲で
あり、また全配線長における抵抗値の平均値は０．３Ω
の範囲であった。
ージによれば、図２に示す従来の半導体パッケージと同
一の半導体素子を搭載しているにも拘らず、パッケージ
１個当りの薄膜配線１１ａの平均長さＬ0 が１．９〜
２．１mmの範囲にある一方、多層セラミックス基板１ａ
内に設けた厚膜配線５ａの長さが７．０〜７．４mmの範
囲にあり、平均全配線長（９．２mm）に対する薄膜配線
１１ａの長さの比率は、１９．９〜２４．６％の範囲で
あり、また全配線長における抵抗値の平均値は０．３Ω
の範囲であった。
【００２９】したがって、従来構造の半導体パッケージ
と比較してパッケージ全体としての配線抵抗を大幅に低
減することができ、高速動作化に対応できる半導体パッ
ケージが得られることが確認できた。
と比較してパッケージ全体としての配線抵抗を大幅に低
減することができ、高速動作化に対応できる半導体パッ
ケージが得られることが確認できた。
【００３０】以上説明した実施例においては、キャビテ
ィアップ型の半導体パッケージを例にとり説明したが、
本発明は上記実施例に限定されずキャビティダウン型、
その他の半導体パッケージにも同様に適用することがで
きる。
ィアップ型の半導体パッケージを例にとり説明したが、
本発明は上記実施例に限定されずキャビティダウン型、
その他の半導体パッケージにも同様に適用することがで
きる。
【００３１】
【発明の効果】以上説明の通り本発明に係る半導体パッ
ケージによれば、厚膜配線と比較して電気抵抗が大きな
薄膜配線の長さが全配線長に対して占める比率を、従来
より大幅に低減しているため、半導体素子から入出力ピ
ンまでに至る全配線抵抗を大幅に低減できる。したがっ
て、配線抵抗に基づく信号遅延および信号減衰が大幅に
改善され、半導体装置の高速運転化に資することができ
る。
ケージによれば、厚膜配線と比較して電気抵抗が大きな
薄膜配線の長さが全配線長に対して占める比率を、従来
より大幅に低減しているため、半導体素子から入出力ピ
ンまでに至る全配線抵抗を大幅に低減できる。したがっ
て、配線抵抗に基づく信号遅延および信号減衰が大幅に
改善され、半導体装置の高速運転化に資することができ
る。
【００３２】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。
【図１】本発明に係る半導体パッケージの一実施例を示
す断面図。
す断面図。
【図２】従来の半導体パッケージの構造例を示す断面
図。
図。
１，１ａ 多層セラミックス基板 ２，２ａ セラミックス層 ３，３ａ 信号配線 ４ グランド層（接地電源層） ５，５ａ 厚膜配線（内部配線層） ６ 半導体素子（チップ） ７，７ａ 封止部材（リッド） ８，８ａ キャビティ ９，９ａ ボンディングパッド １０，１０ａ 表面配線層 １１，１１ａ 薄膜配線 １２ ボンディングワイヤ １３ 入出力ピン（リードピン） １４，１４ａ ビアホール（スルーホール） Ｌ，Ｌ0 薄膜配線の長さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 紀實 神奈川県横浜市鶴見区末広町２の４ 株 式会社東芝 京浜事業所内 (56)参考文献 特開 昭60−14457（ＪＰ，Ａ) 特開 昭60−14456（ＪＰ，Ａ) 特開 平２−40937（ＪＰ，Ａ) 特開 平１−194393（ＪＰ，Ａ) 特開 昭61−230395（ＪＰ，Ａ) 特開 平１−1268（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/52
Claims (4)
- 【請求項１】 半導体素子と、この半導体素子に電気的
に接続され、ワイヤボンディングを行うためのボンディ
ングパッドを含む薄膜配線とを有する多層セラミックス
基板と、上記セラミックス基板のボンディングパッドを
設けた面と反対側の表面に接合された入出力ピンと、上
記セラミックス基板内部に形成され、上記薄膜配線と入
出力ピンとを電気的に接続する信号配線を含む厚膜配線
とを備え、上記ボンディングパッドから入出力ピンまで
の全配線長に対する上記薄膜配線長の比率を４〜４５％
に設定し、上記セラミックス基板の半導体素子搭載面に
封止部材を接合したことを特徴とする半導体パッケー
ジ。 - 【請求項２】 セラミックス基板が窒化アルミニウム基
板であることを特徴とする請求項１記載の半導体パッケ
ージ。 - 【請求項３】 窒化アルミニウム製封止部材を具備する
ことを特徴とする請求項２記載の半導体パッケージ。 - 【請求項４】 前記ボンディングパッドから入出力ピン
までの全配線長に対する前記薄膜配線長の比率が８〜３
０％であることを特徴とする請求項１記載の半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3525292A JP3198144B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3525292A JP3198144B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235205A JPH05235205A (ja) | 1993-09-10 |
| JP3198144B2 true JP3198144B2 (ja) | 2001-08-13 |
Family
ID=12436636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3525292A Expired - Fee Related JP3198144B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198144B2 (ja) |
-
1992
- 1992-02-21 JP JP3525292A patent/JP3198144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235205A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |