JP3198144B2 - Semiconductor package - Google Patents
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- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体素子を搭載した半
導体パッケージに係り、特に半導体素子と入出力ピンと
を接続する回路配線の電気抵抗を低減し、高速動作化に
対応し得る半導体パッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package having a semiconductor element mounted thereon, and more particularly to a semiconductor package capable of reducing the electric resistance of a circuit wiring connecting a semiconductor element and an input / output pin and corresponding to a high-speed operation.
【０００２】[0002]
【従来の技術】半導体チップは、外部環境からの保護や
ハンドリング性の向上等を目的として、通常、セラミッ
クス基板等によってパッケージングした状態で使用され
ている。2. Description of the Related Art A semiconductor chip is usually used in a state of being packaged with a ceramic substrate or the like for the purpose of protection from an external environment and improvement of handling.
【０００３】図２は、従来のキャビティアップ型半導体
パッケージの構成例を示す断面図である。図２におい
て、パッケージ本体となるセラミックス基板１は、複数
のセラミックス層２を多段に積層一体化して形成された
多層セラミックス基板で構成されている。この多層セラ
ミックス基板１の内部には、厚膜法によって形成された
信号配線３やグランド層（接地電源層）４等の厚膜配線
（内部配線層）５が設けられる。また多層セラミックス
基板１の上側の一主面にはＬＳＩやパワーＩＣ等の半導
体素子（チップ）６が搭載され、この半導体素子６は、
多層セラミックス基板１の上面に被着される封止部材
（リッド）７に形成されるキャビティ８内に収容されて
いる。この封止部材７はその周縁部が樹脂接着剤や金属
ろう材によって多層セラミックス基板１の上面に接合さ
れ、上記キャビティ８は気密封止され。多層セラミック
ス基板１の表面には薄膜法によって形成されたボンディ
ングパッド９および表面配線層１０などの薄膜配線１１
が設けられており、半導体素子６はボンディングワイヤ
１２および表面配線層１０を介して厚膜配線（内部配線
層）５と電気的に接続されている。また多層セラミック
ス基板１の他方の主面には、上記厚膜配線５と電気的に
接続された入出力ピン（リードピン）１３が多数接合さ
れている。FIG. 2 is a sectional view showing a configuration example of a conventional cavity-up type semiconductor package. In FIG. 2, a ceramic substrate 1 serving as a package body is constituted by a multilayer ceramic substrate formed by stacking and integrating a plurality of ceramic layers 2 in multiple stages. Inside the multilayer ceramic substrate 1, a thick film wiring (internal wiring layer) 5 such as a signal wiring 3 and a ground layer (ground power supply layer) 4 formed by a thick film method is provided. A semiconductor element (chip) 6 such as an LSI or a power IC is mounted on one upper surface of the multilayer ceramic substrate 1.
It is housed in a cavity 8 formed in a sealing member (lid) 7 attached to the upper surface of the multilayer ceramic substrate 1. The periphery of the sealing member 7 is joined to the upper surface of the multilayer ceramic substrate 1 with a resin adhesive or a brazing metal, and the cavity 8 is hermetically sealed. On the surface of the multilayer ceramic substrate 1, thin film wirings 11 such as bonding pads 9 and surface wiring layers 10 formed by a thin film method are provided.
Is provided, and the semiconductor element 6 is electrically connected to the thick film wiring (internal wiring layer) 5 via the bonding wire 12 and the surface wiring layer 10. On the other main surface of the multilayer ceramic substrate 1, a number of input / output pins (lead pins) 13 electrically connected to the thick film wiring 5 are joined.
【０００４】一方、半導体素子の高集積化に伴ってボン
ディングワイヤ１２との接合部となるボンディングパッ
ド９および表面配線層１０の配設密度がより微細化して
おり、この微細化を達成するためにボンディングパッド
９を含めた表面配線層１０のみは、高密度配線が可能と
なることから、スパッタ法や蒸着法等の薄膜配線技術を
利用して形成された薄膜配線１１とされている。On the other hand, as the integration density of semiconductor elements increases, the density of the bonding pads 9 and the surface wiring layer 10 which are to be joined to the bonding wires 12 has become finer. Only the surface wiring layer 10 including the bonding pad 9 is a thin film wiring 11 formed by using a thin film wiring technique such as a sputtering method or a vapor deposition method since high density wiring is possible.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら上記薄膜
配線は多層セラミックス基板内部に形成する厚膜配線と
比較して導電断面積が極めて微小となるため、配線回路
の抵抗値が高くなる欠点がある。However, the thin-film wiring has a disadvantage that the resistance value of the wiring circuit is high because the conductive cross-sectional area is extremely small as compared with the thick-film wiring formed inside the multilayer ceramic substrate.
【０００６】ちなみに図２に示すような従来の汎用の半
導体パッケージにおいて、ボンディングエリア内に形成
されるボンディングパッド９を含めた表面配線層１０の
長さＬは、半導体素子の集積度によっても異なるが、一
般に３〜８mm程度にも及び、ボンディングパッド９から
入出力ピン１３までに至る全配線長に対する上記表面配
線層１０等の薄膜配線長Ｌの比率は５０〜９５％にも達
していた。In the conventional general-purpose semiconductor package as shown in FIG. 2, the length L of the surface wiring layer 10 including the bonding pads 9 formed in the bonding area varies depending on the degree of integration of the semiconductor element. In general, the ratio of the thin-film wiring length L of the surface wiring layer 10 and the like to the total wiring length from the bonding pad 9 to the input / output pins 13 has reached about 50 to 95%.
【０００７】したがって、半導体パッケージ全体の配線
抵抗値も高くなり、入出力信号の伝播遅延や信号減衰が
発生し易く、半導体装置の高速運転化に充分対応できな
い問題点があった。Therefore, the wiring resistance of the entire semiconductor package is increased, and propagation delay of input / output signals and signal attenuation are liable to occur, so that there is a problem that the semiconductor device cannot sufficiently cope with high-speed operation.
【０００８】一方、半導体素子の大電力化や高集積化に
伴って、半導体素子からの発熱量は大幅に増加する傾向
があるため、従来の封止部材７を高熱伝導性材料で構成
し、この封止部材７に放熱材としての機能を併有させる
構造も考えられている。しかしながら、前記のような表
面配線層１０が長い場合には、封止部材７の多層セラミ
ックス基板１への接合部の面積を大きく確保することが
困難になり、放熱パスの断面積が減少し、充分な放熱性
が発揮できないという問題点もあった。On the other hand, the amount of heat generated from the semiconductor element tends to increase greatly with the increase in power and integration of the semiconductor element. Therefore, the conventional sealing member 7 is made of a high heat conductive material. A structure in which the sealing member 7 also has a function as a heat dissipating material has been considered. However, when the surface wiring layer 10 is long as described above, it is difficult to secure a large area for the joint of the sealing member 7 to the multilayer ceramic substrate 1, and the cross-sectional area of the heat radiation path decreases. There was also a problem that sufficient heat dissipation could not be exhibited.
【０００９】一方において半導体装置の小型化および高
速運転化への要請はさらに高まり、半導体素子の高集積
化、高速化および大電力化も進められており、より配線
抵抗が少なく、また放熱特性が優れた半導体パッケージ
の開発が要請されている。[0009] On the other hand, the demand for miniaturization and high-speed operation of semiconductor devices has been further increased, and higher integration, higher speed, and higher power of semiconductor elements have been promoted, and wiring resistance has been reduced and heat radiation characteristics have been reduced. There is a demand for the development of excellent semiconductor packages.
【００１０】本発明は上記の問題点および要請に対応す
るために発案されたものであり、半導体素子と入出力ピ
ンとを接続する回路配線全体の電気抵抗を低減し、高速
化に対応し得る半導体パッケージを提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been devised in order to address the above problems and requirements, and is intended to reduce the electric resistance of the entire circuit wiring connecting a semiconductor element and an input / output pin and to respond to a high speed operation. The purpose is to provide a package.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体パッケージは、半導体素子と、
この半導体素子に電気的に接続されるボンディングパッ
ドを含む薄膜配線とを有するセラミックス基板と、上記
セラミックス基板の表面に接合された入出力ピンと、上
記セラミックス基板内部に形成され、上記薄膜配線と入
出力ピンとを電気的に接続する厚膜配線とを備え、上記
ボンディングパッドから入出力ピンまでの全配線長に対
する上記薄膜配線長の比率を４〜４５％に設定したこと
を特徴とする。In order to achieve the above object, a semiconductor package according to the present invention comprises a semiconductor device,
A ceramic substrate having thin film wiring including bonding pads electrically connected to the semiconductor element; input / output pins joined to the surface of the ceramic substrate; And a thick-film wiring for electrically connecting the pins to each other, wherein the ratio of the thin-film wiring length to the total wiring length from the bonding pad to the input / output pins is set to 4 to 45%.
【００１２】[0012]
【作用】上記構成に係る半導体パッケージによれば、厚
膜配線と比較して電気抵抗が大きな薄膜配線の長さが全
配線長に対して占める比率を、従来より大幅に低減して
いるため、半導体素子から入出力ピンまでに至る全配線
抵抗を大幅に低減できる。したがって、配線抵抗に基づ
く信号遅延および信号減衰が大幅に改善され、半導体装
置の高速運転化に資することができる。According to the semiconductor package having the above structure, the ratio of the length of the thin-film wiring having a higher electric resistance as compared with the thickness of the thick-film wiring to the total wiring length is greatly reduced as compared with the conventional one. The total wiring resistance from the semiconductor element to the input / output pins can be greatly reduced. Therefore, signal delay and signal attenuation based on wiring resistance are significantly improved, which can contribute to high-speed operation of the semiconductor device.
【００１３】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。Also, since the bonding area can be reduced by reducing the length of the surface wiring, when the sealing member also serving as a heat radiating material is bonded to the surface of the ceramic substrate, a large joint area serving as a heat radiating area is secured. Accordingly, the heat radiation characteristics of the semiconductor package can be further improved.
【００１４】[0014]
【実施例】次に本発明の一実施例について添付図面を参
照して説明する。図１は本発明に係る半導体パッケージ
の一実施例を示す断面図である。なお図２に示す従来の
半導体パッケージと同一の要素または部品については同
一符号を付している。An embodiment of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a sectional view showing one embodiment of a semiconductor package according to the present invention. The same reference numerals are given to the same elements or components as those of the conventional semiconductor package shown in FIG.
【００１５】すなわち本実施例に係る半導体パッケージ
は、一主面に搭載された半導体素子６と、この半導体素
子６に電気的に接続されるボンディングパッド９ａを含
む表面配線層１０ａなどの薄膜配線１１ａとを有するＡ
ｌＮ製多層セラミックス基板１ａと、上記多層セラミッ
クス基板１ａの他方の主面に接合された入出力ピン１３
と、上記多層セラミックス基板１ａの内部に形成され、
上記薄膜配線１１ａと入出力ピン１３とを電気的に接続
する信号配線３ａなどの厚膜配線５ａとを備え、上記ボ
ンディングパッド９ａから入出力ピン１３までの全配線
長に対する上記薄膜配線１１ａ長さの比率を４〜４５％
に設定して構成される。また窒化アルミニウム（Ａｌ
Ｎ）製多層基板１ａの半導体素子６が搭載されている一
主面には、断面コ字状の窒化アルミニウム製封止部材７
ａが接合されている。That is, in the semiconductor package according to the present embodiment, the semiconductor element 6 mounted on one main surface and the thin film wiring 11a such as the surface wiring layer 10a including the bonding pad 9a electrically connected to the semiconductor element 6 are provided. A having
1N multilayer ceramic substrate 1a, and input / output pins 13 joined to the other main surface of the multilayer ceramic substrate 1a.
Formed inside the multilayer ceramic substrate 1a,
A thick film wiring 5a such as a signal wiring 3a for electrically connecting the thin film wiring 11a to the input / output pin 13; and a length of the thin film wiring 11a with respect to a total wiring length from the bonding pad 9a to the input / output pin 13. Ratio of 4 to 45%
It is configured by setting. Aluminum nitride (Al
N) A sealing member 7 made of aluminum nitride having a U-shaped cross section is provided on one main surface of the multilayer substrate 1a on which the semiconductor element 6 is mounted.
a is joined.
【００１６】上記全配線長に対する薄膜配線長Ｌ0 の比
率の大小はパッケージ全体の電気抵抗に大きな影響を及
ぼすことが本発明者らの実験によって確認されている。
すなわち、同時焼成（ｃｏ−ｆｉｒｅ）によって多層セ
ラミックス基板内に形成された厚膜配線５ａの電気抵抗
は、薄膜配線と比較して極めて低い値となる。したがっ
て全配線長に占める薄膜配線１１ａの長さの比率を低減
することにより、半導体パッケージ全体としての配線抵
抗を低減することができる。It has been confirmed by the inventors of the present invention that the magnitude of the ratio of the thin film wiring length L 0 to the total wiring length has a large effect on the electric resistance of the entire package.
That is, the electric resistance of the thick film wiring 5a formed in the multilayer ceramic substrate by co-firing has an extremely low value as compared with the thin film wiring. Therefore, the wiring resistance of the entire semiconductor package can be reduced by reducing the ratio of the length of the thin film wiring 11a to the total wiring length.
【００１７】本発明では上記薄膜配線長の比率を４〜４
５％に設定している。この比率が４５％を超えると、パ
ッケージ全体としての配線抵抗の低減効果が少なくなる
一方、比率が４％未満となると、多層セラミックス基板
内における配線の取り回しの自由度が減少したり、ワイ
ヤボンディングの位置精度をより高める必要性等が生
じ、半導体製造設備および製造プロセスが煩雑化してし
まうため、薄膜配線長Ｌ0 の比率は上記範囲に設定され
るが、より好ましくは８〜３０％の範囲に設定すること
が望ましい。In the present invention, the ratio of the above-mentioned thin film wiring length is 4 to 4
It is set to 5%. When this ratio exceeds 45%, the effect of reducing the wiring resistance of the entire package is reduced, while when the ratio is less than 4%, the degree of freedom of wiring in the multilayer ceramic substrate is reduced, or the wire bonding is not performed. Since the necessity of further increasing the position accuracy arises and the semiconductor manufacturing equipment and the manufacturing process become complicated, the ratio of the thin film wiring length L 0 is set in the above range, but is more preferably in the range of 8 to 30%. It is desirable to set.
【００１８】上記窒化アルミニウム製多層セラミックス
基板１ａは、複数のＡｌＮセラミックス層２ａを多層一
体化することによって構成された多層配線基板であり、
各セラミックス層２ａ上面には、所定の配線パターンを
有する信号配線３ａやグランド層４などの厚膜配線５ａ
が厚膜法により設けられている。この厚膜配線５ａは、
ＡｌＮを少量添加したＷなどの導電性物質が充填された
ビアホール１４ａを含んでおり、ＡｌＮ製多層基板１ａ
の半導体素子搭載面に形成されたボンディングパッド９
ａ、表面配線層１０ａと上記ビアホール１４ａを介して
電気的に接続される。上記ボンディングパッド９ａを含
む表面配線層１０ａは、高密度配線が可能であることか
ら、スパッタ法や蒸着法等の薄膜形成技術を利用して形
成された薄膜配線１１ａとされる。The aluminum nitride multilayer ceramic substrate 1a is a multilayer wiring substrate formed by integrating a plurality of AlN ceramic layers 2a in multiple layers.
On the upper surface of each ceramic layer 2a, a thick film wiring 5a such as a signal wiring 3a having a predetermined wiring pattern or a ground layer 4 is provided.
Is provided by a thick film method. This thick film wiring 5a is
It includes a via hole 14a filled with a conductive material such as W to which a small amount of AlN is added.
Bonding pads 9 formed on the semiconductor element mounting surface
a, is electrically connected to the surface wiring layer 10a via the via hole 14a. The surface wiring layer 10a including the bonding pad 9a is a thin film wiring 11a formed by using a thin film forming technique such as a sputtering method or a vapor deposition method because high density wiring is possible.
【００１９】ここで、薄膜配線１１ａとしては、例えば
厚さが約２００ｎｍのＴｉ層と、厚さが約５００ｎｍの
Ｎｉ層と、厚さが約５０ｎｍのＡｕ層との３層を順次薄
膜法により一体に積層した上に、さらに厚さが約４μｍ
のＡｕめっき層を形成したものを使用するとよい。通常
Ａｕ線から成るボンディングワイヤ１２と同一材料でめ
っき層を形成することにより、ボンディングワイヤ１２
と薄膜配線１１ａとの接合性が良好となる。Here, as the thin film wiring 11a, for example, three layers of a Ti layer having a thickness of about 200 nm, a Ni layer having a thickness of about 500 nm, and an Au layer having a thickness of about 50 nm are sequentially formed by a thin film method. The thickness is about 4μm after being laminated together
It is good to use what formed the Au plating layer. By forming a plating layer with the same material as the bonding wire 12 usually made of Au wire, the bonding wire 12
And the thin film wiring 11a have good bondability.
【００２０】一方、多層セラミックス基板１ａ内部の面
方向に形成される信号配線３ａやグランド層４などの厚
膜配線５ａとしては、例えばカーボンを少量添加したＷ
ペーストなどの導電性物質を例えばスクリーン印刷法な
どの厚膜形成技術を利用して形成したものを使用する。
搭載された半導体素子６は、ボンディングワイヤ１２を
介してボンディングパッド９ａおよび表面配線層１０ａ
と電気的に接続されている。また入出力ピン（Ｉ／Ｏピ
ン、リードピン）１３は、上記厚膜配線５と電気的に接
続されるように、ＡｌＮ製多層セラミックス基板１ａの
下面側の主面に接合される。このようなＡｌＮ製多層セ
ラミックス基板は、例えば各セラミックス層２ａと厚膜
配線５ａ等となる導電性物質とを同時焼成することによ
って製造される。導電性物質としては、例えばカーボン
を少量添加したＷペーストなどが使用できる。On the other hand, as the thick film wiring 5a such as the signal wiring 3a and the ground layer 4 formed in the plane direction inside the multilayer ceramic substrate 1a, for example, W to which a small amount of carbon is added is used.
A conductive material such as a paste formed using a thick film forming technique such as a screen printing method is used.
The mounted semiconductor element 6 is bonded to the bonding pad 9a and the surface wiring layer 10a via the bonding wire 12.
Is electrically connected to The input / output pins (I / O pins, lead pins) 13 are joined to the main surface on the lower surface side of the AlN multilayer ceramic substrate 1a so as to be electrically connected to the thick film wiring 5. Such a multilayer ceramic substrate made of AlN is manufactured, for example, by simultaneously firing each ceramic layer 2a and a conductive substance to be the thick film wiring 5a or the like. As the conductive material, for example, a W paste to which a small amount of carbon is added can be used.
【００２１】また窒化アルミニウム多層基板１ａの半導
体素子６搭載面には、前記の通り断面コ字状のＡｌＮ製
封止部材７ａが接合されており、搭載された半導体素子
６は、このＡｌＮ製封止部材７ａによって気密封止され
ている。そしてＡｌＮ製多層基板１ａとＡｌＮ製封止部
材７ａとの接合は、Ｐｂ−Ｓｎ半田、Ａｕ−Ｓｎ半田、
樹脂接着剤等により実施される。上記ＡｌＮ製封止部材
７ａは、ＡｌＮ製多層基板１ａに直接的に接合されてい
るため、半導体素子６の動作に伴って発生した熱はＡｌ
Ｎ製多層基板１ａを介してＡｌＮ製封止部材７ａからも
放散される。すなわちＡｌＮ製封止部材７ａは、放熱部
材としての機能も兼ね備えている。An AlN sealing member 7a having a U-shaped cross section is joined to the semiconductor element 6 mounting surface of the aluminum nitride multilayer substrate 1a as described above, and the mounted semiconductor element 6 is sealed with this AlN sealing member. It is hermetically sealed by a stop member 7a. The bonding between the AlN multilayer substrate 1a and the AlN sealing member 7a is performed by Pb-Sn solder, Au-Sn solder,
It is performed by a resin adhesive or the like. Since the AlN sealing member 7a is directly bonded to the AlN multilayer substrate 1a, heat generated by the operation of the semiconductor element 6 is reduced to Al.
It is also radiated from the AlN sealing member 7a via the N multilayer substrate 1a. That is, the AlN sealing member 7a also has a function as a heat dissipation member.
【００２２】ここでＡｌＮ製封止部材７ａの接合部面積
は、ＡｌＮ製多層基板１ａからAlN製封止部材７ａへの
熱の伝達性能を直接左右するため、表面配線層１０ａの
形成精度やパッケージ本体の許容サイズを考慮した上で
可及的に大きく設定することが好ましい。Here, since the joint area of the AlN sealing member 7a directly affects the heat transfer performance from the AlN multilayer substrate 1a to the AlN sealing member 7a, the formation accuracy of the surface wiring layer 10a and the package It is preferable to set as large as possible in consideration of the allowable size of the main body.
【００２３】しかるに本実施例においては、ＡｌＮ製封
止部材７ａが接合する多層基板１ａの同一表面に形成す
る薄膜配線１１ａの長さが従来より大幅に低減されてい
るため、ボンディングエリアも削減することができる。
このボンディングエリアの削減に逆比例して多層基板１
ａに対するＡｌＮ製封止部材７ａの接合面積（放熱面
積）を増加させることが可能になり、半導体パッケージ
の放熱特性を大幅に改善することができる。In this embodiment, however, the length of the thin film wiring 11a formed on the same surface of the multilayer substrate 1a to which the sealing member 7a made of AlN is joined is greatly reduced compared to the conventional case, so that the bonding area is also reduced. be able to.
The multilayer substrate 1 is inversely proportional to the reduction of the bonding area.
It is possible to increase the bonding area (heat radiation area) of the AlN sealing member 7a with respect to a, and the heat radiation characteristics of the semiconductor package can be significantly improved.
【００２４】またＡｌＮ製多層基板１ａおよび封止部材
７ａを構成する窒化アルミニウム焼結体は、他のセラミ
ックス材料と比較して本質的に高熱伝導率を有するもの
であるが、原料材質や焼結体製造条件によって種々の熱
伝導率を有するものが得られる。しかしながら、放熱特
性をも考慮した場合、特に１７０Ｗ／ｍ・Ｋ以上の高熱
伝導率を有するＡｌＮ焼結体を使用することが望まし
い。The aluminum nitride sintered body constituting the AlN multilayer substrate 1a and the sealing member 7a has an essentially higher thermal conductivity than other ceramic materials. Those having various thermal conductivities are obtained depending on the body manufacturing conditions. However, in consideration of heat radiation characteristics, it is particularly desirable to use an AlN sintered body having a high thermal conductivity of 170 W / m · K or more.
【００２５】上記の通り本実施例に係る半導体パッケー
ジにおいては、厚膜配線５ａと比較して電気抵抗が大き
な薄膜配線１１ａの長さが全配線長に対して占める比率
を、従来より大幅に低減しているため、半導体素子６か
ら入出力ピン１３までに至る全配線抵抗を大幅に低減で
きる。したがって、配線抵抗に基づく信号遅延および信
号減衰が大幅に改善され、半導体装置の高速運転化に資
することができる。As described above, in the semiconductor package according to the present embodiment, the ratio of the length of the thin-film wiring 11a having a larger electric resistance to the total wiring length as compared with the thick-film wiring 5a is significantly reduced as compared with the conventional case. Therefore, the total wiring resistance from the semiconductor element 6 to the input / output pins 13 can be significantly reduced. Therefore, signal delay and signal attenuation based on wiring resistance are significantly improved, which can contribute to high-speed operation of the semiconductor device.
【００２６】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材７ａを多層セラミックス基板１ａの表面に
接合する場合に、放熱面積となる接合部面積を広く確保
することができ、半導体パッケージの放熱特性をより向
上させることができる。Further, since the bonding area can be reduced by reducing the length of the surface wiring, when the sealing member 7a also serving as a heat dissipating material is joined to the surface of the multilayer ceramic substrate 1a, the joint area serving as a heat dissipating area is obtained. , And the heat radiation characteristics of the semiconductor package can be further improved.
【００２７】ちなみに図２に示す従来構造の半導体パッ
ケージにおいては、ボンディングパッド９を含めた表面
配線層１０などの薄膜配線１１の平均長さＬが６．９mm
である一方、各セラミックス基板２表面に形成された信
号配線３およびビアホール１４内に充填した導電性物質
の長さを加算した厚膜配線５の長さは、平均して２．４
mmであり、全配線長（９．３mm）に対する薄膜配線１１
の長さの比率は、７４．２％と高い値を有し、また全配
線長における抵抗値の平均値は０．５Ωと高かった。In the semiconductor package having the conventional structure shown in FIG. 2, the average length L of the thin film wiring 11 such as the surface wiring layer 10 including the bonding pad 9 is 6.9 mm.
On the other hand, the length of the thick film wiring 5 obtained by adding the length of the signal wiring 3 formed on the surface of each ceramic substrate 2 and the length of the conductive material filled in the via hole 14 is 2.4 on average.
mm, and the thin film wiring 11 for the total wiring length (9.3 mm).
Has a high value of 74.2%, and the average of the resistance values over the entire wiring length is as high as 0.5Ω.
【００２８】一方、図１に示す本実施例の半導体パッケ
ージによれば、図２に示す従来の半導体パッケージと同
一の半導体素子を搭載しているにも拘らず、パッケージ
１個当りの薄膜配線１１ａの平均長さＬ0 が１．９〜
２．１mmの範囲にある一方、多層セラミックス基板１ａ
内に設けた厚膜配線５ａの長さが７．０〜７．４mmの範
囲にあり、平均全配線長（９．２mm）に対する薄膜配線
１１ａの長さの比率は、１９．９〜２４．６％の範囲で
あり、また全配線長における抵抗値の平均値は０．３Ω
の範囲であった。On the other hand, according to the semiconductor package of the present embodiment shown in FIG. 1, although the same semiconductor element as the conventional semiconductor package shown in FIG. 2 is mounted, the thin film wiring 11a per package is provided. the average length L 0 of 1.9
2.1 mm, while the multilayer ceramic substrate 1a
The length of the thick-film wiring 5a provided therein is in the range of 7.0 to 7.4 mm, and the ratio of the length of the thin-film wiring 11a to the average total wiring length (9.2 mm) is 19.9 to 24. 6%, and the average value of the resistance values over the entire wiring length is 0.3Ω.
Was in the range.
【００２９】したがって、従来構造の半導体パッケージ
と比較してパッケージ全体としての配線抵抗を大幅に低
減することができ、高速動作化に対応できる半導体パッ
ケージが得られることが確認できた。Therefore, it has been confirmed that the wiring resistance of the entire package can be significantly reduced as compared with the semiconductor package having the conventional structure, and a semiconductor package which can cope with high-speed operation can be obtained.
【００３０】以上説明した実施例においては、キャビテ
ィアップ型の半導体パッケージを例にとり説明したが、
本発明は上記実施例に限定されずキャビティダウン型、
その他の半導体パッケージにも同様に適用することがで
きる。In the embodiment described above, a cavity-up type semiconductor package has been described as an example.
The present invention is not limited to the above embodiment,
The same can be applied to other semiconductor packages.
【００３１】[0031]
【発明の効果】以上説明の通り本発明に係る半導体パッ
ケージによれば、厚膜配線と比較して電気抵抗が大きな
薄膜配線の長さが全配線長に対して占める比率を、従来
より大幅に低減しているため、半導体素子から入出力ピ
ンまでに至る全配線抵抗を大幅に低減できる。したがっ
て、配線抵抗に基づく信号遅延および信号減衰が大幅に
改善され、半導体装置の高速運転化に資することができ
る。As described above, according to the semiconductor package of the present invention, the ratio of the length of the thin-film wiring having a larger electric resistance as compared with the thick-film wiring to the total wiring length is greatly increased. Because of the reduction, the total wiring resistance from the semiconductor element to the input / output pins can be significantly reduced. Therefore, signal delay and signal attenuation based on wiring resistance are significantly improved, which can contribute to high-speed operation of the semiconductor device.
【００３２】また、表面配線長の低減によりボンディン
グエリアも減少させることができるため、放熱材を兼用
した封止部材をセラミックス基板表面に接合する場合
に、放熱面積となる接合部面積を広く確保することがで
き、半導体パッケージの放熱特性をより向上させること
ができる。Further, since the bonding area can be reduced by reducing the length of the surface wiring, when the sealing member also serving as a heat radiating material is bonded to the surface of the ceramic substrate, a large joint area serving as a heat radiating area is secured. Accordingly, the heat radiation characteristics of the semiconductor package can be further improved.
【図１】本発明に係る半導体パッケージの一実施例を示
す断面図。FIG. 1 is a sectional view showing one embodiment of a semiconductor package according to the present invention.
【図２】従来の半導体パッケージの構造例を示す断面
図。FIG. 2 is a cross-sectional view showing a structural example of a conventional semiconductor package.
１，１ａ 多層セラミックス基板 ２，２ａ セラミックス層 ３，３ａ 信号配線 ４ グランド層（接地電源層） ５，５ａ 厚膜配線（内部配線層） ６ 半導体素子（チップ） ７，７ａ 封止部材（リッド） ８，８ａ キャビティ ９，９ａ ボンディングパッド １０，１０ａ 表面配線層 １１，１１ａ 薄膜配線 １２ ボンディングワイヤ １３ 入出力ピン（リードピン） １４，１４ａ ビアホール（スルーホール） Ｌ，Ｌ0 薄膜配線の長さReference Signs List 1, 1a multilayer ceramic substrate 2, 2a ceramic layer 3, 3a signal wiring 4 ground layer (ground power supply layer) 5, 5a thick film wiring (internal wiring layer) 6 semiconductor element (chip) 7, 7a sealing member (lid) 8, 8a Cavity 9, 9a Bonding pad 10, 10a Surface wiring layer 11, 11a Thin film wiring 12 Bonding wire 13 Input / output pin (lead pin) 14, 14a Via hole (through hole) L, L 0 Length of thin film wiring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 紀實 神奈川県横浜市鶴見区末広町２の４ 株 式会社東芝 京浜事業所内 (56)参考文献 特開 昭60−14457（ＪＰ，Ａ) 特開 昭60−14456（ＪＰ，Ａ) 特開 平２−40937（ＪＰ，Ａ) 特開 平１−194393（ＪＰ，Ａ) 特開 昭61−230395（ＪＰ，Ａ) 特開 平１−1268（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/52 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Noriyoshi Kikuchi 2 in Suehiro-cho, Tsurumi-ku, Yokohama-shi, Kanagawa Prefecture 4 Inside Toshiba Keihin Works (56) References JP-A-60-14457 (JP, A) JP-A-60-14456 (JP, A) JP-A-2-40937 (JP, A) JP-A-1-194393 (JP, A) JP-A-61-230395 (JP, A) JP-A-1-1268 (JP) , A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 23/12 H01L 23/52
Claims (4)
に接続され、ワイヤボンディングを行うためのボンディ
ングパッドを含む薄膜配線とを有する多層セラミックス
基板と、上記セラミックス基板のボンディングパッドを
設けた面と反対側の表面に接合された入出力ピンと、上
記セラミックス基板内部に形成され、上記薄膜配線と入
出力ピンとを電気的に接続する信号配線を含む厚膜配線
とを備え、上記ボンディングパッドから入出力ピンまで
の全配線長に対する上記薄膜配線長の比率を４〜４５％
に設定し、上記セラミックス基板の半導体素子搭載面に
封止部材を接合したことを特徴とする半導体パッケー
ジ。1. A multilayer ceramic substrate having a semiconductor element, a thin film wiring electrically connected to the semiconductor element and including a bonding pad for performing wire bonding, and a surface of the ceramic substrate on which bonding pads are provided. An input / output pin bonded to an opposite surface; and a thick film wiring formed inside the ceramic substrate and including a signal wiring for electrically connecting the thin film wiring to the input / output pin. The ratio of the thin film wiring length to the total wiring length up to the pin is 4 to 45%.
And a sealing member joined to the surface of the ceramic substrate on which the semiconductor element is mounted.
板であることを特徴とする請求項１記載の半導体パッケ
ージ。2. The semiconductor package according to claim 1, wherein the ceramic substrate is an aluminum nitride substrate.
ことを特徴とする請求項２記載の半導体パッケージ。3. The semiconductor package according to claim 2, further comprising an aluminum nitride sealing member.
までの全配線長に対する前記薄膜配線長の比率が８〜３
０％であることを特徴とする請求項１記載の半導体パッ
ケージ。4. A ratio of the thin film wiring length to the total wiring length from the bonding pad to the input / output pin is 8 to 3.
2. The semiconductor package according to claim 1, wherein said semiconductor package is 0%.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3525292A JP3198144B2 (en) | 1992-02-21 | 1992-02-21 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3525292A JP3198144B2 (en) | 1992-02-21 | 1992-02-21 | Semiconductor package |
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| Publication Number | Publication Date |
|---|---|
| JPH05235205A JPH05235205A (en) | 1993-09-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3525292A Expired - Fee Related JP3198144B2 (en) | 1992-02-21 | 1992-02-21 | Semiconductor package |
Country Status (1)
| Country | Link |
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| JP (1) | JP3198144B2 (en) |
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1992
- 1992-02-21 JP JP3525292A patent/JP3198144B2/en not_active Expired - Fee Related
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| JPH05235205A (en) | 1993-09-10 |
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