JP3196200B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の技術
分野に属するものであり、特に配線パターン等のパター
ニングなどのアライメント精度の向上を企図した半導体
装置及びその製造方法に関する。
分野に属するものであり、特に配線パターン等のパター
ニングなどのアライメント精度の向上を企図した半導体
装置及びその製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】近年に
おけるLSI等の半導体集積回路の高集積化及び縮小化
に伴い、下層配線と上層配線との接続のために層間絶縁
膜に開口される接続孔の開口径も微細化し、アスペクト
比も1以上になってきている。上層配線は一般的にスパ
ッタリング法によりAl(アルミニウム)系材料を成膜
することにより形成されている。しかし、アスペクト比
1以上の接続孔では十分なステップカバレッジを得にく
く、信頼性向上の観点から問題になってきている。
おけるLSI等の半導体集積回路の高集積化及び縮小化
に伴い、下層配線と上層配線との接続のために層間絶縁
膜に開口される接続孔の開口径も微細化し、アスペクト
比も1以上になってきている。上層配線は一般的にスパ
ッタリング法によりAl(アルミニウム)系材料を成膜
することにより形成されている。しかし、アスペクト比
1以上の接続孔では十分なステップカバレッジを得にく
く、信頼性向上の観点から問題になってきている。
【0003】このステップカバレッジ不足を改善するた
め、多段階高温Alスパッタ法による接続孔のAl埋込
技術が提案されている。この方法は例えば、特開昭64
−76736号公報に示されている。この多段階高温A
lスパッタ法による接続孔のAl埋込技術に関して、以
下、図を用いて説明する。以下の図においては、配線の
形成されている回路部とアライメントに利用されるアラ
イメントマーク部とが図示されている。
め、多段階高温Alスパッタ法による接続孔のAl埋込
技術が提案されている。この方法は例えば、特開昭64
−76736号公報に示されている。この多段階高温A
lスパッタ法による接続孔のAl埋込技術に関して、以
下、図を用いて説明する。以下の図においては、配線の
形成されている回路部とアライメントに利用されるアラ
イメントマーク部とが図示されている。
【0004】図9(a)に示すように、不図示のシリコ
ン基板上に素子等を形成した後、第1の層間絶縁膜1を
形成し、その上に第1配線(下層配線)2を形成する
(3はバリアメタルである)。そして、これらを覆うよ
うに第2の層間絶縁膜4を成膜し、この第2の層間絶縁
膜4に第1配線2への接続孔を形成する。
ン基板上に素子等を形成した後、第1の層間絶縁膜1を
形成し、その上に第1配線(下層配線)2を形成する
(3はバリアメタルである)。そして、これらを覆うよ
うに第2の層間絶縁膜4を成膜し、この第2の層間絶縁
膜4に第1配線2への接続孔を形成する。
【0005】次に、図9(b)に示すように、ウエハ全
面にAlの濡れ性を良くするためのTi膜11を成膜す
る。
面にAlの濡れ性を良くするためのTi膜11を成膜す
る。
【0006】続いて、図9(c)に示すように、処理系
の真空を破らずに、第1のAl膜12を低温高レートで
成膜する。このように低温高レートで成膜する事で、A
lの連続膜が形成される。
の真空を破らずに、第1のAl膜12を低温高レートで
成膜する。このように低温高レートで成膜する事で、A
lの連続膜が形成される。
【0007】更に、図10に示すように、処理系の真空
を破らずに、第2のAl膜8を高温低レートで成膜す
る。このように高温低レートで成膜する事でAlの表面
拡散が生じ、接続孔を埋め込むことができる。ここで、
上記Ti膜11と第1のAl膜12との反応により、T
i−Al合金9が形成される。
を破らずに、第2のAl膜8を高温低レートで成膜す
る。このように高温低レートで成膜する事でAlの表面
拡散が生じ、接続孔を埋め込むことができる。ここで、
上記Ti膜11と第1のAl膜12との反応により、T
i−Al合金9が形成される。
【0008】しかしながら、上記方法で接続孔の埋込を
行うと、下地層たる層間絶縁膜4からのアウトガスがス
パッタチャンバ内に放出され、該チャンバ内の雰囲気が
悪化してAlの表面拡散が生じにくくなることで、埋込
不良が発生して、半導体装置の信頼性を低下させてしま
うるおそれが高い。よって、安定した埋込性を得るに
は、スパッタチャンバ内に放出されるアウトガスを低減
することが必要である。そのために、上記方法では層間
絶縁膜上にバリアメタル膜6(図10には図示されてい
る)を形成することがなされる。バリアメタル膜6とし
ては、TiN膜もしくはTi膜上にTiN膜を積層形成
したTiN/Ti膜が望ましい。
行うと、下地層たる層間絶縁膜4からのアウトガスがス
パッタチャンバ内に放出され、該チャンバ内の雰囲気が
悪化してAlの表面拡散が生じにくくなることで、埋込
不良が発生して、半導体装置の信頼性を低下させてしま
うるおそれが高い。よって、安定した埋込性を得るに
は、スパッタチャンバ内に放出されるアウトガスを低減
することが必要である。そのために、上記方法では層間
絶縁膜上にバリアメタル膜6(図10には図示されてい
る)を形成することがなされる。バリアメタル膜6とし
ては、TiN膜もしくはTi膜上にTiN膜を積層形成
したTiN/Ti膜が望ましい。
【0009】ところで、バリアメタル膜上に高温Alス
パッタ等により成膜したAl膜の表面状態は、凹凸の程
度が大きく光の散乱が多く表面反射率が低くなることが
分かった。このような表面の凹凸の程度が大きいAl膜
をパターニングしてAl配線パターンを形成する際に
は、ステッパーでのウエハアライメント及びアライメン
ト後の位置ずれ測定が難しくなる。これは、ウエハアラ
イメント及び位置ずれ測定の方法が、光学的な手法であ
ることに起因する。これらのことを、図を用いて説明す
る。
パッタ等により成膜したAl膜の表面状態は、凹凸の程
度が大きく光の散乱が多く表面反射率が低くなることが
分かった。このような表面の凹凸の程度が大きいAl膜
をパターニングしてAl配線パターンを形成する際に
は、ステッパーでのウエハアライメント及びアライメン
ト後の位置ずれ測定が難しくなる。これは、ウエハアラ
イメント及び位置ずれ測定の方法が、光学的な手法であ
ることに起因する。これらのことを、図を用いて説明す
る。
【0010】上述した図9〜10に示す方法によって形
成されたアライメントマーク部の様子を図11(a)に
示す。バリアメタルTiN膜6上に高温スパッタAl膜
8を成膜しているため、Al膜8の表面の凹凸は激し
い。このようなアライメントマーク部の測定から得られ
る信号波形を図11(b)に示す。Al膜表面の凹凸に
よりノイズが大きくなってしまい、良好な信号波形を得
ることができず、ステッパーでのアライメントエラーを
起こす可能性が高い。
成されたアライメントマーク部の様子を図11(a)に
示す。バリアメタルTiN膜6上に高温スパッタAl膜
8を成膜しているため、Al膜8の表面の凹凸は激し
い。このようなアライメントマーク部の測定から得られ
る信号波形を図11(b)に示す。Al膜表面の凹凸に
よりノイズが大きくなってしまい、良好な信号波形を得
ることができず、ステッパーでのアライメントエラーを
起こす可能性が高い。
【0011】一方、仮にアライメントが可能である場合
でも、位置ずれ測定が難しくなる。図12(a)に位置
ずれ測定用マーク部の様子を示す。下層パターン(位置
ずれ測定用マーク部にて層間絶縁膜4に形成されたの凹
部)及び現パターン(フォトレジストパターン10)か
ら得られる信号波形が、図12(b)に示すように、A
l膜表面の凹凸の影響で、ノイズが大きくなってしま
う。すると、下層パターンからの信号波形が鮮明になら
ず、測定の誤差が大きくなり、測定の再現性も悪くな
る。よって生産性は著しく悪くなる。また他の要因とし
て、アライメントマーク部(位置ずれ測定用マーク部も
同様)では、Alの流動によりAl膜のエッジ部分がな
だらかになってしまうことも挙げられる。このような問
題は、例えば特開平5−152446号公報にも示され
ている。この問題の解決のために、ここに示されている
方法は、アライメントマーク部分のAl膜をできる限り
コンフォーマブルに形成させるというものである。その
具体的な方法を図13を用いて説明する。
でも、位置ずれ測定が難しくなる。図12(a)に位置
ずれ測定用マーク部の様子を示す。下層パターン(位置
ずれ測定用マーク部にて層間絶縁膜4に形成されたの凹
部)及び現パターン(フォトレジストパターン10)か
ら得られる信号波形が、図12(b)に示すように、A
l膜表面の凹凸の影響で、ノイズが大きくなってしま
う。すると、下層パターンからの信号波形が鮮明になら
ず、測定の誤差が大きくなり、測定の再現性も悪くな
る。よって生産性は著しく悪くなる。また他の要因とし
て、アライメントマーク部(位置ずれ測定用マーク部も
同様)では、Alの流動によりAl膜のエッジ部分がな
だらかになってしまうことも挙げられる。このような問
題は、例えば特開平5−152446号公報にも示され
ている。この問題の解決のために、ここに示されている
方法は、アライメントマーク部分のAl膜をできる限り
コンフォーマブルに形成させるというものである。その
具体的な方法を図13を用いて説明する。
【0012】下層配線2との接続孔を形成した後、図1
3(a)に示すように、コンフォーマブルにTi膜11
を成膜する。次に、図13(b)に示すように、高温で
Al膜を成膜し、Ti膜11と部分的に反応させてTi
−Al合金層13を形成する。14は未反応のAl膜で
ある。その結果、アライメントマーク部では、Ti−A
l合金層13がコンフォーマブルに形成され、接続孔で
はTi−Al合金層13により埋め込まれる。よってア
ライメントマークエッジがなだらかになることを解決で
きる。
3(a)に示すように、コンフォーマブルにTi膜11
を成膜する。次に、図13(b)に示すように、高温で
Al膜を成膜し、Ti膜11と部分的に反応させてTi
−Al合金層13を形成する。14は未反応のAl膜で
ある。その結果、アライメントマーク部では、Ti−A
l合金層13がコンフォーマブルに形成され、接続孔で
はTi−Al合金層13により埋め込まれる。よってア
ライメントマークエッジがなだらかになることを解決で
きる。
【0013】しかしながら、この方法では、次のような
問題点が生ずる。即ち、このように形成されたアライメ
ントマーク部のAl膜は、コンフォーマブル性は確保で
きても、バリアメタルを用いると依然としてAl膜の表
面形状は凹凸が激しい。
問題点が生ずる。即ち、このように形成されたアライメ
ントマーク部のAl膜は、コンフォーマブル性は確保で
きても、バリアメタルを用いると依然としてAl膜の表
面形状は凹凸が激しい。
【0014】そこで本発明は、以上のような問題点に鑑
みて、高温Alスパッタ法等による接続孔のAl等の金
属の埋込と同時に行われるアライメントマーク部でのA
l等の金属膜の形成の際の該金属膜の表面状態を改良
し、Al配線などの配線パターン等のパターニングのア
ライメント精度を向上させることを目的としている。ま
た、本発明は、Al配線などの配線パターン等のパター
ニングのアライメント精度の向上が容易で信頼性良好な
半導体装置を提供することをも目的とするものである。
みて、高温Alスパッタ法等による接続孔のAl等の金
属の埋込と同時に行われるアライメントマーク部でのA
l等の金属膜の形成の際の該金属膜の表面状態を改良
し、Al配線などの配線パターン等のパターニングのア
ライメント精度を向上させることを目的としている。ま
た、本発明は、Al配線などの配線パターン等のパター
ニングのアライメント精度の向上が容易で信頼性良好な
半導体装置を提供することをも目的とするものである。
【0015】
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、回路部とアライメント
マーク部とを有する下地上に形成された導電層による導
電パターンを含んで前記回路部における配線が形成され
ており、前記アライメントマーク部を除く領域において
前記下地の表面上では前記導電パターンと前記下地との
間にバリアメタル層によるバリアメタルパターンが介在
していることを特徴とする半導体装置、が提供される。
如き目的を達成するものとして、回路部とアライメント
マーク部とを有する下地上に形成された導電層による導
電パターンを含んで前記回路部における配線が形成され
ており、前記アライメントマーク部を除く領域において
前記下地の表面上では前記導電パターンと前記下地との
間にバリアメタル層によるバリアメタルパターンが介在
していることを特徴とする半導体装置、が提供される。
【0016】本発明の一態様においては、前記下地の回
路部には配線のための接続孔が形成されており、該接続
孔は前記導電層を用いて埋められており、該導電層は前
記接続孔の底部に存在する下層配線と電気的に導通して
おり、前記導電パターンと前記バリアメタルパターンと
により上層配線が形成されている。
路部には配線のための接続孔が形成されており、該接続
孔は前記導電層を用いて埋められており、該導電層は前
記接続孔の底部に存在する下層配線と電気的に導通して
おり、前記導電パターンと前記バリアメタルパターンと
により上層配線が形成されている。
【0017】本発明の一態様においては、前記接続孔は
その内面に形成されたバリアメタル層を介して前記導電
層により埋められており、該導電層はバリアメタル層を
介して前記接続孔の底部に存在する前記下層配線と接続
されている。
その内面に形成されたバリアメタル層を介して前記導電
層により埋められており、該導電層はバリアメタル層を
介して前記接続孔の底部に存在する前記下層配線と接続
されている。
【0018】本発明の一態様においては、前記下地の回
路部には配線のための接続孔が形成されており、該接続
孔は導電性充填部材を用いて埋められており、該導電性
充填部材は前記接続孔の底部に存在する下層配線と電気
的に導通し且つ前記導電パターン及び前記バリアメタル
パターンにより形成される上層配線とも電気的に導通し
ている。
路部には配線のための接続孔が形成されており、該接続
孔は導電性充填部材を用いて埋められており、該導電性
充填部材は前記接続孔の底部に存在する下層配線と電気
的に導通し且つ前記導電パターン及び前記バリアメタル
パターンにより形成される上層配線とも電気的に導通し
ている。
【0019】本発明の一態様においては、前記接続孔は
その内面に形成されたバリアメタル層を介して前記導電
性充填部材により埋められており、該導電性充填部材は
バリアメタル層を介して前記接続孔の底部に存在する前
記下層配線と接続されている。
その内面に形成されたバリアメタル層を介して前記導電
性充填部材により埋められており、該導電性充填部材は
バリアメタル層を介して前記接続孔の底部に存在する前
記下層配線と接続されている。
【0020】本発明の一態様においては、前記アライメ
ントマーク部において前記下地の表面にはアライメント
マークを構成する凹凸パターンが形成されており、該凹
凸パターン上に前記導電層が形成されている。
ントマーク部において前記下地の表面にはアライメント
マークを構成する凹凸パターンが形成されており、該凹
凸パターン上に前記導電層が形成されている。
【0021】また、本発明によれば、以上の如き目的を
達成するものとして、回路部とアライメントマーク部と
を有する下地上に導電層を形成し、該導電層による導電
パターンを形成することで前記回路部の配線の少なくと
も一部を形成する半導体装置の製造方法であって、前記
回路部において前記下地の表面上にバリアメタル層を形
成する工程と、前記回路部の前記バリアメタル層上に及
び前記アライメントマーク部の前記下地上に前記導電層
を形成する工程と、前記回路部において前記導電層及び
前記バリアメタル層をパターニングする工程と、を有す
ることを特徴とする、半導体装置の製造方法、が提供さ
れる。
達成するものとして、回路部とアライメントマーク部と
を有する下地上に導電層を形成し、該導電層による導電
パターンを形成することで前記回路部の配線の少なくと
も一部を形成する半導体装置の製造方法であって、前記
回路部において前記下地の表面上にバリアメタル層を形
成する工程と、前記回路部の前記バリアメタル層上に及
び前記アライメントマーク部の前記下地上に前記導電層
を形成する工程と、前記回路部において前記導電層及び
前記バリアメタル層をパターニングする工程と、を有す
ることを特徴とする、半導体装置の製造方法、が提供さ
れる。
【0022】本発明の一態様においては、前記回路部に
おいて前記バリアメタル層を形成する工程は、前記回路
部及び前記アライメントマーク部の双方において形成し
たバリアメタル層をパターニングして前記アライメント
マーク部のバリアメタル層を除去することでなされる。
おいて前記バリアメタル層を形成する工程は、前記回路
部及び前記アライメントマーク部の双方において形成し
たバリアメタル層をパターニングして前記アライメント
マーク部のバリアメタル層を除去することでなされる。
【0023】本発明の一態様においては、前記下地に回
路部の配線層間の接続孔を形成し、該接続孔内を前記導
電層を用いて埋めることで前記接続孔の底部に存在する
下層配線と前記導電層及び前記バリアメタル層のパター
ニングで形成される導電パターン及びバリアメタルパタ
ーンにより形成される上層配線とを電気的に導通させ
る。
路部の配線層間の接続孔を形成し、該接続孔内を前記導
電層を用いて埋めることで前記接続孔の底部に存在する
下層配線と前記導電層及び前記バリアメタル層のパター
ニングで形成される導電パターン及びバリアメタルパタ
ーンにより形成される上層配線とを電気的に導通させ
る。
【0024】本発明の一態様においては、前記接続孔の
内面及び前記接続孔の底部に存在する下層配線の表面に
バリアメタル層を形成し、該バリアメタル層を介して前
記接続孔を前記導電層により埋め、該導電層をバリアメ
タル層を介して前記接続孔の底部に存在する前記下層配
線と接続する。
内面及び前記接続孔の底部に存在する下層配線の表面に
バリアメタル層を形成し、該バリアメタル層を介して前
記接続孔を前記導電層により埋め、該導電層をバリアメ
タル層を介して前記接続孔の底部に存在する前記下層配
線と接続する。
【0025】本発明の一態様においては、前記下地に回
路部の配線層間の接続孔を形成し、該接続孔内を導電性
充填部材を用いて埋め、その上に前記バリアメタル層及
び前記導電層を形成し、導電性充填部材により前記接続
孔の底部に存在する下層配線と前記導電層及び前記バリ
アメタル層のパターニングで形成される導電パターン及
びバリアメタルパターンにより形成される上層配線とを
電気的に導通させる。
路部の配線層間の接続孔を形成し、該接続孔内を導電性
充填部材を用いて埋め、その上に前記バリアメタル層及
び前記導電層を形成し、導電性充填部材により前記接続
孔の底部に存在する下層配線と前記導電層及び前記バリ
アメタル層のパターニングで形成される導電パターン及
びバリアメタルパターンにより形成される上層配線とを
電気的に導通させる。
【0026】本発明の一態様においては、前記接続孔の
内面及び前記接続孔の底部に存在する下層配線の表面に
バリアメタル層を形成し、該バリアメタル層を介して前
記接続孔を前記導電性充填部材により埋め、該導電性充
填部材をバリアメタル層を介して前記接続孔の底部に存
在する前記下層配線と接続する。
内面及び前記接続孔の底部に存在する下層配線の表面に
バリアメタル層を形成し、該バリアメタル層を介して前
記接続孔を前記導電性充填部材により埋め、該導電性充
填部材をバリアメタル層を介して前記接続孔の底部に存
在する前記下層配線と接続する。
【0027】本発明の一態様においては、前記アライメ
ントマーク部において前記下地の表面にアライメントマ
ークを構成する凹凸パターンを形成し、該凹凸パターン
上に前記導電層を形成する。
ントマーク部において前記下地の表面にアライメントマ
ークを構成する凹凸パターンを形成し、該凹凸パターン
上に前記導電層を形成する。
【0028】以上のような本発明において、前記下地の
表面を層間絶縁膜により構成することができる。
表面を層間絶縁膜により構成することができる。
【0029】また、以上のような本発明において、前記
バリアメタル層としてTiN層、TiN/Ti層、Ti
W層、TiON層、WN層、Ta層またはTaN層を用
いることができる。
バリアメタル層としてTiN層、TiN/Ti層、Ti
W層、TiON層、WN層、Ta層またはTaN層を用
いることができる。
【0030】また、以上のような本発明において、前記
導電層としてAl層、AlSi層、AlCu層またはA
lSiCu層を用いることができる。
導電層としてAl層、AlSi層、AlCu層またはA
lSiCu層を用いることができる。
【0031】また、以上のような本発明において、前記
Al層などの導電層を高温Alスパッタ法などの高温ス
パッタ法(多段階高温スパッタ法を含む)で形成するこ
とができる。
Al層などの導電層を高温Alスパッタ法などの高温ス
パッタ法(多段階高温スパッタ法を含む)で形成するこ
とができる。
【0032】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。
面を参照しながら説明する。
【0033】図1は本発明による半導体装置の第1の実
施形態を示す模式的部分断面図であり、図2及び図3は
本実施形態の半導体装置の製造工程を示す模式的部分断
面図である。これらの図においては、配線の形成されて
いる回路部とアライメントに利用されるアライメントマ
ーク部とが図示されている。
施形態を示す模式的部分断面図であり、図2及び図3は
本実施形態の半導体装置の製造工程を示す模式的部分断
面図である。これらの図においては、配線の形成されて
いる回路部とアライメントに利用されるアライメントマ
ーク部とが図示されている。
【0034】本実施形態の半導体装置の製造に際して
は、先ず、図2(a)に示すように、不図示のシリコン
基板上に素子等を形成した後、その上に第1の層間絶縁
膜1を形成し、下層配線としての第1配線2を形成す
る。第1配線2の下には該第1配線2と同一のパターン
のバリアメタル層3が形成されている。これらを覆うよ
うに、第2の層間絶縁膜4を成膜する。ウエハ上の回路
部には第1配線2が形成されているが、アライメントマ
ーク部には配線は形成されていない。第2の層間絶縁膜
4により下地の表面が形成される。
は、先ず、図2(a)に示すように、不図示のシリコン
基板上に素子等を形成した後、その上に第1の層間絶縁
膜1を形成し、下層配線としての第1配線2を形成す
る。第1配線2の下には該第1配線2と同一のパターン
のバリアメタル層3が形成されている。これらを覆うよ
うに、第2の層間絶縁膜4を成膜する。ウエハ上の回路
部には第1配線2が形成されているが、アライメントマ
ーク部には配線は形成されていない。第2の層間絶縁膜
4により下地の表面が形成される。
【0035】その後、図2(b)に示すように、第2層
間絶縁膜4に第1配線2へのビアホール(接続孔)形成
のために、フォトレジストをウエハ上全面に塗布し、パ
ターン露光及び現像を行い、所望の場所にレジストパタ
ーン5を形成する。その際、同時に、アライメントマー
ク部分にも、所望の凹凸パターンに対応するレジストパ
ターン5を形成する。
間絶縁膜4に第1配線2へのビアホール(接続孔)形成
のために、フォトレジストをウエハ上全面に塗布し、パ
ターン露光及び現像を行い、所望の場所にレジストパタ
ーン5を形成する。その際、同時に、アライメントマー
ク部分にも、所望の凹凸パターンに対応するレジストパ
ターン5を形成する。
【0036】その後、図2(c)に示すように、レジス
トパターン5をマスクとして、第2の層間絶縁膜4をド
ライエッチング等によりエッチングし、ビアホールを形
成する。
トパターン5をマスクとして、第2の層間絶縁膜4をド
ライエッチング等によりエッチングし、ビアホールを形
成する。
【0037】その後、図3(d)に示すように、反応性
スパッタリング法等によりバリアメタル(TiN)層6
をウエハ全面に成膜する。
スパッタリング法等によりバリアメタル(TiN)層6
をウエハ全面に成膜する。
【0038】その後、図3(e)に示すように、バリア
メタル層6上にフォトレジストを塗布し、パターン露光
及び現像を行い、アライメントマーク部のみ開口させる
パターニングを行う。
メタル層6上にフォトレジストを塗布し、パターン露光
及び現像を行い、アライメントマーク部のみ開口させる
パターニングを行う。
【0039】その後、図3(f)に示すように、以上の
ようにしてパターニングされたレジストパターン7をマ
スクとして、バリアメタル層6をポリエッチ液等を用い
てエッチング除去する。
ようにしてパターニングされたレジストパターン7をマ
スクとして、バリアメタル層6をポリエッチ液等を用い
てエッチング除去する。
【0040】しかる後に、レジストパターン7を除去
し、上層配線のためのAlの濡れ性を良くするためTi
を成膜し、図1に示すように、高温Alスパッタ法等に
よりAl層8を成膜する。Ti膜はAl層8と反応して
Ti−Al合金層9を形成する。
し、上層配線のためのAlの濡れ性を良くするためTi
を成膜し、図1に示すように、高温Alスパッタ法等に
よりAl層8を成膜する。Ti膜はAl層8と反応して
Ti−Al合金層9を形成する。
【0041】次に、本実施形態の作用を説明する。
【0042】一般的に、ステッパーでのウエハアライメ
ントは光学的手法により行われる。干渉式サーチの場
合、アライメントマーク部にレーザーを照射し走査す
る。マーク部での干渉により干渉光の強度が変化するの
で、そのピークのウエハ上での仮想座標を求める。これ
をウエハ面内の数点で行い、アライメントを行う。画像
処理式サーチの場合、ハロゲンランプ等をアライメント
マーク部に照射し、顕微鏡像を得る。この像のコントラ
ストからウエハ上での仮想座標を求める。これをウエハ
面内の数点で行い、アライメントを行う。
ントは光学的手法により行われる。干渉式サーチの場
合、アライメントマーク部にレーザーを照射し走査す
る。マーク部での干渉により干渉光の強度が変化するの
で、そのピークのウエハ上での仮想座標を求める。これ
をウエハ面内の数点で行い、アライメントを行う。画像
処理式サーチの場合、ハロゲンランプ等をアライメント
マーク部に照射し、顕微鏡像を得る。この像のコントラ
ストからウエハ上での仮想座標を求める。これをウエハ
面内の数点で行い、アライメントを行う。
【0043】本実施形態では、図4(a)に示すよう
に、アライメントマーク部のみバリアメタル層6が除か
れるので、バリアメタル層6が存在しないアライメント
マーク部ではAl層8の表面はスムーズである。この場
合の画像処理式サーチの信号波形を図4(b)に示す。
アライメントマーク部分のAl層表面がスムーズである
ため、コントラストのS/N比が改善され、良好な信号
波形が得られる。
に、アライメントマーク部のみバリアメタル層6が除か
れるので、バリアメタル層6が存在しないアライメント
マーク部ではAl層8の表面はスムーズである。この場
合の画像処理式サーチの信号波形を図4(b)に示す。
アライメントマーク部分のAl層表面がスムーズである
ため、コントラストのS/N比が改善され、良好な信号
波形が得られる。
【0044】また、位置ずれ測定も一般的に光学的手法
で行われる。ハロゲンランプ等を位置ずれ測定用マーク
部に照射し、顕微鏡像を得る。この像のコントラストか
ら、下層パターンと現パターンとの位置の差を測定す
る。
で行われる。ハロゲンランプ等を位置ずれ測定用マーク
部に照射し、顕微鏡像を得る。この像のコントラストか
ら、下層パターンと現パターンとの位置の差を測定す
る。
【0045】図5(a)に位置ずれ測定用マーク部の断
面を示し、このマーク部から得られる信号波形を図5
(b)に示す。これらの信号波形から、図中に示すL1
とL2とを求め、位置ずれ量ΔLはΔL=(L1−L
2)/2として求める。バリアメタル層6が存在しない
位置ずれ測定用マーク部のAl表面がスムーズであるた
め、下層のパターン(この場合は接続孔を形成した時の
パターン)からの信号波形は局所的にノイズが小さい。
かくして、信号波形のピークが明瞭になり、現パターン
を示すフォトレジストパターン10からの反射との差を
精度良く測定できる。
面を示し、このマーク部から得られる信号波形を図5
(b)に示す。これらの信号波形から、図中に示すL1
とL2とを求め、位置ずれ量ΔLはΔL=(L1−L
2)/2として求める。バリアメタル層6が存在しない
位置ずれ測定用マーク部のAl表面がスムーズであるた
め、下層のパターン(この場合は接続孔を形成した時の
パターン)からの信号波形は局所的にノイズが小さい。
かくして、信号波形のピークが明瞭になり、現パターン
を示すフォトレジストパターン10からの反射との差を
精度良く測定できる。
【0046】ところで、高温Alスパッタ等により成膜
したAl層の表面状態は、図6に示すように、Al層の
下のバリアメタル層の有無に依存する。図6のAl表面
反射率の値は、ベアSiの表面反射率を100%として
表示している。ここで示したAlの表面反射率は、Al
表面の凹凸状態と関係している。即ち、Al層表面の凹
凸の程度が大きいと光の散乱が多くなり表面反射率が低
くなる。バリアメタル層が無い場合は反射率が高く、A
l層の表面状態は比較的滑らかである。これに比べてバ
リアメタルTiN単層上にAl層を形成した場合は反射
率が低く、Al層表面の凹凸の程度が大きい。このAl
層の表面反射率は150%以上であることが望ましい
が、本実施形態によれば約200%の表面反射率が得ら
れ、これは高温Alスパッタ法ではない従来法で得られ
たAl膜の反射率と同等である。
したAl層の表面状態は、図6に示すように、Al層の
下のバリアメタル層の有無に依存する。図6のAl表面
反射率の値は、ベアSiの表面反射率を100%として
表示している。ここで示したAlの表面反射率は、Al
表面の凹凸状態と関係している。即ち、Al層表面の凹
凸の程度が大きいと光の散乱が多くなり表面反射率が低
くなる。バリアメタル層が無い場合は反射率が高く、A
l層の表面状態は比較的滑らかである。これに比べてバ
リアメタルTiN単層上にAl層を形成した場合は反射
率が低く、Al層表面の凹凸の程度が大きい。このAl
層の表面反射率は150%以上であることが望ましい
が、本実施形態によれば約200%の表面反射率が得ら
れ、これは高温Alスパッタ法ではない従来法で得られ
たAl膜の反射率と同等である。
【0047】本実施形態の作用効果は、アライメントマ
ークや位置ずれ測定用マーク等のアクセサリを含む領域
(本発明では、これらを総称して「アライメントマーク
部」と呼ぶ)のバリアメタル層を除去することで、アラ
イメントマーク部のAl層の表面状態の凹凸の程度を低
減させ滑らかにすることで、表面反射率を向上させ、容
易且つ精度良くアライメント及び位置ずれ量の測定を可
能にしたことである。
ークや位置ずれ測定用マーク等のアクセサリを含む領域
(本発明では、これらを総称して「アライメントマーク
部」と呼ぶ)のバリアメタル層を除去することで、アラ
イメントマーク部のAl層の表面状態の凹凸の程度を低
減させ滑らかにすることで、表面反射率を向上させ、容
易且つ精度良くアライメント及び位置ずれ量の測定を可
能にしたことである。
【0048】以上の本実施形態の半導体装置を用いて行
われる位置ずれ測定誤差と、高温Alスパッタ法を用い
てAl層を形成した従来の半導体装置を用いて行われる
位置ずれ測定誤差とを比較した結果、本実施形態を用い
たものは従来装置を用いたものの約67%に低減されて
いた。このように本発明を適用した場合の測定誤差は減
少し、規格外れが少なくなり生産性が向上する。
われる位置ずれ測定誤差と、高温Alスパッタ法を用い
てAl層を形成した従来の半導体装置を用いて行われる
位置ずれ測定誤差とを比較した結果、本実施形態を用い
たものは従来装置を用いたものの約67%に低減されて
いた。このように本発明を適用した場合の測定誤差は減
少し、規格外れが少なくなり生産性が向上する。
【0049】図7は本発明による半導体装置の第2の実
施形態を示す模式的部分断面図であり、図8は本実施形
態の半導体装置の製造工程を示す模式的部分断面図であ
る。これらの図において、上記図1〜5におけると同様
の部分には同一の符号が付されている。
施形態を示す模式的部分断面図であり、図8は本実施形
態の半導体装置の製造工程を示す模式的部分断面図であ
る。これらの図において、上記図1〜5におけると同様
の部分には同一の符号が付されている。
【0050】本実施形態の半導体装置の製造に際して
は、先ず、図8(a)に示すように、不図示のシリコン
基板上に素子等を形成した後、その上に第1の層間絶縁
膜1を形成し、下層配線としての第1配線2を形成す
る。第1配線2の下には該第1配線2と同一のパターン
のバリアメタル層3が形成されている。これらを覆うよ
うに、第2の層間絶縁膜4を成膜する。ウエハ上の回路
部には第1配線2が形成されているが、アライメントマ
ーク部には配線は形成されていない。第2の層間絶縁膜
4により下地の表面が形成される。ここまでは、上記第
1の実施形態と同様である。
は、先ず、図8(a)に示すように、不図示のシリコン
基板上に素子等を形成した後、その上に第1の層間絶縁
膜1を形成し、下層配線としての第1配線2を形成す
る。第1配線2の下には該第1配線2と同一のパターン
のバリアメタル層3が形成されている。これらを覆うよ
うに、第2の層間絶縁膜4を成膜する。ウエハ上の回路
部には第1配線2が形成されているが、アライメントマ
ーク部には配線は形成されていない。第2の層間絶縁膜
4により下地の表面が形成される。ここまでは、上記第
1の実施形態と同様である。
【0051】本実施形態では、図8(a)に示すよう
に、第2の層間絶縁膜4上に反応性スパッタリング法等
によりバリアメタル(TiN)層6を全面に成膜する。
に、第2の層間絶縁膜4上に反応性スパッタリング法等
によりバリアメタル(TiN)層6を全面に成膜する。
【0052】その後、図8(b)に示すように、フォト
レジストパターンを形成してウェットエッチングでバリ
アメタル層6を部分的に除去し更に第2の層間絶縁膜4
をドライエッチングにより部分的に除去することで、回
路部の第1配線2へのビアホールを形成する。その際、
同時に、アライメントマーク部分にも、所望の凹凸パタ
ーン(開口)を形成する。
レジストパターンを形成してウェットエッチングでバリ
アメタル層6を部分的に除去し更に第2の層間絶縁膜4
をドライエッチングにより部分的に除去することで、回
路部の第1配線2へのビアホールを形成する。その際、
同時に、アライメントマーク部分にも、所望の凹凸パタ
ーン(開口)を形成する。
【0053】その後、図7に示すように、上層配線のた
めのAlの濡れ性を良くするためTiを成膜し、高温A
lスパッタ法等によりAl層8を成膜する。Ti膜はA
l層8と反応してTi−Al合金層9を形成する。
めのAlの濡れ性を良くするためTiを成膜し、高温A
lスパッタ法等によりAl層8を成膜する。Ti膜はA
l層8と反応してTi−Al合金層9を形成する。
【0054】本実施形態でも、アライメントマーク部の
バリアメタル層を除去することで、アライメントマーク
部のAl層8の表面状態の凹凸の程度を低減させ滑らか
にして、表面反射率を向上させ、容易且つ精度良くアラ
イメント及び位置ずれ量の測定を可能にする、という上
記第1の実施形態と同様の作用効果が得られる。
バリアメタル層を除去することで、アライメントマーク
部のAl層8の表面状態の凹凸の程度を低減させ滑らか
にして、表面反射率を向上させ、容易且つ精度良くアラ
イメント及び位置ずれ量の測定を可能にする、という上
記第1の実施形態と同様の作用効果が得られる。
【0055】加えて、本実施形態では、1回のフォトレ
ジスト成膜により、アライメントマーク部のバリアメタ
ル層の除去と該アライメントマーク部の開口パターン形
成とを行うことができるので、工程が簡略化されるとい
う利点がある。
ジスト成膜により、アライメントマーク部のバリアメタ
ル層の除去と該アライメントマーク部の開口パターン形
成とを行うことができるので、工程が簡略化されるとい
う利点がある。
【0056】以上の説明では、バリアメタル層としてT
iN層に関して述べたが、バリアメタル層としては、そ
の他、Ti膜上にTiN膜を積層してなるTiN/Ti
層やTiW層、TiON層、WN層、Ta層、TaN層
などを用いることも可能である。
iN層に関して述べたが、バリアメタル層としては、そ
の他、Ti膜上にTiN膜を積層してなるTiN/Ti
層やTiW層、TiON層、WN層、Ta層、TaN層
などを用いることも可能である。
【0057】また、以上の説明では、導電層としてAl
層に関して述べたが、導電層としては、その他、AlS
i層、AlCu層、AlSiCu層などを用いることも
可能である。
層に関して述べたが、導電層としては、その他、AlS
i層、AlCu層、AlSiCu層などを用いることも
可能である。
【0058】更に、以上の実施形態では、層間絶縁膜4
の表面上に導電層を形成する際に同時に該導電層により
回路部のビアホールを埋めている(即ち、配線パターン
と同一の材料でビアホールが埋められている)が、本発
明では、該回路部のビアホールを、配線パターンを形成
するのに用いる導電層とは別の材料からなる導電性充填
部材(プラグ:例えばタングステンなどからなる)を用
いて埋め、しかる後に上層配線パターン形成のためのバ
リアメタル層及び導電層を形成するようにしてもよい。
の表面上に導電層を形成する際に同時に該導電層により
回路部のビアホールを埋めている(即ち、配線パターン
と同一の材料でビアホールが埋められている)が、本発
明では、該回路部のビアホールを、配線パターンを形成
するのに用いる導電層とは別の材料からなる導電性充填
部材(プラグ:例えばタングステンなどからなる)を用
いて埋め、しかる後に上層配線パターン形成のためのバ
リアメタル層及び導電層を形成するようにしてもよい。
【0059】また、高温Alスパッタ法などの高温スパ
ッタ法は多段階高温Alスパッタ法などの多段階高温ス
パッタ法であってもよい。
ッタ法は多段階高温Alスパッタ法などの多段階高温ス
パッタ法であってもよい。
【0060】
【発明の効果】以上説明したように、本発明によれば、
回路部でのバリアメタル層上の導電層形成の際に行われ
るアライメントマーク部での導電層形成の際に該アライ
メントマーク部ではバリアメタル層を除去しておくこと
で、高温Alスパッタ法等により形成されるAl等の導
電層のアライメントマーク部での表面状態を改良し、回
路部でバリアメタル層及び導電層をパターニングして上
層配線パターンを形成したりする際のアライメントを容
易にし且つアライメント精度を向上させることができ
る。
回路部でのバリアメタル層上の導電層形成の際に行われ
るアライメントマーク部での導電層形成の際に該アライ
メントマーク部ではバリアメタル層を除去しておくこと
で、高温Alスパッタ法等により形成されるAl等の導
電層のアライメントマーク部での表面状態を改良し、回
路部でバリアメタル層及び導電層をパターニングして上
層配線パターンを形成したりする際のアライメントを容
易にし且つアライメント精度を向上させることができ
る。
【図1】本発明による半導体装置の第1の実施形態を示
す模式的部分断面図である。
す模式的部分断面図である。
【図2】本発明による半導体装置の第1の実施形態の製
造工程を示す模式的部分断面図である。
造工程を示す模式的部分断面図である。
【図3】本発明による半導体装置の第1の実施形態の製
造工程を示す模式的部分断面図である。
造工程を示す模式的部分断面図である。
【図4】本発明による半導体装置の第1の実施形態のア
ライメントマーク部の模式的部分断面図及び該マーク部
から得られる信号波形を示す図である。
ライメントマーク部の模式的部分断面図及び該マーク部
から得られる信号波形を示す図である。
【図5】本発明による半導体装置の第1の実施形態の位
置ずれ測定用マーク部の模式的部分断面図及び該マーク
部から得られる信号波形をを示す図である。
置ずれ測定用マーク部の模式的部分断面図及び該マーク
部から得られる信号波形をを示す図である。
【図6】本発明による半導体装置の第1の実施形態のA
l層の表面反射率を他のAl層のとの比較で示すグラフ
である。
l層の表面反射率を他のAl層のとの比較で示すグラフ
である。
【図7】本発明による半導体装置の第2の実施形態を示
す模式的部分断面図である。
す模式的部分断面図である。
【図8】本発明による半導体装置の第2の実施形態の製
造工程を示す模式的部分断面図である。
造工程を示す模式的部分断面図である。
【図9】従来の半導体装置の製造工程を示す模式的部分
断面図である。
断面図である。
【図10】従来の半導体装置の製造工程を示す模式的部
分断面図である。
分断面図である。
【図11】従来の半導体装置のアライメントマーク部の
模式的部分断面図及び該マーク部から得られる信号波形
を示す図である。
模式的部分断面図及び該マーク部から得られる信号波形
を示す図である。
【図12】従来の半導体装置の位置ずれ測定用マーク部
の模式的部分断面図及び該マーク部から得られる信号波
形を示す図である。
の模式的部分断面図及び該マーク部から得られる信号波
形を示す図である。
【図13】従来の半導体装置の製造工程を示す模式的部
分断面図である。
分断面図である。
1 第1の層間絶縁膜 2 第1配線(下層配線) 3 バリアメタル層 4 第2の層間絶縁膜 5 フォトレジストパターン 6 バリアメタル層 7 フォトレジストパターン 8 Al層 9 Ti−Al合金層 10 フォトレジストパターン
Claims (11)
- 【請求項1】 下地の表面上にバリアメタル層によるバ
リアメタルパターンを介して導電層による導電パターン
が形成されている半導体装置において、 前記導電層は回路部における配線とアライメントマーク
部とを構成しており、 前記アライメントマーク部を除く領域では前記導電パタ
ーンと前記下地との間に前記バリアメタルパターンが介
在しており、 前記アライメントマーク部では前記下地の表面上に前記
バリアメタル層を介在させることなく前記導電層が形成
されている ことを特徴とする半導体装置。 - 【請求項2】 前記下地の表面は層間絶縁膜により構成
されていることを特徴とする、請求項1に記載の半導体
装置。 - 【請求項3】 前記アライメントマーク部において前記
下地の表面にはアライメントマークを構成する凹凸パタ
ーンが形成されており、該凹凸パターン上に前記導電層
が形成されていることを特徴とする、請求項1〜2のい
ずれかに記載の半導体装置。 - 【請求項4】 前記バリアメタル層はTiN層、TiN
/Ti層、TiW層、TiON層、WN層、Ta層また
はTaN層であることを特徴とする、請求項1〜3のい
ずれかに記載の半導体装置。 - 【請求項5】 前記導電層はAl層、AlSi層、Al
Cu層またはAlSiCu層であることを特徴とする、
請求項1〜4のいずれかに記載の半導体装置。 - 【請求項6】 下地の表面上にバリアメタル層を介して
導電層を形成し、該導電層による導電パターンを形成す
ることで回路部の配線の少なくとも一部とアライメント
マーク部とを形成する半導体装置の製造方法であって、前記 下地の表面上にバリアメタル層を形成する工程と、前記バリアメタル層をパターニングして前記アライメン
トマーク部の前記バリアメタル層を除去する工程と、 前記回路部の前記バリアメタル層上に及び前記アライメ
ントマーク部の前記下地上に前記導電層を形成する工程
と、 前記回路部において前記導電層及び前記バリアメタル層
をパターニングする工程と、 を有することを特徴とする、半導体装置の製造方法。 - 【請求項7】 前記下地の表面は層間絶縁膜により構成
されていることを特徴とする、請求項6に記載の半導体
装置の製造方法。 - 【請求項8】 前記アライメントマーク部において前記
下地の表面にアライメントマークを構成する凹凸パター
ンを形成し、該凹凸パターン上に前記導電層を形成する
ことを特徴とする、請求項6〜7のいずれかに記載の半
導体装置の製造方法。 - 【請求項9】 前記バリアメタル層はTiN層、TiN
/Ti層、TiW層、TiON層、WN層、Ta層また
はTaN層であることを特徴とする、請求項6〜8のい
ずれかに記載の半導体装置の製造方法。 - 【請求項10】 前記導電層はAl層、AlSi層、A
lCu層またはAlSiCu層であることを特徴とす
る、請求項6〜9のいずれかに記載の半導体装置の製造
方法。 - 【請求項11】 前記導電層を高温スパッタ法で形成す
ることを特徴とする、請求項10に記載の半導体装置の
製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP18077598A JP3196200B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置及びその製造方法 |
GB9914942A GB2339072B (en) | 1998-06-26 | 1999-06-25 | Semiconductor device having an alignment mark and manufacturing method therefor |
KR1019990024304A KR20000006483A (ko) | 1998-06-26 | 1999-06-25 | 얼라인먼트마크를갖는반도체소자및그제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18077598A JP3196200B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置及びその製造方法 |
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JP3196200B2 true JP3196200B2 (ja) | 2001-08-06 |
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KR (1) | KR20000006483A (ja) |
GB (1) | GB2339072B (ja) |
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---|---|---|---|---|
JPH09260647A (ja) * | 1996-03-19 | 1997-10-03 | Toshiba Corp | 半導体装置およびその製造方法 |
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1998
- 1998-06-26 JP JP18077598A patent/JP3196200B2/ja not_active Expired - Fee Related
-
1999
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