JP3185891B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Description
置およびその製造方法に関し、特に、メモリトランジス
タに記憶されたデータを電気的に消去して新たなデータ
を書き込むことができる電気的消去可能型PROM、即
ち、EEPROMとその製造方法に関する。
用化されているが、近時、メモリトランジスタを直列に
接続して構成されたものが提案されている(R.Shirota
他、Technical digest of 1988 Symposium on VLSI tech
nology p.33 〜p.34)。
である。同図において、QS i,j(i=1、2、j=1〜
4は選択用トランジスタであり、QM i,j(i=1、2、
j=1〜6)は浮遊ゲート電極を有するメモリトランジ
スタ、Y1 、Y2 はビット線、Sはソース線、X1 〜X
6 はワード線、Z1 、Z3 は第1の選択線、Z2 、Z4
は第2の選択線である。
ード線Xi(i=1〜6)に接続され、また、選択トラ
ンジスタのうちビット線に接続されている第1の選択ト
ランジスタQS 1,1、QS 2,1、QS 1,3、QS 2,3のゲート電
極はそれぞれ第1の選択線Z1 、Z3 に、ソース線に接
続されている第2の選択トランジスタQS 1,2、QS 2,2、
QS 1,4、QS 2,4のゲート電極はそれぞれ第2の選択線Z
2 、Z4 に接続されている。そして第1の選択トランジ
スタ、3つのメモリトランジスタおよび第2の選択トラ
ンジスタはビット線Y1 またはY2 とソース線Sとの間
に直列に接続されている。
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図13の(b)は、図13の(a)のA−
A′線断面図である。
2aは第1の選択トランジスタのドレイン領域となる不
純物拡散層、22bは第2の選択トランジスタのソース
領域となる不純物拡散層、22cは各トランジスタのソ
ース・ドレイン領域を構成し、これらのトランジスタを
直列に接続する不純物拡散層、23は第1、第2の選択
トランジスタのゲート絶縁膜、24はメモリトランジス
タの第1のゲート絶縁膜、25はメモリトランジスタの
第2のゲート絶縁膜、26は浮遊ゲート電極、27は制
御ゲート電極、28は選択トランジスタのゲート電極、
29は層間絶縁膜、30はコンタクト孔、31はビット
線となる金属配線である。
的書き込み、消去を行えるようにメモリトランジスタの
第1のゲート絶縁膜が例えば90Åと薄くなされてお
り、浮遊ゲート電極−基板間の電子トンネリングが容易
におきるようになされていることである。
QS 1,1、QM 1,1、QM 1,2、QM 1,3、QS 1,2の直列トラン
ジスタ群で説明する。この場合のデータ消去、書き込み
および読み出しの各モードにおけるビット線、第1、第
2の選択線およびワード線の電位を表1に示す。但し、
表中数値の単位はいずれもボルト(V)である。
電極へ電子が注入された状態を、また、データの書き込
みは浮遊ゲート電極から電子が放出された状態を意味し
ている。
X2 およびX3 を正電位側とし、ビット線Y1 およびソ
ース線Sを接地電位側として高電圧(17V)を印加す
る。第1、第2の選択線には5Vが印加されているた
め、この状態でチャネルおよびソース・ドレイン領域の
電位は0Vに固定され、各メモリトランジスタQM 1,1、
QM 1,2、QM 1,3の第1のゲート絶縁膜24中の電界が強
くなり、ファウラー・ノルドハイム(Fowler-Nordheim:
以下、F−Nと記す)電子トンネル現象が発生して半導
体基板および不純物拡散層22cから第1のゲート絶縁
膜24を介して浮遊ゲート電極26に電子が注入され、
各メモリトランジスタQM 1,1、QM 1,2、QM 1,3のしきい
値電圧が上昇する。この状態が、データが消去された状
態である。この消去モードにおいては、メモリトランジ
スタの選択性がないため、全メモリに記憶されていたデ
ータは同時に消去されることになる。
またはQM 1,3にデータを書き込むときには、ビット線Y
1 と第1の選択線Z1 および書き込むべきメモリトラン
ジスタQM 1,1、QM 1,2またはQM 1,3よりもビット線側に
接続されているメモリトランジスタのワード線とを高電
位(20V)にするとともに、第2の選択線Z2 、書き
込むべきメモリトランジスタQM 1,1、QM 1,2、QM 1,3お
よびそれよりソース線側に接続されているメモリトラン
ジスタのワード線を接地電位にする。このように設定さ
れると書き込まれるメモリトランジスタの第1のゲート
絶縁膜24中の電界が強くなり、F−N電子トンネル現
象により、浮遊ゲート電極26から不純物拡散層22c
に向けて電子が放出される。
極に高電圧が印加されたメモリトランジスタはトランス
ファゲートとしてのみ働き、その第1のゲート絶縁膜2
4の電界は低く、そこではF−N電子トンネル現象は起
きない。さらに書き込みメモリトランジスタよりもソー
ス側に接続されたメモリトランジスタでは制御ゲート2
7の電位は接地電位なるが、ドレイン電極電位は書き込
みトランジスタがカットオフされているため高くなら
ず、その結果第1のゲート絶縁膜中の電界は低くF−N
電子トンネル現象は生じない。
複数ある場合には、1個の選択トランジスタQS 1,1に接
続されている複数個のメモリトランジスタに対し上述の
方法で順次ソース側のメモリトランジスタより書き込み
を行う。このようにするのは、既に書き込みが行われた
他のビット線に接続されたメモリトランジスタの閾値が
変動するのを防止するためである。
択トランジスタのゲート電極に接続されている第2の選
択線Z2 は0Vに保持されるが、これは、書き込み済み
のトランジスタの場合、メモリトランジスタの制御ゲー
ト電極電位が0Vであってもチャネル電流が流れてしま
うことからこのチャネル電流を遮断するために必要なこ
とである。
読み出す場合は、ビット線Y1 を1Vに、第1の選択線
Z1 および第2の選択線Z2 を5Vに固定し読み出すべ
きメモリトランジスタに接続されたワード線X1 、X2
またはX3 のみを接地電位に、他を全て5Vに接続す
る。この条件の下では、選択されたメモリトランジスタ
が消去状態の場合、閾値電圧が正であるためビット線か
らソース線へ電流は流れないが、選択されたメモリトラ
ンジスタが書き込み状態であれば、閾値電圧が負である
ため電流が流れる。
トランスファゲートとして働くが、そのためには、各メ
モリトランジスタの閾値は制御ゲート電圧(例えば5
V)以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。
ランジスタ群から、メモリトランジスタQM 1,3、
QM 2,3、QM 1,6、QM 2,6を代表させて、書き込みモード
における4つの群のバイアス状態について説明する。こ
のときの各ワード線、第1、第2の選択線およびビット
線の電位を表2に示す。
たQM 1,6、QM 2,6は同一のワード線X6 でその制御ゲー
ト電極電位が制御される。このためQM 1,3とQM 2,3およ
びQM 1,6とQM 2,6の選択性はビット線Y1 、Y2 の選択
によって実現される。
き込まない場合、ビット線Y1 は20Vの高電位、ビッ
ト線Y2 は10Vの中間電位に保たれる。この結果、Q
M 2,3のバイアス状態は制御ゲート電極に0V、ドレイン
領域に10Vが印加された状態となり、このトランジス
タの第1のゲート絶縁膜に加わる電界はQM 1,3に比べて
弱くF−N電子トンネリングを起こすに至らない。
QM 2,2は、制御ゲートに20V、ドレイン領域に10V
が印加されるバイアス状態になる。この状態も上述の場
合と同様にF−N電子トンネリングを起こすには至らな
いので、これらのトランジスタに書き込みが行われるこ
とはない。
てはワード線X6 が0Vにバイアスされかつドレインが
第1の選択トランジスタQS 1,3、QS 2,3によりビット線
Y1 、Y2 より切り離されるため、電圧ストレスは加わ
らず誤消去、誤書き込みは起きない。
電位に保持するのは、書き込みモードにおいて非書き込
みビット線上の非選択メモリトランジスタの消去が進行
して過消去状態となるのを防ぐために必要なことであ
る。
ROMでは、書き込みのために3種類のビット線電位を
必要とし、しかもその中間電位と高、低電位との電位差
でF−N電子トンネリングの発生の有無をコントロール
する必要があるため、その電圧の設定範囲が狭いという
欠点を有している。
過消去が行われると、メモリトランジスタの閾値が読み
出し時の制御ゲート電圧以上に上昇してしまいこれが誤
読み出しの原因となるので、これを避けるために消去電
圧の厳格な制御が必要となる。さらに、この過消去の問
題は製品の特性値の許容範囲を狭めるので、結果的にこ
れが製品の歩留まりを低下させる原因となっていた。
トンネリングを利用して行っているため、書き込み・消
去にはともに高い電圧を必要とし、そのためビット線制
御用トランジスタとワード線制御用トランジスタにとも
に高耐圧のトランジスタを用いなければならないことに
なる。また、書き込み・消去はともにF−Nトンネリン
グによってのみ可能であるため、第1のゲート絶縁膜と
しては例えば100Å以下の薄い酸化膜しか利用できな
い。このため、酸化膜の膜厚や膜質の制御が難しく、こ
のことが製造歩留まりの向上を困難としている。
ース線側からシリアルにしかできなかった。それは、例
えば、メモリトランジスタQM 2,1に書き込みを行ったの
ち、メモリトランジスタQM 1,2に書き込もうとする際に
は、QM 2,1のソース・ドレイン領域には10Vが加わる
のに対し、制御ゲート電極には20Vが印加されるた
め、浮遊ゲート電極に電子が注入され易い状況が生じる
が、直列接続されたメモリトランジスタの個数が多く、
そのため既書き込みのメモリトランジスタが複数回この
ような状況におかれる場合には、容易にデータが破壊さ
れてしまうからである。
消去、ワード書き込み等の機能をもたせることが不可能
であり、データを書き換えるには全ビットについての消
去および再プログラムが必要となった。したがって、従
来例では、再プログラムに要する時間が長大となり、そ
のためその用途に制限を受けていた。
のであって、その目的とするところは、選択的書き込み
において中間電位を必要とせず、書き込みを比較的低電
圧で行なうことができ、過消去の問題を起こさない、書
き込み・消去に対し電圧マージンの広い、メモリトラン
ジスタの第1のゲート絶縁膜を厚くすることができ、し
かもワード書き込み・ワード消去の機能を有することが
可能な不揮発性半導体記憶装置およびその製造方法を提
供することにある。
導体記憶装置は、ビット線−ソース線間に直列に接続さ
れた、浮遊ゲート電極を有する複数のメモリ用MOSト
ランジスタと、それぞれのメモリ用MOSトランジスタ
のソース、ドレイン領域に接続されたソース、ドレイン
領域を有する選択用MOSトランジスタと、を備えるも
のであり、各メモリ用MOSトランジスタの制御ゲート
電極には第1のワード線を、各選択用MOSトランジス
タのゲート電極には第1のワード線とは独立に駆動され
る第2のワード線を接続したものである。
トランジスタとビット線(またはソース線)との間には
共通選択用MOSトランジスタが接続される。
リ用MOSトランジスタ上に薄膜トランジスタとして形
成されるが、このトランジスタはそのソース・ドレイン
領域形成時に同時にその領域がメモリ用MOSトランジ
スタのソース・ドレイン領域と接続されるようにして形
成される。
て説明する。図1は、本発明の第1の実施例を示す平面
図、図2の(a)、(b)は、それぞれ図1のA−A′
線とB−B′線の断面図、図3の(c)乃至(f)は、
それぞれ図1のC−C′線乃至F−F′線の断面図であ
る。
Ω−cm程度のp型半導体基板、2a、2b、2cはAs
等のn型不純物がドープされた不純物拡散層、3は膜厚
が約300Åの酸化シリコン(以下、SiO2 と記す)
からなる第2の選択トランジスタのゲート絶縁膜、4は
膜厚約120ÅのSiO2 からなるメモリトランジスタ
の第1のゲート絶縁膜、5は膜厚約300ÅのSiO2
からなるメモリトランジスタの第2のゲート絶縁膜、6
はP等の不純物を含む多結晶シリコンからなる厚さ20
00Åの浮遊ゲート電極、7はP等の不純物を含む膜厚
3000Åの多結晶シリコンからなり、第1のワード線
を構成する制御ゲート電極、8は、P等の不純物を含む
膜厚3000Åの多結晶シリコンからなり、選択線を構
成する、第2の選択トランジスタのゲート電極、9は、
金属配線と各部の絶縁を行う厚さ約1.0μmのBPS
Gからなる層間絶縁膜、10はコンタクト孔、11はビ
ット線を構成する、厚さ1.0μmのAlからなる金属
配線、12は厚さ3000ÅのSiO2 からなる層間絶
縁膜、13aは、第1の選択トランジスタのソース・ド
レイン領域を構成するAs等を高濃度に含む厚さ500
Åのn型多結晶シリコン膜、13bは、第1の選択トラ
ンジスタのチャネル領域を構成するBを3×1016cm-3
程度の濃度に含む厚さ500Åのp型多結晶シリコン
膜、14は、膜厚300ÅのSiO2 からなる第1の選
択トランジスタのゲート絶縁膜、15は、P等の不純物
を含む厚さ3000Åの多結晶シリコンからなり、第2
のワード線を構成する、第1の選択トランジスタのゲー
ト電極、16は、各トランジスタを列毎に分離するため
の、厚さ6000ÅのSiO2 からなるフィールド絶縁
膜である。
置の等価回路図である。同図において、QM i,j(i=
1、2、j=1〜6)はメモリトランジスタ、Q
C i,j(i=1、2、j=1〜6)は第1の選択トランジ
スタ、QC k(k=1〜4)は第2の選択トランジスタ、
Y1 、Y2 はビット線、C1 、C2 は選択線、X1 〜X
6 は第1のワード線、Z1 〜Z6 は第2のワード線であ
る。
ランジスタQC i,jはそれぞれ対をなし、これらの対が3
対直列に接続され、さらにこの直列接続体に第2の選択
トランジスタQC kが直列に接続されて1つの群を構成す
る。メモリセルアレイは、この群を行列状に配置して得
られる。
(拡散層2b)およびビット線用コンタクト孔10とそ
れに連なる拡散層2aを縦方向に2群で共有するように
おり返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極7は行方向に接続されて第1
のワード線Xi(i=1〜6)を、第1の選択トランジ
スタのゲート電極15は行方向に接続されて第2のワー
ド線Zi(i=1〜6)を、また第2の選択トランジス
タのゲート電極8は行方向に接続されて選択線Cn(n
=1、2)を構成している。
1〜4)のドレイン領域(不純物拡散層2a)は各列に
おいてビット線Yi(i=1、2)に接続されており、
一方メモリトランジスタQM n,3、QM n,6(n=1、2)
のソース領域(不純物拡散層2b)は共通にソース線に
接続されている。
タの書き込み、消去モードにおける閾値の変化を示す図
である。本発明では、「書き込み」とは浮遊ゲート電極
に電子が注入された状態を意味し、「消去」は浮遊ゲー
ト電極から電子が放出された状態を意味するものとす
る。したがって、書き込みが行われた場合、図5の
(a)に示すように、閾値が上昇し、制御ゲート電極に
0Vが印加された状態では電流が流れない。逆に消去が
行われた場合は、閾値が低下し制御ゲート電極に0Vが
印加された状態で電流が流れるようになる。図5の
(b)は、各モード時におけるメモリトランジスタの閾
値の時間に対する変化を示す図である。
る。表3は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値[単位はボ
ルト(V)]の例である。
ホットエレクトロン注入を利用している。例えばメモリ
トランジスタQM 1,1に書き込みを行う場合、このトラン
ジスタのドレイン電極にはビット線Y1 より第2の選択
トランジスタQC 1を介して6V、制御ゲート電極には第
1のワード線X1 より10Vが供給される。一方、この
メモリトランジスタと対をなす並列に接続された第1の
選択トランジスタQC 1,1のゲート電極には第2のワード
線Z1 により0Vが供給されこのトランジスタはオフし
ている。また、このメモリトランジスタが属する群の他
のメモリトランジスタQM 1,2、QM 1,3はその制御ゲート
電極が第1のワード線X2 、X3 により全て0Vに固定
されてオフ状態となり、また、他の第1の選択トランジ
スタQC 1,2、QC 1,3はそのゲート電極に第2のワード線
Z2 、Z3 より10Vが供給されオン状態になる。従っ
て、選択されたメモリトランジスタQM 1,1のソース領域
は選択トランジスタQC 1,2、QC 1,3を介して接地電位の
ソース線に接続される。このときビット線Y1 よりソー
ス線にメモリトランジスタQM 1,1を介して電流が流れ、
QM 1,1のチャネル中にホットエレクトロンが発生し浮遊
ゲート電極に電子が注入される。選択された同一群内の
メモリトランジスタQM 1,2、QM 1,3は制御ゲート電極電
圧が0Vと低くかつソース・ドレイン電極間に生じる電
位差が低いため書き込みは行われない。
込みを行うときも、第2の選択トランジスタQC 1のゲー
ト電極に10Vを、メモリトランジスタQM 1,2の制御ゲ
ート電極に10Vを印加し、またこのメモリトランジス
タと対となった第1の選択トランジスタQC 1,2のゲート
電極に0Vを印加するとともに同一群内の他のメモリト
ランジスタの制御ゲート電極に0Vを印加し、他の第1
の選択トランジスタのゲート電極に10Vを印加する。
込みを行う場合、同一ビット線に接続されている他のメ
モリトランジスタQM 1,4〜QM 1,6への誤書き込み、誤消
去を防止するために、これらのトランジスタおよび第1
の選択トランジスタQC 1,4〜QC 1,6に接続されている第
1のワード線X4 〜X6 、第2のワード線Z4 〜Z6 お
よび選択線C2 は全て0Vに固定される。
ンジスタ、例えばQM 1,1とQM 2,1とへの選択的書き込み
は、ビット線電圧を選択することによって実現される。
すなわち、QM 2,1の書き込み時は、ビット線Y1 が0V
に固定されてソース・ドレイン間電位差が0Vとなり、
書き込みが禁止される。また、ビット線Y1を開放状態
にすることでもチャネル電流は流れず書き込みは行われ
ない。
ス線からの消去の場合)
に消去モード時に各ワード線、ビット線、選択線、ソー
ス線に印加される電圧の例を示す。
を利用している。まず最初にソース側から消去を行う場
合について説明する。一括消去の場合は、ソース線Sに
20Vを印加するとともに、全ての第1のワード線X1
〜X6 に0V、全ての第2のワード線Z1 〜Z6 に20
V、そして選択線C1 、C2 に0Vを印加する。この結
果、全てのメモリトランジスタのソース・ドレイン領域
を構成する不純物拡散層は高電位に保持され、また、そ
の制御ゲート電極は低電位に保持されるので、F−Nト
ンネリングによる消去(電子の放出)が可能になる。
択した第1のワード線および選択線C1 、C2 に0V
を、他の全ての第1のワード線および全ての第2のワー
ド線に20Vを印加する。この条件の下では選択された
ワード線に接続されたメモリトランジスタの浮遊ゲート
電極−ソース・ドレイン領域間の電界は強くなりF−N
電子トンネリングが起きるが、他のメモリトランジスタ
では浮遊ゲート電極部分に強電界が発生することはな
い。したがって、選択された第1のワード線に接続され
たメモリトランジスタのデータのみが消去される。
を開放状態とし、ビット線Y1 、Y2 および消去される
トランジスタが接続されている選択線C1 、C2 に高電
圧(20V)印加する点を除いて上述の場合と同様であ
る。
照して行う。選択したメモリトランジスタの制御ゲート
電極とこのトランジスタと対をなす第1の選択トランジ
スタのゲート電極に0Vを印加し、第1の選択トランジ
スタのチャネルをオフとして選択したメモリトランジス
タのチャネル部のみが電流径路ととなるようにする。
群の他の第1の選択トランジスタのゲート電極には全て
5Vを印加して、これらのトランジスタがトランスファ
ゲートとして、ビット線から選択されたメモリトランジ
スタのドレイン領域までの電流径路および選択されたメ
モリトランジスタのソース領域からソース線までの電流
径路を形成するようにする。この結果、選択されたメモ
リトランジスタが書き込み状態であれば、このメモリト
ランジスタによりビット線からソース線への電流径路は
遮断されビット線からソース線への電流流出は起こらな
い。
去状態であれば、このメモリトランジスタは導通しビッ
ト線からの流出電流が現れる。このように選択したメモ
リトランジスタの“書き込み”もしくは“消去”状態が
ビット線からの電流の“無”、“有”に対応しているの
で、この電流をビット線に接続したセンスアンプで検出
してデータの読み出しを行う。
ート電極には0V乃至5Vのいずれの電圧が印加されて
もよい。このメモリトランジスタは対になっている第1
の選択トランジスタの存在により、これらのメモリトラ
ンジスタがトランスファゲートとして動作する必要がな
くなっているからである。同様の意味から本発明によれ
ば、読み出し時において、非選択メモリトランジスタが
従来例のように閾値が高くなりすぎた(従来例では過消
去状態)ために、誤読み出しの原因となることがなくな
る。
群への第1のワード線、第2のワード線および選択線を
除いて他の全てのワード線、選択線は0Vに固定され
る。このためビット線からこれら非選択の群を通る電流
径路は遮断される。
トランジスタについての選択はビット線に印加される電
圧の有無によってなされるが、これらのトランジスタを
並列に読み出す場合、例えばメモリトランジスタQM 1,1
とQM 2,1のデータを同時に読み出す場合、ビット線Y1
とビット線Y2 の双方に電圧を印加し、そしてこれらの
ビット線のそれぞれに接続されているセンスアンプによ
り、それぞれのビット線の流出電流を検出する。
第1に、書き込み時に非選択メモリトランジスタを通じ
て流れる寄生リーク電流が第2の選択トランジスタによ
り遮断できるので、効率的な書き込みが可能となり、書
き込みと消去間の閾値変動幅を広くとることができるよ
うになる。第2に、ビット線に接続される拡散層を各ト
ランジスタ群の第2の選択トランジスタのドレイン拡散
層のみとすることができるため、ビット線容量を小さく
することができる。
ネリングによる電子の放出によって行っていたが本発明
における消去方法はこれに限定されるものではなく、ア
バランシェブレークダウンや紫外線等を利用することも
できる。
である。これは図2の(a)と同等の断面における断面
図である。本実施例の先の実施例と相違する点は、第1
の選択トランジスタのゲート電極15がこのトランジス
タのソース・ドレイン領域となるn型多結晶シリコン膜
13aとチャネル領域となるp型多結晶シリコン膜13
bの下に配置されている点である。この構成によれば、
メモリトランジスタの制御ゲート電極7からの電界はゲ
ート電極15によりシールドされるため第1の選択トラ
ンジスタのチャネル電位が安定に制御されるようにな
る。
図、図8の(a)、(b)は、それぞれ図7のA−A′
線、B−B′線断面図、図9の(c)乃至(e)は、そ
れぞれ図7のC−C′線乃至E−E′線の断面図であ
る。
される第1の実施例の部分と同等の部分には同一の参照
番号が付されているので、重複した説明は省略する。本
実施例では、第1の実施例における第2の選択トランジ
スタのゲート電極8が、第1層のゲート電極8aと第2
層のゲート電極8bとによって構成されている。そし
て、これら2層のゲート電極はコンタクト孔17の箇所
において互いに接続されるが、コンタクト孔以外の領域
では第2の絶縁膜5により分離されている。
ート電極8bは、それぞれメモリトランジスタの浮遊ゲ
ート電極6または制御ゲート電極7と同時に形成される
電極である。本実施例によれば、異方性エッチングによ
り各電極をパターニングする際に、第2の選択トランジ
スタ領域の半導体基板表面を荒らさないようにすうこと
ができる。
した第1の実施例の製造方法について説明する。まず、
p型の半導体基板1上に熱酸化法を用いて厚さ120Å
程度のメモリトランジスタの第1のゲート絶縁膜4を形
成する[図10の(a)]。次に、化学気相成長(CV
D)法により、浮遊ゲート電極となる第1層目の多結晶
シリコン層6aを形成し、これをパターニングする[図
10の(b)]。次いで、熱酸化を行って半導体基板上
に第2の選択トランジスタのゲート絶縁膜3と、多結晶
シリコン層6a上にメモリトランジスタの第2のゲート
絶縁膜5を形成した後、その上に第2層目の多結晶層を
成長させる。続いて、SiO2 膜12aを成長させた
後、SiO2 膜12a、第2層目の多結晶シリコン層、
第2のゲート絶縁膜5、第1層目の多結晶シリコン層6
aに異方性エッチングを施して、浮遊ゲート電極6、制
御ゲート電極7およびゲート電極8を形成する[図10
の(c)]。
制御ゲート電極7、浮遊ゲート電極6をマスクにn型不
純物をイオン注入して不純物拡散層2a、2cを形成す
る。続いて、SiO2 膜を成長させ異方性エッチングを
行って、ゲート電極8、7、6を覆う層間絶縁膜12を
形成する[図10の(d)]。
させ、これをパターニングする[図10の(e)]。続
いて、熱酸化法により、厚さ300Å程度の第1の選択
トランジスタのゲート絶縁膜14を形成した後、CVD
法により第4層目の多結晶シリコン層を堆積しこれをパ
ターニングして第1の選択トランジスタのゲート電極1
5を形成する。その後、ゲート電極15をマスクにイオ
ン注入を行い、第1の選択トランジスタのソース・ドレ
イン領域を構成するn型多結晶シリコン膜13aを形成
するとともに、第1の選択トランジスタのソース・ドレ
イン領域(13a)をメモリトランジスタのソース・ド
レイン領域(2c)に接続する[図10(f)]。
した第3の実施例の製造方法について説明する。まず、
p型の半導体基板1上に熱酸化法を用いて厚さ300〜
500Å程度の第2の選択トランジスタのゲート絶縁膜
3を形成し、これをパターニングした後、再び熱酸化法
を用いて厚さ100Å程度のメモリトランジスタの第1
のゲート絶縁膜4を形成する[図11の(a)]。
シリコン層6aを形成し、これをパターニングする[図
11の(b)]。次に、第1層目の多結晶シリコン層6
a上に第2のゲート絶縁膜5を形成した後、これにコン
タクト孔17(図7参照)を形成する。次いで、CVD
法により第2層目の多結晶シリコン層を成長させた後層
間絶縁膜となるSiO2 膜12aを成長させる。次に異
方性エッチングによりパターニングを行い、メモリトラ
ンジスタの浮遊ゲート電極6、制御ゲート電極7および
第2の制御トランジスタの第1層のゲート電極8a、第
2層のゲート電極8bを形成する。
(f)に示す第1の実施例に対する製造方法と同様であ
るので、図11の(d)乃至(f)に工程断面図を示す
にとどめ、その説明は省略する。
接続されたメモリトランジスタのそれぞれに並列に選択
トランジスタを接続したものであるので、以下の効果を
奏することができる。 2値の電圧により、誤書き込
み、誤消去を生じるおそれのない書き込みが可能となる
ので、中間電位を設定する必要がなくなる。従って、周
辺回路、制御回路が簡素化されその設計が容易となる。
限がなくなり過書き込み(従来例の過消去に相当する)
が行われてもこれが問題となることがなくなる。このた
め、書き込み、消去状態でのメモリトランジスタの閾値
差を大きくとれる。また、メモリトランジスタ製造時の
変動要因によるプログラム特性の差に対する許容幅が増
加するので、高い製造歩留まりを達成することができる
ようになる。
使用することができるため、書き込み時において非選択
メモリトランジスタの第1のゲート絶縁膜中の電界を弱
く抑えることができる。このため書き込みモード時にお
いて同一ワード線に接続された非選択メモリトランジス
タの誤書き込みを容易に防止することができる。また、
書き込み時において制御ゲート電極に印加される電圧が
比較的低いことから、ワード線駆動系に高耐圧トランジ
スタを使用する必要がなくなり、駆動系の設計が容易に
なる。
必要がなく、また消去をF−Nトンネリングで行うこと
以外にアバランシェブレークダウンや紫外線照射で行う
ことも可能であることから、第1のゲート絶縁膜に13
0Å程度の比較的厚い酸化膜を使用することが可能とな
る。このため、絶縁膜形成時の制御が容易となりかつ製
造時の歩留まりを向上させることができる。
く第1のゲート絶縁膜中の電界が弱いので、書き込みモ
ード時に既書き込みデータに対する誤消去が起きにくく
なる。このため、直列に接続したメモリトランジスタ群
のうちの書き込み順序に制限が生じないのでワード書き
込みが可能となる。さらにワード消去も可能であるた
め、全ビット消去、全ビット書き込みを行わずに記憶デ
ータを更新することが可能となり、プログラム時間を大
幅に短縮することができる。
対をなす第1の選択トランジスタが積層して設けられて
いるため、セル占有面積は従来と同等である。しかし、
従来例で各トランジスタ群のソース側に接続されていた
選択トランジスタが必要なくなるので、セルアレイを構
成した場合のアレイ面積は従来例より小さくでき、高集
積化が可能となる
図とプログラム特性図。
程断面図。
程断面図。
6) QC i,j、QS i,1、QS i,3 第1の選択トランジスタ QC k、QS i,2、QS i,4第2の選択トランジスタ(k=1
〜4) 1、21 半導体基板 2a、2b、2c、22a、22b、22c 不純物拡
散層 3 第2の選択トランジスタのゲート絶縁膜 4、24 メモリトランジスタの第1のゲート絶縁膜 5、25 メモリトランジスタの第2のゲート絶縁膜 6、26 浮遊ゲート電極 6a 第1層目の多結晶シリコン層 7、27 メモリトランジスタの制御ゲート電極 8 第2の選択トランジスタのゲート電極 8a 第1層のゲート電極 8b 第2層のゲート電極 10、17 コンタクト孔 11、31 金属配線 12、29 層間絶縁膜 13a 第1の選択トランジスタのソース・ドレイン領
域を構成するn型多結 晶シリコン膜 13b 第2の選択トランジスタのチャネル領域を構成
するp型多結晶シリコ ン膜 14 第1の選択トランジスタのゲート絶縁膜 15 第1の選択トランジスタのゲート電極 16 フィールド絶縁膜
Claims (3)
- 【請求項1】 複数のビット線と、ソース線と、各ビッ
ト線とソース線との間に接続された、第1のワード線に
接続された制御ゲート電極および浮遊ゲート電極を有す
るメモリ用MOSトランジスタと前記第1のワード線と
は独立に駆動される第2のワード線に接続されたゲート
電極を有する選択用MOSトランジスタとの並列接続体
を複数個直列接続してなるメモリセル列と、を具備する
不揮発性半導体記憶装置。 - 【請求項2】 前記メモリセル列と前記ビット線または
前記ソース線との間には、ゲート電極が選択線に接続さ
れた共通選択用MOSトランジスタが接続されている請
求項1記載の不揮発性半導体記憶装置。 - 【請求項3】 浮遊ゲート電極および制御ゲート電極を
有するメモリ用MOSトランジスタと選択用MOSトラ
ンジスタとの並列接続体がビット線とソース線との間に
複数個直列に接続されている不揮発性半導体記憶装置の
製造方法であって、第1導電型の半導体基板上に浮遊ゲ
ート電極と制御ゲート電極との積層体を複数本並行に形
成する工程と、前記積層体をマスクに前記半導体基板に
第2導電型不純物を導入してメモリ用MOSトランジス
タのソース・ドレイン領域を形成する工程と、前記積層
体の上表面および側面を被覆する層間絶縁膜を形成する
工程と、前記層間絶縁膜の上表面および側面を被覆する
とともに前記メモリ用MOSトランジスタのソース・ド
レイン領域と接触する第1導電型半導体層を形成する工
程と、前記選択用MOSトランジスタのチャネルとなる
部分を除いて前記半導体層に第2導電型不純物を導入し
て前記メモリ用MOSトランジスタのソース・ドレイン
領域に接続された選択用MOSトランジスタのソース・
ドレイン領域を形成する工程と、を備えたことを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7861091A JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20175490 | 1990-07-30 | ||
JP2-201754 | 1990-07-30 | ||
JP7861091A JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04218960A JPH04218960A (ja) | 1992-08-10 |
JP3185891B2 true JP3185891B2 (ja) | 2001-07-11 |
Family
ID=26419668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7861091A Expired - Lifetime JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3185891B2 (ja) |
-
1991
- 1991-03-18 JP JP7861091A patent/JP3185891B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04218960A (ja) | 1992-08-10 |
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