JP3185891B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に関し、特に、メモリトランジス
タに記憶されたデータを電気的に消去して新たなデータ
を書き込むことができる電気的消去可能型ＰＲＯＭ、即
ち、ＥＥＰＲＯＭとその製造方法に関する。
置およびその製造方法に関し、特に、メモリトランジス
タに記憶されたデータを電気的に消去して新たなデータ
を書き込むことができる電気的消去可能型ＰＲＯＭ、即
ち、ＥＥＰＲＯＭとその製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭについては各種の製品が実
用化されているが、近時、メモリトランジスタを直列に
接続して構成されたものが提案されている（R.Shirota
他、Technical digest of 1988 Symposium on VLSI tech
nology p.33 〜p.34）。
用化されているが、近時、メモリトランジスタを直列に
接続して構成されたものが提案されている（R.Shirota
他、Technical digest of 1988 Symposium on VLSI tech
nology p.33 〜p.34）。
【０００３】図１２はこの種ＥＥＰＲＯＭの等価回路図
である。同図において、ＱS i,j（ｉ＝１、２、ｊ＝１〜
４は選択用トランジスタであり、ＱM i,j（ｉ＝１、２、
ｊ＝１〜６）は浮遊ゲート電極を有するメモリトランジ
スタ、Ｙ1 、Ｙ2 はビット線、Ｓはソース線、Ｘ1 〜Ｘ
6 はワード線、Ｚ1 、Ｚ3 は第１の選択線、Ｚ2 、Ｚ4
は第２の選択線である。
である。同図において、ＱS i,j（ｉ＝１、２、ｊ＝１〜
４は選択用トランジスタであり、ＱM i,j（ｉ＝１、２、
ｊ＝１〜６）は浮遊ゲート電極を有するメモリトランジ
スタ、Ｙ1 、Ｙ2 はビット線、Ｓはソース線、Ｘ1 〜Ｘ
6 はワード線、Ｚ1 、Ｚ3 は第１の選択線、Ｚ2 、Ｚ4
は第２の選択線である。
【０００４】メモリトランジスタの制御ゲート電極はワ
ード線Ｘｉ（ｉ＝１〜６）に接続され、また、選択トラ
ンジスタのうちビット線に接続されている第１の選択ト
ランジスタＱS 1,1、ＱS 2,1、ＱS 1,3、ＱS 2,3のゲート電
極はそれぞれ第１の選択線Ｚ1 、Ｚ3 に、ソース線に接
続されている第２の選択トランジスタＱS 1,2、ＱS 2,2、
ＱS 1,4、ＱS 2,4のゲート電極はそれぞれ第２の選択線Ｚ
2 、Ｚ4 に接続されている。そして第１の選択トランジ
スタ、３つのメモリトランジスタおよび第２の選択トラ
ンジスタはビット線Ｙ1 またはＹ2 とソース線Ｓとの間
に直列に接続されている。
ード線Ｘｉ（ｉ＝１〜６）に接続され、また、選択トラ
ンジスタのうちビット線に接続されている第１の選択ト
ランジスタＱS 1,1、ＱS 2,1、ＱS 1,3、ＱS 2,3のゲート電
極はそれぞれ第１の選択線Ｚ1 、Ｚ3 に、ソース線に接
続されている第２の選択トランジスタＱS 1,2、ＱS 2,2、
ＱS 1,4、ＱS 2,4のゲート電極はそれぞれ第２の選択線Ｚ
2 、Ｚ4 に接続されている。そして第１の選択トランジ
スタ、３つのメモリトランジスタおよび第２の選択トラ
ンジスタはビット線Ｙ1 またはＹ2 とソース線Ｓとの間
に直列に接続されている。
【０００５】図１３の（ａ）は、この記憶装置のビット
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図１３の（ｂ）は、図１３の（ａ）のＡ−
Ａ′線断面図である。
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図１３の（ｂ）は、図１３の（ａ）のＡ−
Ａ′線断面図である。
【０００６】同図において、２１はｐ型半導体基板、２
２ａは第１の選択トランジスタのドレイン領域となる不
純物拡散層、２２ｂは第２の選択トランジスタのソース
領域となる不純物拡散層、２２ｃは各トランジスタのソ
ース・ドレイン領域を構成し、これらのトランジスタを
直列に接続する不純物拡散層、２３は第１、第２の選択
トランジスタのゲート絶縁膜、２４はメモリトランジス
タの第１のゲート絶縁膜、２５はメモリトランジスタの
第２のゲート絶縁膜、２６は浮遊ゲート電極、２７は制
御ゲート電極、２８は選択トランジスタのゲート電極、
２９は層間絶縁膜、３０はコンタクト孔、３１はビット
線となる金属配線である。
２ａは第１の選択トランジスタのドレイン領域となる不
純物拡散層、２２ｂは第２の選択トランジスタのソース
領域となる不純物拡散層、２２ｃは各トランジスタのソ
ース・ドレイン領域を構成し、これらのトランジスタを
直列に接続する不純物拡散層、２３は第１、第２の選択
トランジスタのゲート絶縁膜、２４はメモリトランジス
タの第１のゲート絶縁膜、２５はメモリトランジスタの
第２のゲート絶縁膜、２６は浮遊ゲート電極、２７は制
御ゲート電極、２８は選択トランジスタのゲート電極、
２９は層間絶縁膜、３０はコンタクト孔、３１はビット
線となる金属配線である。
【０００７】この半導体記憶装置の構造的特徴は、電気
的書き込み、消去を行えるようにメモリトランジスタの
第１のゲート絶縁膜が例えば９０Åと薄くなされてお
り、浮遊ゲート電極−基板間の電子トンネリングが容易
におきるようになされていることである。
的書き込み、消去を行えるようにメモリトランジスタの
第１のゲート絶縁膜が例えば９０Åと薄くなされてお
り、浮遊ゲート電極−基板間の電子トンネリングが容易
におきるようになされていることである。
【０００８】このＥＥＰＲＯＭの動作原理を、図１２の
ＱS 1,1、ＱM 1,1、ＱM 1,2、ＱM 1,3、ＱS 1,2の直列トラン
ジスタ群で説明する。この場合のデータ消去、書き込み
および読み出しの各モードにおけるビット線、第１、第
２の選択線およびワード線の電位を表１に示す。但し、
表中数値の単位はいずれもボルト（Ｖ）である。
ＱS 1,1、ＱM 1,1、ＱM 1,2、ＱM 1,3、ＱS 1,2の直列トラン
ジスタ群で説明する。この場合のデータ消去、書き込み
および読み出しの各モードにおけるビット線、第１、第
２の選択線およびワード線の電位を表１に示す。但し、
表中数値の単位はいずれもボルト（Ｖ）である。
【０００９】なお、ここではデータの消去は浮遊ゲート
電極へ電子が注入された状態を、また、データの書き込
みは浮遊ゲート電極から電子が放出された状態を意味し
ている。
電極へ電子が注入された状態を、また、データの書き込
みは浮遊ゲート電極から電子が放出された状態を意味し
ている。
【００１０】データを消去する場合は、ワード線Ｘ1 、
Ｘ2 およびＸ3 を正電位側とし、ビット線Ｙ1 およびソ
ース線Ｓを接地電位側として高電圧（１７Ｖ）を印加す
る。第１、第２の選択線には５Ｖが印加されているた
め、この状態でチャネルおよびソース・ドレイン領域の
電位は０Ｖに固定され、各メモリトランジスタＱM 1,1、
ＱM 1,2、ＱM 1,3の第１のゲート絶縁膜２４中の電界が強
くなり、ファウラー・ノルドハイム（Fowler-Nordheim:
以下、Ｆ−Ｎと記す）電子トンネル現象が発生して半導
体基板および不純物拡散層２２ｃから第１のゲート絶縁
膜２４を介して浮遊ゲート電極２６に電子が注入され、
各メモリトランジスタＱM 1,1、ＱM 1,2、ＱM 1,3のしきい
値電圧が上昇する。この状態が、データが消去された状
態である。この消去モードにおいては、メモリトランジ
スタの選択性がないため、全メモリに記憶されていたデ
ータは同時に消去されることになる。
Ｘ2 およびＸ3 を正電位側とし、ビット線Ｙ1 およびソ
ース線Ｓを接地電位側として高電圧（１７Ｖ）を印加す
る。第１、第２の選択線には５Ｖが印加されているた
め、この状態でチャネルおよびソース・ドレイン領域の
電位は０Ｖに固定され、各メモリトランジスタＱM 1,1、
ＱM 1,2、ＱM 1,3の第１のゲート絶縁膜２４中の電界が強
くなり、ファウラー・ノルドハイム（Fowler-Nordheim:
以下、Ｆ−Ｎと記す）電子トンネル現象が発生して半導
体基板および不純物拡散層２２ｃから第１のゲート絶縁
膜２４を介して浮遊ゲート電極２６に電子が注入され、
各メモリトランジスタＱM 1,1、ＱM 1,2、ＱM 1,3のしきい
値電圧が上昇する。この状態が、データが消去された状
態である。この消去モードにおいては、メモリトランジ
スタの選択性がないため、全メモリに記憶されていたデ
ータは同時に消去されることになる。
【００１１】
【表１】
【００１２】一方、メモリトランジスタＱM 1,1、ＱM 1,2
またはＱM 1,3にデータを書き込むときには、ビット線Ｙ
1 と第１の選択線Ｚ1 および書き込むべきメモリトラン
ジスタＱM 1,1、ＱM 1,2またはＱM 1,3よりもビット線側に
接続されているメモリトランジスタのワード線とを高電
位（２０Ｖ）にするとともに、第２の選択線Ｚ2 、書き
込むべきメモリトランジスタＱM 1,1、ＱM 1,2、ＱM 1,3お
よびそれよりソース線側に接続されているメモリトラン
ジスタのワード線を接地電位にする。このように設定さ
れると書き込まれるメモリトランジスタの第１のゲート
絶縁膜２４中の電界が強くなり、Ｆ−Ｎ電子トンネル現
象により、浮遊ゲート電極２６から不純物拡散層２２ｃ
に向けて電子が放出される。
またはＱM 1,3にデータを書き込むときには、ビット線Ｙ
1 と第１の選択線Ｚ1 および書き込むべきメモリトラン
ジスタＱM 1,1、ＱM 1,2またはＱM 1,3よりもビット線側に
接続されているメモリトランジスタのワード線とを高電
位（２０Ｖ）にするとともに、第２の選択線Ｚ2 、書き
込むべきメモリトランジスタＱM 1,1、ＱM 1,2、ＱM 1,3お
よびそれよりソース線側に接続されているメモリトラン
ジスタのワード線を接地電位にする。このように設定さ
れると書き込まれるメモリトランジスタの第１のゲート
絶縁膜２４中の電界が強くなり、Ｆ−Ｎ電子トンネル現
象により、浮遊ゲート電極２６から不純物拡散層２２ｃ
に向けて電子が放出される。
【００１３】このとき制御ゲート電極２７とドレイン電
極に高電圧が印加されたメモリトランジスタはトランス
ファゲートとしてのみ働き、その第１のゲート絶縁膜２
４の電界は低く、そこではＦ−Ｎ電子トンネル現象は起
きない。さらに書き込みメモリトランジスタよりもソー
ス側に接続されたメモリトランジスタでは制御ゲート２
７の電位は接地電位なるが、ドレイン電極電位は書き込
みトランジスタがカットオフされているため高くなら
ず、その結果第１のゲート絶縁膜中の電界は低くＦ−Ｎ
電子トンネル現象は生じない。
極に高電圧が印加されたメモリトランジスタはトランス
ファゲートとしてのみ働き、その第１のゲート絶縁膜２
４の電界は低く、そこではＦ−Ｎ電子トンネル現象は起
きない。さらに書き込みメモリトランジスタよりもソー
ス側に接続されたメモリトランジスタでは制御ゲート２
７の電位は接地電位なるが、ドレイン電極電位は書き込
みトランジスタがカットオフされているため高くなら
ず、その結果第１のゲート絶縁膜中の電界は低くＦ−Ｎ
電子トンネル現象は生じない。
【００１４】書き込みを行うべきメモリトランジスタが
複数ある場合には、１個の選択トランジスタＱS 1,1に接
続されている複数個のメモリトランジスタに対し上述の
方法で順次ソース側のメモリトランジスタより書き込み
を行う。このようにするのは、既に書き込みが行われた
他のビット線に接続されたメモリトランジスタの閾値が
変動するのを防止するためである。
複数ある場合には、１個の選択トランジスタＱS 1,1に接
続されている複数個のメモリトランジスタに対し上述の
方法で順次ソース側のメモリトランジスタより書き込み
を行う。このようにするのは、既に書き込みが行われた
他のビット線に接続されたメモリトランジスタの閾値が
変動するのを防止するためである。
【００１５】なお、このデータ書き込み時には第２の選
択トランジスタのゲート電極に接続されている第２の選
択線Ｚ2 は０Ｖに保持されるが、これは、書き込み済み
のトランジスタの場合、メモリトランジスタの制御ゲー
ト電極電位が０Ｖであってもチャネル電流が流れてしま
うことからこのチャネル電流を遮断するために必要なこ
とである。
択トランジスタのゲート電極に接続されている第２の選
択線Ｚ2 は０Ｖに保持されるが、これは、書き込み済み
のトランジスタの場合、メモリトランジスタの制御ゲー
ト電極電位が０Ｖであってもチャネル電流が流れてしま
うことからこのチャネル電流を遮断するために必要なこ
とである。
【００１６】メモリトランジスタに記憶されたデータを
読み出す場合は、ビット線Ｙ1 を１Ｖに、第１の選択線
Ｚ1 および第２の選択線Ｚ2 を５Ｖに固定し読み出すべ
きメモリトランジスタに接続されたワード線Ｘ1 、Ｘ2
またはＸ3 のみを接地電位に、他を全て５Ｖに接続す
る。この条件の下では、選択されたメモリトランジスタ
が消去状態の場合、閾値電圧が正であるためビット線か
らソース線へ電流は流れないが、選択されたメモリトラ
ンジスタが書き込み状態であれば、閾値電圧が負である
ため電流が流れる。
読み出す場合は、ビット線Ｙ1 を１Ｖに、第１の選択線
Ｚ1 および第２の選択線Ｚ2 を５Ｖに固定し読み出すべ
きメモリトランジスタに接続されたワード線Ｘ1 、Ｘ2
またはＸ3 のみを接地電位に、他を全て５Ｖに接続す
る。この条件の下では、選択されたメモリトランジスタ
が消去状態の場合、閾値電圧が正であるためビット線か
らソース線へ電流は流れないが、選択されたメモリトラ
ンジスタが書き込み状態であれば、閾値電圧が負である
ため電流が流れる。
【００１７】このとき、他のメモリトランジスタは全て
トランスファゲートとして働くが、そのためには、各メ
モリトランジスタの閾値は制御ゲート電圧（例えば５
Ｖ）以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。
トランスファゲートとして働くが、そのためには、各メ
モリトランジスタの閾値は制御ゲート電圧（例えば５
Ｖ）以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。
【００１８】
【表２】
【００１９】次に、図１２に示された４つの直列接続ト
ランジスタ群から、メモリトランジスタＱM 1,3、
ＱM 2,3、ＱM 1,6、ＱM 2,6を代表させて、書き込みモード
における４つの群のバイアス状態について説明する。こ
のときの各ワード線、第１、第２の選択線およびビット
線の電位を表２に示す。
ランジスタ群から、メモリトランジスタＱM 1,3、
ＱM 2,3、ＱM 1,6、ＱM 2,6を代表させて、書き込みモード
における４つの群のバイアス状態について説明する。こ
のときの各ワード線、第１、第２の選択線およびビット
線の電位を表２に示す。
【００２０】ＱM 1,3とＱM 2,3は同一のワード線Ｘ3 でま
たＱM 1,6、ＱM 2,6は同一のワード線Ｘ6 でその制御ゲー
ト電極電位が制御される。このためＱM 1,3とＱM 2,3およ
びＱM 1,6とＱM 2,6の選択性はビット線Ｙ1 、Ｙ2 の選択
によって実現される。
たＱM 1,6、ＱM 2,6は同一のワード線Ｘ6 でその制御ゲー
ト電極電位が制御される。このためＱM 1,3とＱM 2,3およ
びＱM 1,6とＱM 2,6の選択性はビット線Ｙ1 、Ｙ2 の選択
によって実現される。
【００２１】例えば、ＱM 1,3に書き込みかつＱM 2,3に書
き込まない場合、ビット線Ｙ1 は２０Ｖの高電位、ビッ
ト線Ｙ2 は１０Ｖの中間電位に保たれる。この結果、Ｑ
M 2,3のバイアス状態は制御ゲート電極に０Ｖ、ドレイン
領域に１０Ｖが印加された状態となり、このトランジス
タの第１のゲート絶縁膜に加わる電界はＱM 1,3に比べて
弱くＦ−Ｎ電子トンネリングを起こすに至らない。
き込まない場合、ビット線Ｙ1 は２０Ｖの高電位、ビッ
ト線Ｙ2 は１０Ｖの中間電位に保たれる。この結果、Ｑ
M 2,3のバイアス状態は制御ゲート電極に０Ｖ、ドレイン
領域に１０Ｖが印加された状態となり、このトランジス
タの第１のゲート絶縁膜に加わる電界はＱM 1,3に比べて
弱くＦ−Ｎ電子トンネリングを起こすに至らない。
【００２２】またこのときメモリトランジスタＱM 2,1、
ＱM 2,2は、制御ゲートに２０Ｖ、ドレイン領域に１０Ｖ
が印加されるバイアス状態になる。この状態も上述の場
合と同様にＦ−Ｎ電子トンネリングを起こすには至らな
いので、これらのトランジスタに書き込みが行われるこ
とはない。
ＱM 2,2は、制御ゲートに２０Ｖ、ドレイン領域に１０Ｖ
が印加されるバイアス状態になる。この状態も上述の場
合と同様にＦ−Ｎ電子トンネリングを起こすには至らな
いので、これらのトランジスタに書き込みが行われるこ
とはない。
【００２３】メモリトランジスタＱM 1,6、ＱM 2,6につい
てはワード線Ｘ6 が０Ｖにバイアスされかつドレインが
第１の選択トランジスタＱS 1,3、ＱS 2,3によりビット線
Ｙ1 、Ｙ2 より切り離されるため、電圧ストレスは加わ
らず誤消去、誤書き込みは起きない。
てはワード線Ｘ6 が０Ｖにバイアスされかつドレインが
第１の選択トランジスタＱS 1,3、ＱS 2,3によりビット線
Ｙ1 、Ｙ2 より切り離されるため、電圧ストレスは加わ
らず誤消去、誤書き込みは起きない。
【００２４】上述したように、非選択のビット線を中間
電位に保持するのは、書き込みモードにおいて非書き込
みビット線上の非選択メモリトランジスタの消去が進行
して過消去状態となるのを防ぐために必要なことであ
る。
電位に保持するのは、書き込みモードにおいて非書き込
みビット線上の非選択メモリトランジスタの消去が進行
して過消去状態となるのを防ぐために必要なことであ
る。
【００２５】
【発明が解決しようとする課題】上述した従来のＥＥＰ
ＲＯＭでは、書き込みのために３種類のビット線電位を
必要とし、しかもその中間電位と高、低電位との電位差
でＦ−Ｎ電子トンネリングの発生の有無をコントロール
する必要があるため、その電圧の設定範囲が狭いという
欠点を有している。
ＲＯＭでは、書き込みのために３種類のビット線電位を
必要とし、しかもその中間電位と高、低電位との電位差
でＦ−Ｎ電子トンネリングの発生の有無をコントロール
する必要があるため、その電圧の設定範囲が狭いという
欠点を有している。
【００２６】また、従来例では、メモリトランジスタに
過消去が行われると、メモリトランジスタの閾値が読み
出し時の制御ゲート電圧以上に上昇してしまいこれが誤
読み出しの原因となるので、これを避けるために消去電
圧の厳格な制御が必要となる。さらに、この過消去の問
題は製品の特性値の許容範囲を狭めるので、結果的にこ
れが製品の歩留まりを低下させる原因となっていた。
過消去が行われると、メモリトランジスタの閾値が読み
出し時の制御ゲート電圧以上に上昇してしまいこれが誤
読み出しの原因となるので、これを避けるために消去電
圧の厳格な制御が必要となる。さらに、この過消去の問
題は製品の特性値の許容範囲を狭めるので、結果的にこ
れが製品の歩留まりを低下させる原因となっていた。
【００２７】また、書き込み、消去はともにＦ−Ｎ電子
トンネリングを利用して行っているため、書き込み・消
去にはともに高い電圧を必要とし、そのためビット線制
御用トランジスタとワード線制御用トランジスタにとも
に高耐圧のトランジスタを用いなければならないことに
なる。また、書き込み・消去はともにＦ−Ｎトンネリン
グによってのみ可能であるため、第１のゲート絶縁膜と
しては例えば１００Å以下の薄い酸化膜しか利用できな
い。このため、酸化膜の膜厚や膜質の制御が難しく、こ
のことが製造歩留まりの向上を困難としている。
トンネリングを利用して行っているため、書き込み・消
去にはともに高い電圧を必要とし、そのためビット線制
御用トランジスタとワード線制御用トランジスタにとも
に高耐圧のトランジスタを用いなければならないことに
なる。また、書き込み・消去はともにＦ−Ｎトンネリン
グによってのみ可能であるため、第１のゲート絶縁膜と
しては例えば１００Å以下の薄い酸化膜しか利用できな
い。このため、酸化膜の膜厚や膜質の制御が難しく、こ
のことが製造歩留まりの向上を困難としている。
【００２８】さらに、従来の記憶装置では書き込みがソ
ース線側からシリアルにしかできなかった。それは、例
えば、メモリトランジスタＱM 2,1に書き込みを行ったの
ち、メモリトランジスタＱM 1,2に書き込もうとする際に
は、ＱM 2,1のソース・ドレイン領域には１０Ｖが加わる
のに対し、制御ゲート電極には２０Ｖが印加されるた
め、浮遊ゲート電極に電子が注入され易い状況が生じる
が、直列接続されたメモリトランジスタの個数が多く、
そのため既書き込みのメモリトランジスタが複数回この
ような状況におかれる場合には、容易にデータが破壊さ
れてしまうからである。
ース線側からシリアルにしかできなかった。それは、例
えば、メモリトランジスタＱM 2,1に書き込みを行ったの
ち、メモリトランジスタＱM 1,2に書き込もうとする際に
は、ＱM 2,1のソース・ドレイン領域には１０Ｖが加わる
のに対し、制御ゲート電極には２０Ｖが印加されるた
め、浮遊ゲート電極に電子が注入され易い状況が生じる
が、直列接続されたメモリトランジスタの個数が多く、
そのため既書き込みのメモリトランジスタが複数回この
ような状況におかれる場合には、容易にデータが破壊さ
れてしまうからである。
【００２９】そのため従来のＥＥＰＲＯＭでは、ワード
消去、ワード書き込み等の機能をもたせることが不可能
であり、データを書き換えるには全ビットについての消
去および再プログラムが必要となった。したがって、従
来例では、再プログラムに要する時間が長大となり、そ
のためその用途に制限を受けていた。
消去、ワード書き込み等の機能をもたせることが不可能
であり、データを書き換えるには全ビットについての消
去および再プログラムが必要となった。したがって、従
来例では、再プログラムに要する時間が長大となり、そ
のためその用途に制限を受けていた。
【００３０】本発明はかかる問題点に鑑みてなされたも
のであって、その目的とするところは、選択的書き込み
において中間電位を必要とせず、書き込みを比較的低電
圧で行なうことができ、過消去の問題を起こさない、書
き込み・消去に対し電圧マージンの広い、メモリトラン
ジスタの第１のゲート絶縁膜を厚くすることができ、し
かもワード書き込み・ワード消去の機能を有することが
可能な不揮発性半導体記憶装置およびその製造方法を提
供することにある。
のであって、その目的とするところは、選択的書き込み
において中間電位を必要とせず、書き込みを比較的低電
圧で行なうことができ、過消去の問題を起こさない、書
き込み・消去に対し電圧マージンの広い、メモリトラン
ジスタの第１のゲート絶縁膜を厚くすることができ、し
かもワード書き込み・ワード消去の機能を有することが
可能な不揮発性半導体記憶装置およびその製造方法を提
供することにある。
【００３１】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、ビット線−ソース線間に直列に接続さ
れた、浮遊ゲート電極を有する複数のメモリ用ＭＯＳト
ランジスタと、それぞれのメモリ用ＭＯＳトランジスタ
のソース、ドレイン領域に接続されたソース、ドレイン
領域を有する選択用ＭＯＳトランジスタと、を備えるも
のであり、各メモリ用ＭＯＳトランジスタの制御ゲート
電極には第１のワード線を、各選択用ＭＯＳトランジス
タのゲート電極には第１のワード線とは独立に駆動され
る第２のワード線を接続したものである。
導体記憶装置は、ビット線−ソース線間に直列に接続さ
れた、浮遊ゲート電極を有する複数のメモリ用ＭＯＳト
ランジスタと、それぞれのメモリ用ＭＯＳトランジスタ
のソース、ドレイン領域に接続されたソース、ドレイン
領域を有する選択用ＭＯＳトランジスタと、を備えるも
のであり、各メモリ用ＭＯＳトランジスタの制御ゲート
電極には第１のワード線を、各選択用ＭＯＳトランジス
タのゲート電極には第１のワード線とは独立に駆動され
る第２のワード線を接続したものである。
【００３２】そして、直列に接続されたメモリ用ＭＯＳ
トランジスタとビット線（またはソース線）との間には
共通選択用ＭＯＳトランジスタが接続される。
トランジスタとビット線（またはソース線）との間には
共通選択用ＭＯＳトランジスタが接続される。
【００３３】また、選択用ＭＯＳトランジスタは、メモ
リ用ＭＯＳトランジスタ上に薄膜トランジスタとして形
成されるが、このトランジスタはそのソース・ドレイン
領域形成時に同時にその領域がメモリ用ＭＯＳトランジ
スタのソース・ドレイン領域と接続されるようにして形
成される。
リ用ＭＯＳトランジスタ上に薄膜トランジスタとして形
成されるが、このトランジスタはそのソース・ドレイン
領域形成時に同時にその領域がメモリ用ＭＯＳトランジ
スタのソース・ドレイン領域と接続されるようにして形
成される。
【００３４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す平面
図、図２の（ａ）、（ｂ）は、それぞれ図１のＡ−Ａ′
線とＢ−Ｂ′線の断面図、図３の（ｃ）乃至（ｆ）は、
それぞれ図１のＣ−Ｃ′線乃至Ｆ−Ｆ′線の断面図であ
る。
て説明する。図１は、本発明の第１の実施例を示す平面
図、図２の（ａ）、（ｂ）は、それぞれ図１のＡ−Ａ′
線とＢ−Ｂ′線の断面図、図３の（ｃ）乃至（ｆ）は、
それぞれ図１のＣ−Ｃ′線乃至Ｆ−Ｆ′線の断面図であ
る。
【００３５】図１乃至図３において、１は比抵抗が１３
Ω−cm程度のｐ型半導体基板、２ａ、２ｂ、２ｃはＡｓ
等のｎ型不純物がドープされた不純物拡散層、３は膜厚
が約３００Åの酸化シリコン（以下、ＳｉＯ2 と記す）
からなる第２の選択トランジスタのゲート絶縁膜、４は
膜厚約１２０ÅのＳｉＯ2 からなるメモリトランジスタ
の第１のゲート絶縁膜、５は膜厚約３００ÅのＳｉＯ2
からなるメモリトランジスタの第２のゲート絶縁膜、６
はＰ等の不純物を含む多結晶シリコンからなる厚さ２０
００Åの浮遊ゲート電極、７はＰ等の不純物を含む膜厚
３０００Åの多結晶シリコンからなり、第１のワード線
を構成する制御ゲート電極、８は、Ｐ等の不純物を含む
膜厚３０００Åの多結晶シリコンからなり、選択線を構
成する、第２の選択トランジスタのゲート電極、９は、
金属配線と各部の絶縁を行う厚さ約１．０μｍのＢＰＳ
Ｇからなる層間絶縁膜、１０はコンタクト孔、１１はビ
ット線を構成する、厚さ１．０μｍのＡｌからなる金属
配線、１２は厚さ３０００ÅのＳｉＯ2 からなる層間絶
縁膜、１３ａは、第１の選択トランジスタのソース・ド
レイン領域を構成するＡｓ等を高濃度に含む厚さ５００
Åのｎ型多結晶シリコン膜、１３ｂは、第１の選択トラ
ンジスタのチャネル領域を構成するＢを３×１０16cm-3
程度の濃度に含む厚さ５００Åのｐ型多結晶シリコン
膜、１４は、膜厚３００ÅのＳｉＯ2 からなる第１の選
択トランジスタのゲート絶縁膜、１５は、Ｐ等の不純物
を含む厚さ３０００Åの多結晶シリコンからなり、第２
のワード線を構成する、第１の選択トランジスタのゲー
ト電極、１６は、各トランジスタを列毎に分離するため
の、厚さ６０００ÅのＳｉＯ2 からなるフィールド絶縁
膜である。
Ω−cm程度のｐ型半導体基板、２ａ、２ｂ、２ｃはＡｓ
等のｎ型不純物がドープされた不純物拡散層、３は膜厚
が約３００Åの酸化シリコン（以下、ＳｉＯ2 と記す）
からなる第２の選択トランジスタのゲート絶縁膜、４は
膜厚約１２０ÅのＳｉＯ2 からなるメモリトランジスタ
の第１のゲート絶縁膜、５は膜厚約３００ÅのＳｉＯ2
からなるメモリトランジスタの第２のゲート絶縁膜、６
はＰ等の不純物を含む多結晶シリコンからなる厚さ２０
００Åの浮遊ゲート電極、７はＰ等の不純物を含む膜厚
３０００Åの多結晶シリコンからなり、第１のワード線
を構成する制御ゲート電極、８は、Ｐ等の不純物を含む
膜厚３０００Åの多結晶シリコンからなり、選択線を構
成する、第２の選択トランジスタのゲート電極、９は、
金属配線と各部の絶縁を行う厚さ約１．０μｍのＢＰＳ
Ｇからなる層間絶縁膜、１０はコンタクト孔、１１はビ
ット線を構成する、厚さ１．０μｍのＡｌからなる金属
配線、１２は厚さ３０００ÅのＳｉＯ2 からなる層間絶
縁膜、１３ａは、第１の選択トランジスタのソース・ド
レイン領域を構成するＡｓ等を高濃度に含む厚さ５００
Åのｎ型多結晶シリコン膜、１３ｂは、第１の選択トラ
ンジスタのチャネル領域を構成するＢを３×１０16cm-3
程度の濃度に含む厚さ５００Åのｐ型多結晶シリコン
膜、１４は、膜厚３００ÅのＳｉＯ2 からなる第１の選
択トランジスタのゲート絶縁膜、１５は、Ｐ等の不純物
を含む厚さ３０００Åの多結晶シリコンからなり、第２
のワード線を構成する、第１の選択トランジスタのゲー
ト電極、１６は、各トランジスタを列毎に分離するため
の、厚さ６０００ÅのＳｉＯ2 からなるフィールド絶縁
膜である。
【００３６】図４は、本実施例の不揮発性半導体記憶装
置の等価回路図である。同図において、ＱM i,j（ｉ＝
１、２、ｊ＝１〜６）はメモリトランジスタ、Ｑ
C i,j（ｉ＝１、２、ｊ＝１〜６）は第１の選択トランジ
スタ、ＱC k（ｋ＝１〜４）は第２の選択トランジスタ、
Ｙ1 、Ｙ2 はビット線、Ｃ1 、Ｃ2 は選択線、Ｘ1 〜Ｘ
6 は第１のワード線、Ｚ1 〜Ｚ6 は第２のワード線であ
る。
置の等価回路図である。同図において、ＱM i,j（ｉ＝
１、２、ｊ＝１〜６）はメモリトランジスタ、Ｑ
C i,j（ｉ＝１、２、ｊ＝１〜６）は第１の選択トランジ
スタ、ＱC k（ｋ＝１〜４）は第２の選択トランジスタ、
Ｙ1 、Ｙ2 はビット線、Ｃ1 、Ｃ2 は選択線、Ｘ1 〜Ｘ
6 は第１のワード線、Ｚ1 〜Ｚ6 は第２のワード線であ
る。
【００３７】メモリトランジスタＱM i,jと第１の選択ト
ランジスタＱC i,jはそれぞれ対をなし、これらの対が３
対直列に接続され、さらにこの直列接続体に第２の選択
トランジスタＱC kが直列に接続されて１つの群を構成す
る。メモリセルアレイは、この群を行列状に配置して得
られる。
ランジスタＱC i,jはそれぞれ対をなし、これらの対が３
対直列に接続され、さらにこの直列接続体に第２の選択
トランジスタＱC kが直列に接続されて１つの群を構成す
る。メモリセルアレイは、この群を行列状に配置して得
られる。
【００３８】図１に示す本実施例では、ソース拡散層
（拡散層２ｂ）およびビット線用コンタクト孔１０とそ
れに連なる拡散層２ａを縦方向に２群で共有するように
おり返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極７は行方向に接続されて第１
のワード線Ｘｉ（ｉ＝１〜６）を、第１の選択トランジ
スタのゲート電極１５は行方向に接続されて第２のワー
ド線Ｚｉ（ｉ＝１〜６）を、また第２の選択トランジス
タのゲート電極８は行方向に接続されて選択線Ｃｎ（ｎ
＝１、２）を構成している。
（拡散層２ｂ）およびビット線用コンタクト孔１０とそ
れに連なる拡散層２ａを縦方向に２群で共有するように
おり返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極７は行方向に接続されて第１
のワード線Ｘｉ（ｉ＝１〜６）を、第１の選択トランジ
スタのゲート電極１５は行方向に接続されて第２のワー
ド線Ｚｉ（ｉ＝１〜６）を、また第２の選択トランジス
タのゲート電極８は行方向に接続されて選択線Ｃｎ（ｎ
＝１、２）を構成している。
【００３９】また、第２の選択トランジスタＱC k（ｋ＝
１〜４）のドレイン領域（不純物拡散層２ａ）は各列に
おいてビット線Ｙｉ（ｉ＝１、２）に接続されており、
一方メモリトランジスタＱM n,3、ＱM n,6（ｎ＝１、２）
のソース領域（不純物拡散層２ｂ）は共通にソース線に
接続されている。
１〜４）のドレイン領域（不純物拡散層２ａ）は各列に
おいてビット線Ｙｉ（ｉ＝１、２）に接続されており、
一方メモリトランジスタＱM n,3、ＱM n,6（ｎ＝１、２）
のソース領域（不純物拡散層２ｂ）は共通にソース線に
接続されている。
【００４０】図５は、本実施例によるメモリトランジス
タの書き込み、消去モードにおける閾値の変化を示す図
である。本発明では、「書き込み」とは浮遊ゲート電極
に電子が注入された状態を意味し、「消去」は浮遊ゲー
ト電極から電子が放出された状態を意味するものとす
る。したがって、書き込みが行われた場合、図５の
（ａ）に示すように、閾値が上昇し、制御ゲート電極に
０Ｖが印加された状態では電流が流れない。逆に消去が
行われた場合は、閾値が低下し制御ゲート電極に０Ｖが
印加された状態で電流が流れるようになる。図５の
（ｂ）は、各モード時におけるメモリトランジスタの閾
値の時間に対する変化を示す図である。
タの書き込み、消去モードにおける閾値の変化を示す図
である。本発明では、「書き込み」とは浮遊ゲート電極
に電子が注入された状態を意味し、「消去」は浮遊ゲー
ト電極から電子が放出された状態を意味するものとす
る。したがって、書き込みが行われた場合、図５の
（ａ）に示すように、閾値が上昇し、制御ゲート電極に
０Ｖが印加された状態では電流が流れない。逆に消去が
行われた場合は、閾値が低下し制御ゲート電極に０Ｖが
印加された状態で電流が流れるようになる。図５の
（ｂ）は、各モード時におけるメモリトランジスタの閾
値の時間に対する変化を示す図である。
【００４１】
【表３】 （＊： ０Ｖまたは開放状態であることを示す）
【００４２】次に、本実施例装置の動作について説明す
る。表３は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値［単位はボ
ルト（Ｖ）］の例である。
る。表３は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値［単位はボ
ルト（Ｖ）］の例である。
【００４３】この例での書き込みはチャネル電流による
ホットエレクトロン注入を利用している。例えばメモリ
トランジスタＱM 1,1に書き込みを行う場合、このトラン
ジスタのドレイン電極にはビット線Ｙ1 より第２の選択
トランジスタＱC 1を介して６Ｖ、制御ゲート電極には第
１のワード線Ｘ1 より１０Ｖが供給される。一方、この
メモリトランジスタと対をなす並列に接続された第１の
選択トランジスタＱC 1,1のゲート電極には第２のワード
線Ｚ1 により０Ｖが供給されこのトランジスタはオフし
ている。また、このメモリトランジスタが属する群の他
のメモリトランジスタＱM 1,2、ＱM 1,3はその制御ゲート
電極が第１のワード線Ｘ2 、Ｘ3 により全て０Ｖに固定
されてオフ状態となり、また、他の第１の選択トランジ
スタＱC 1,2、ＱC 1,3はそのゲート電極に第２のワード線
Ｚ2 、Ｚ3 より１０Ｖが供給されオン状態になる。従っ
て、選択されたメモリトランジスタＱM 1,1のソース領域
は選択トランジスタＱC 1,2、ＱC 1,3を介して接地電位の
ソース線に接続される。このときビット線Ｙ1 よりソー
ス線にメモリトランジスタＱM 1,1を介して電流が流れ、
ＱM 1,1のチャネル中にホットエレクトロンが発生し浮遊
ゲート電極に電子が注入される。選択された同一群内の
メモリトランジスタＱM 1,2、ＱM 1,3は制御ゲート電極電
圧が０Ｖと低くかつソース・ドレイン電極間に生じる電
位差が低いため書き込みは行われない。
ホットエレクトロン注入を利用している。例えばメモリ
トランジスタＱM 1,1に書き込みを行う場合、このトラン
ジスタのドレイン電極にはビット線Ｙ1 より第２の選択
トランジスタＱC 1を介して６Ｖ、制御ゲート電極には第
１のワード線Ｘ1 より１０Ｖが供給される。一方、この
メモリトランジスタと対をなす並列に接続された第１の
選択トランジスタＱC 1,1のゲート電極には第２のワード
線Ｚ1 により０Ｖが供給されこのトランジスタはオフし
ている。また、このメモリトランジスタが属する群の他
のメモリトランジスタＱM 1,2、ＱM 1,3はその制御ゲート
電極が第１のワード線Ｘ2 、Ｘ3 により全て０Ｖに固定
されてオフ状態となり、また、他の第１の選択トランジ
スタＱC 1,2、ＱC 1,3はそのゲート電極に第２のワード線
Ｚ2 、Ｚ3 より１０Ｖが供給されオン状態になる。従っ
て、選択されたメモリトランジスタＱM 1,1のソース領域
は選択トランジスタＱC 1,2、ＱC 1,3を介して接地電位の
ソース線に接続される。このときビット線Ｙ1 よりソー
ス線にメモリトランジスタＱM 1,1を介して電流が流れ、
ＱM 1,1のチャネル中にホットエレクトロンが発生し浮遊
ゲート電極に電子が注入される。選択された同一群内の
メモリトランジスタＱM 1,2、ＱM 1,3は制御ゲート電極電
圧が０Ｖと低くかつソース・ドレイン電極間に生じる電
位差が低いため書き込みは行われない。
【００４４】同様に、メモリトランジスタＱM 1,2に書き
込みを行うときも、第２の選択トランジスタＱC 1のゲー
ト電極に１０Ｖを、メモリトランジスタＱM 1,2の制御ゲ
ート電極に１０Ｖを印加し、またこのメモリトランジス
タと対となった第１の選択トランジスタＱC 1,2のゲート
電極に０Ｖを印加するとともに同一群内の他のメモリト
ランジスタの制御ゲート電極に０Ｖを印加し、他の第１
の選択トランジスタのゲート電極に１０Ｖを印加する。
込みを行うときも、第２の選択トランジスタＱC 1のゲー
ト電極に１０Ｖを、メモリトランジスタＱM 1,2の制御ゲ
ート電極に１０Ｖを印加し、またこのメモリトランジス
タと対となった第１の選択トランジスタＱC 1,2のゲート
電極に０Ｖを印加するとともに同一群内の他のメモリト
ランジスタの制御ゲート電極に０Ｖを印加し、他の第１
の選択トランジスタのゲート電極に１０Ｖを印加する。
【００４５】メモリトランジスタＱM 1,1、ＱM 1,2に書き
込みを行う場合、同一ビット線に接続されている他のメ
モリトランジスタＱM 1,4〜ＱM 1,6への誤書き込み、誤消
去を防止するために、これらのトランジスタおよび第１
の選択トランジスタＱC 1,4〜ＱC 1,6に接続されている第
１のワード線Ｘ4 〜Ｘ6 、第２のワード線Ｚ4 〜Ｚ6 お
よび選択線Ｃ2 は全て０Ｖに固定される。
込みを行う場合、同一ビット線に接続されている他のメ
モリトランジスタＱM 1,4〜ＱM 1,6への誤書き込み、誤消
去を防止するために、これらのトランジスタおよび第１
の選択トランジスタＱC 1,4〜ＱC 1,6に接続されている第
１のワード線Ｘ4 〜Ｘ6 、第２のワード線Ｚ4 〜Ｚ6 お
よび選択線Ｃ2 は全て０Ｖに固定される。
【００４６】同一ワード線に接続されているメモリトラ
ンジスタ、例えばＱM 1,1とＱM 2,1とへの選択的書き込み
は、ビット線電圧を選択することによって実現される。
すなわち、ＱM 2,1の書き込み時は、ビット線Ｙ1 が０Ｖ
に固定されてソース・ドレイン間電位差が０Ｖとなり、
書き込みが禁止される。また、ビット線Ｙ1を開放状態
にすることでもチャネル電流は流れず書き込みは行われ
ない。
ンジスタ、例えばＱM 1,1とＱM 2,1とへの選択的書き込み
は、ビット線電圧を選択することによって実現される。
すなわち、ＱM 2,1の書き込み時は、ビット線Ｙ1 が０Ｖ
に固定されてソース・ドレイン間電位差が０Ｖとなり、
書き込みが禁止される。また、ビット線Ｙ1を開放状態
にすることでもチャネル電流は流れず書き込みは行われ
ない。
【００４７】
【表４】 （ソー
ス線からの消去の場合）
ス線からの消去の場合）
【００４８】
【表５】 （ビット線からの消去の場合）
【００４９】次に、消去について説明する。表４、表５
に消去モード時に各ワード線、ビット線、選択線、ソー
ス線に印加される電圧の例を示す。
に消去モード時に各ワード線、ビット線、選択線、ソー
ス線に印加される電圧の例を示す。
【００５０】この例での消去はＦ−Ｎ電子トンネリング
を利用している。まず最初にソース側から消去を行う場
合について説明する。一括消去の場合は、ソース線Ｓに
２０Ｖを印加するとともに、全ての第１のワード線Ｘ1
〜Ｘ6 に０Ｖ、全ての第２のワード線Ｚ1 〜Ｚ6 に２０
Ｖ、そして選択線Ｃ1 、Ｃ2 に０Ｖを印加する。この結
果、全てのメモリトランジスタのソース・ドレイン領域
を構成する不純物拡散層は高電位に保持され、また、そ
の制御ゲート電極は低電位に保持されるので、Ｆ−Ｎト
ンネリングによる消去（電子の放出）が可能になる。
を利用している。まず最初にソース側から消去を行う場
合について説明する。一括消去の場合は、ソース線Ｓに
２０Ｖを印加するとともに、全ての第１のワード線Ｘ1
〜Ｘ6 に０Ｖ、全ての第２のワード線Ｚ1 〜Ｚ6 に２０
Ｖ、そして選択線Ｃ1 、Ｃ2 に０Ｖを印加する。この結
果、全てのメモリトランジスタのソース・ドレイン領域
を構成する不純物拡散層は高電位に保持され、また、そ
の制御ゲート電極は低電位に保持されるので、Ｆ−Ｎト
ンネリングによる消去（電子の放出）が可能になる。
【００５１】ワード線を選択して消去をする場合は、選
択した第１のワード線および選択線Ｃ1 、Ｃ2 に０Ｖ
を、他の全ての第１のワード線および全ての第２のワー
ド線に２０Ｖを印加する。この条件の下では選択された
ワード線に接続されたメモリトランジスタの浮遊ゲート
電極−ソース・ドレイン領域間の電界は強くなりＦ−Ｎ
電子トンネリングが起きるが、他のメモリトランジスタ
では浮遊ゲート電極部分に強電界が発生することはな
い。したがって、選択された第１のワード線に接続され
たメモリトランジスタのデータのみが消去される。
択した第１のワード線および選択線Ｃ1 、Ｃ2 に０Ｖ
を、他の全ての第１のワード線および全ての第２のワー
ド線に２０Ｖを印加する。この条件の下では選択された
ワード線に接続されたメモリトランジスタの浮遊ゲート
電極−ソース・ドレイン領域間の電界は強くなりＦ−Ｎ
電子トンネリングが起きるが、他のメモリトランジスタ
では浮遊ゲート電極部分に強電界が発生することはな
い。したがって、選択された第１のワード線に接続され
たメモリトランジスタのデータのみが消去される。
【００５２】ビット線側から消去する場合は、ソース線
を開放状態とし、ビット線Ｙ1 、Ｙ2 および消去される
トランジスタが接続されている選択線Ｃ1 、Ｃ2 に高電
圧（２０Ｖ）印加する点を除いて上述の場合と同様であ
る。
を開放状態とし、ビット線Ｙ1 、Ｙ2 および消去される
トランジスタが接続されている選択線Ｃ1 、Ｃ2 に高電
圧（２０Ｖ）印加する点を除いて上述の場合と同様であ
る。
【００５３】次に、読み出し時の動作の説明を表６を参
照して行う。選択したメモリトランジスタの制御ゲート
電極とこのトランジスタと対をなす第１の選択トランジ
スタのゲート電極に０Ｖを印加し、第１の選択トランジ
スタのチャネルをオフとして選択したメモリトランジス
タのチャネル部のみが電流径路ととなるようにする。
照して行う。選択したメモリトランジスタの制御ゲート
電極とこのトランジスタと対をなす第１の選択トランジ
スタのゲート電極に０Ｖを印加し、第１の選択トランジ
スタのチャネルをオフとして選択したメモリトランジス
タのチャネル部のみが電流径路ととなるようにする。
【００５４】
【表６】 （＊：０Ｖまたは５Ｖであることを示す）
【００５５】この選択したメモリトランジスタが属する
群の他の第１の選択トランジスタのゲート電極には全て
５Ｖを印加して、これらのトランジスタがトランスファ
ゲートとして、ビット線から選択されたメモリトランジ
スタのドレイン領域までの電流径路および選択されたメ
モリトランジスタのソース領域からソース線までの電流
径路を形成するようにする。この結果、選択されたメモ
リトランジスタが書き込み状態であれば、このメモリト
ランジスタによりビット線からソース線への電流径路は
遮断されビット線からソース線への電流流出は起こらな
い。
群の他の第１の選択トランジスタのゲート電極には全て
５Ｖを印加して、これらのトランジスタがトランスファ
ゲートとして、ビット線から選択されたメモリトランジ
スタのドレイン領域までの電流径路および選択されたメ
モリトランジスタのソース領域からソース線までの電流
径路を形成するようにする。この結果、選択されたメモ
リトランジスタが書き込み状態であれば、このメモリト
ランジスタによりビット線からソース線への電流径路は
遮断されビット線からソース線への電流流出は起こらな
い。
【００５６】逆に、選択されたメモリトランジスタが消
去状態であれば、このメモリトランジスタは導通しビッ
ト線からの流出電流が現れる。このように選択したメモ
リトランジスタの“書き込み”もしくは“消去”状態が
ビット線からの電流の“無”、“有”に対応しているの
で、この電流をビット線に接続したセンスアンプで検出
してデータの読み出しを行う。
去状態であれば、このメモリトランジスタは導通しビッ
ト線からの流出電流が現れる。このように選択したメモ
リトランジスタの“書き込み”もしくは“消去”状態が
ビット線からの電流の“無”、“有”に対応しているの
で、この電流をビット線に接続したセンスアンプで検出
してデータの読み出しを行う。
【００５７】なお、非選択メモリトランジスタの制御ゲ
ート電極には０Ｖ乃至５Ｖのいずれの電圧が印加されて
もよい。このメモリトランジスタは対になっている第１
の選択トランジスタの存在により、これらのメモリトラ
ンジスタがトランスファゲートとして動作する必要がな
くなっているからである。同様の意味から本発明によれ
ば、読み出し時において、非選択メモリトランジスタが
従来例のように閾値が高くなりすぎた（従来例では過消
去状態）ために、誤読み出しの原因となることがなくな
る。
ート電極には０Ｖ乃至５Ｖのいずれの電圧が印加されて
もよい。このメモリトランジスタは対になっている第１
の選択トランジスタの存在により、これらのメモリトラ
ンジスタがトランスファゲートとして動作する必要がな
くなっているからである。同様の意味から本発明によれ
ば、読み出し時において、非選択メモリトランジスタが
従来例のように閾値が高くなりすぎた（従来例では過消
去状態）ために、誤読み出しの原因となることがなくな
る。
【００５８】選択したメモリトランジスタが属している
群への第１のワード線、第２のワード線および選択線を
除いて他の全てのワード線、選択線は０Ｖに固定され
る。このためビット線からこれら非選択の群を通る電流
径路は遮断される。
群への第１のワード線、第２のワード線および選択線を
除いて他の全てのワード線、選択線は０Ｖに固定され
る。このためビット線からこれら非選択の群を通る電流
径路は遮断される。
【００５９】同一の第１のワード線に接続されるメモリ
トランジスタについての選択はビット線に印加される電
圧の有無によってなされるが、これらのトランジスタを
並列に読み出す場合、例えばメモリトランジスタＱM 1,1
とＱM 2,1のデータを同時に読み出す場合、ビット線Ｙ1
とビット線Ｙ2 の双方に電圧を印加し、そしてこれらの
ビット線のそれぞれに接続されているセンスアンプによ
り、それぞれのビット線の流出電流を検出する。
トランジスタについての選択はビット線に印加される電
圧の有無によってなされるが、これらのトランジスタを
並列に読み出す場合、例えばメモリトランジスタＱM 1,1
とＱM 2,1のデータを同時に読み出す場合、ビット線Ｙ1
とビット線Ｙ2 の双方に電圧を印加し、そしてこれらの
ビット線のそれぞれに接続されているセンスアンプによ
り、それぞれのビット線の流出電流を検出する。
【００６０】選択線の存在は次のような効果を与える。
第１に、書き込み時に非選択メモリトランジスタを通じ
て流れる寄生リーク電流が第２の選択トランジスタによ
り遮断できるので、効率的な書き込みが可能となり、書
き込みと消去間の閾値変動幅を広くとることができるよ
うになる。第２に、ビット線に接続される拡散層を各ト
ランジスタ群の第２の選択トランジスタのドレイン拡散
層のみとすることができるため、ビット線容量を小さく
することができる。
第１に、書き込み時に非選択メモリトランジスタを通じ
て流れる寄生リーク電流が第２の選択トランジスタによ
り遮断できるので、効率的な書き込みが可能となり、書
き込みと消去間の閾値変動幅を広くとることができるよ
うになる。第２に、ビット線に接続される拡散層を各ト
ランジスタ群の第２の選択トランジスタのドレイン拡散
層のみとすることができるため、ビット線容量を小さく
することができる。
【００６１】なお、上記実施例では、消去をＦ−Ｎトン
ネリングによる電子の放出によって行っていたが本発明
における消去方法はこれに限定されるものではなく、ア
バランシェブレークダウンや紫外線等を利用することも
できる。
ネリングによる電子の放出によって行っていたが本発明
における消去方法はこれに限定されるものではなく、ア
バランシェブレークダウンや紫外線等を利用することも
できる。
【００６２】図６は本発明の第２の実施例を示す断面図
である。これは図２の（ａ）と同等の断面における断面
図である。本実施例の先の実施例と相違する点は、第１
の選択トランジスタのゲート電極１５がこのトランジス
タのソース・ドレイン領域となるｎ型多結晶シリコン膜
１３ａとチャネル領域となるｐ型多結晶シリコン膜１３
ｂの下に配置されている点である。この構成によれば、
メモリトランジスタの制御ゲート電極７からの電界はゲ
ート電極１５によりシールドされるため第１の選択トラ
ンジスタのチャネル電位が安定に制御されるようにな
る。
である。これは図２の（ａ）と同等の断面における断面
図である。本実施例の先の実施例と相違する点は、第１
の選択トランジスタのゲート電極１５がこのトランジス
タのソース・ドレイン領域となるｎ型多結晶シリコン膜
１３ａとチャネル領域となるｐ型多結晶シリコン膜１３
ｂの下に配置されている点である。この構成によれば、
メモリトランジスタの制御ゲート電極７からの電界はゲ
ート電極１５によりシールドされるため第１の選択トラ
ンジスタのチャネル電位が安定に制御されるようにな
る。
【００６３】図７は、本発明の第３の実施例を示す平面
図、図８の（ａ）、（ｂ）は、それぞれ図７のＡ−Ａ′
線、Ｂ−Ｂ′線断面図、図９の（ｃ）乃至（ｅ）は、そ
れぞれ図７のＣ−Ｃ′線乃至Ｅ−Ｅ′線の断面図であ
る。
図、図８の（ａ）、（ｂ）は、それぞれ図７のＡ−Ａ′
線、Ｂ−Ｂ′線断面図、図９の（ｃ）乃至（ｅ）は、そ
れぞれ図７のＣ−Ｃ′線乃至Ｅ−Ｅ′線の断面図であ
る。
【００６４】図７乃至図９において、図１乃至図３に示
される第１の実施例の部分と同等の部分には同一の参照
番号が付されているので、重複した説明は省略する。本
実施例では、第１の実施例における第２の選択トランジ
スタのゲート電極８が、第１層のゲート電極８ａと第２
層のゲート電極８ｂとによって構成されている。そし
て、これら２層のゲート電極はコンタクト孔１７の箇所
において互いに接続されるが、コンタクト孔以外の領域
では第２の絶縁膜５により分離されている。
される第１の実施例の部分と同等の部分には同一の参照
番号が付されているので、重複した説明は省略する。本
実施例では、第１の実施例における第２の選択トランジ
スタのゲート電極８が、第１層のゲート電極８ａと第２
層のゲート電極８ｂとによって構成されている。そし
て、これら２層のゲート電極はコンタクト孔１７の箇所
において互いに接続されるが、コンタクト孔以外の領域
では第２の絶縁膜５により分離されている。
【００６５】上記第１層のゲート電極８ａと第２層のゲ
ート電極８ｂは、それぞれメモリトランジスタの浮遊ゲ
ート電極６または制御ゲート電極７と同時に形成される
電極である。本実施例によれば、異方性エッチングによ
り各電極をパターニングする際に、第２の選択トランジ
スタ領域の半導体基板表面を荒らさないようにすうこと
ができる。
ート電極８ｂは、それぞれメモリトランジスタの浮遊ゲ
ート電極６または制御ゲート電極７と同時に形成される
電極である。本実施例によれば、異方性エッチングによ
り各電極をパターニングする際に、第２の選択トランジ
スタ領域の半導体基板表面を荒らさないようにすうこと
ができる。
【００６６】次に、図１０を参照して図１乃至図３に示
した第１の実施例の製造方法について説明する。まず、
ｐ型の半導体基板１上に熱酸化法を用いて厚さ１２０Å
程度のメモリトランジスタの第１のゲート絶縁膜４を形
成する［図１０の（ａ）］。次に、化学気相成長（ＣＶ
Ｄ）法により、浮遊ゲート電極となる第１層目の多結晶
シリコン層６ａを形成し、これをパターニングする［図
１０の（ｂ）］。次いで、熱酸化を行って半導体基板上
に第２の選択トランジスタのゲート絶縁膜３と、多結晶
シリコン層６ａ上にメモリトランジスタの第２のゲート
絶縁膜５を形成した後、その上に第２層目の多結晶層を
成長させる。続いて、ＳｉＯ2 膜１２ａを成長させた
後、ＳｉＯ2 膜１２ａ、第２層目の多結晶シリコン層、
第２のゲート絶縁膜５、第１層目の多結晶シリコン層６
ａに異方性エッチングを施して、浮遊ゲート電極６、制
御ゲート電極７およびゲート電極８を形成する［図１０
の（ｃ）］。
した第１の実施例の製造方法について説明する。まず、
ｐ型の半導体基板１上に熱酸化法を用いて厚さ１２０Å
程度のメモリトランジスタの第１のゲート絶縁膜４を形
成する［図１０の（ａ）］。次に、化学気相成長（ＣＶ
Ｄ）法により、浮遊ゲート電極となる第１層目の多結晶
シリコン層６ａを形成し、これをパターニングする［図
１０の（ｂ）］。次いで、熱酸化を行って半導体基板上
に第２の選択トランジスタのゲート絶縁膜３と、多結晶
シリコン層６ａ上にメモリトランジスタの第２のゲート
絶縁膜５を形成した後、その上に第２層目の多結晶層を
成長させる。続いて、ＳｉＯ2 膜１２ａを成長させた
後、ＳｉＯ2 膜１２ａ、第２層目の多結晶シリコン層、
第２のゲート絶縁膜５、第１層目の多結晶シリコン層６
ａに異方性エッチングを施して、浮遊ゲート電極６、制
御ゲート電極７およびゲート電極８を形成する［図１０
の（ｃ）］。
【００６７】次に、ＳｉＯ2 膜１２ａ、ゲート電極８、
制御ゲート電極７、浮遊ゲート電極６をマスクにｎ型不
純物をイオン注入して不純物拡散層２ａ、２ｃを形成す
る。続いて、ＳｉＯ2 膜を成長させ異方性エッチングを
行って、ゲート電極８、７、６を覆う層間絶縁膜１２を
形成する［図１０の（ｄ）］。
制御ゲート電極７、浮遊ゲート電極６をマスクにｎ型不
純物をイオン注入して不純物拡散層２ａ、２ｃを形成す
る。続いて、ＳｉＯ2 膜を成長させ異方性エッチングを
行って、ゲート電極８、７、６を覆う層間絶縁膜１２を
形成する［図１０の（ｄ）］。
【００６８】次に、ｐ型多結晶シリコン膜１３ｂを成長
させ、これをパターニングする［図１０の（ｅ）］。続
いて、熱酸化法により、厚さ３００Å程度の第１の選択
トランジスタのゲート絶縁膜１４を形成した後、ＣＶＤ
法により第４層目の多結晶シリコン層を堆積しこれをパ
ターニングして第１の選択トランジスタのゲート電極１
５を形成する。その後、ゲート電極１５をマスクにイオ
ン注入を行い、第１の選択トランジスタのソース・ドレ
イン領域を構成するｎ型多結晶シリコン膜１３ａを形成
するとともに、第１の選択トランジスタのソース・ドレ
イン領域（１３ａ）をメモリトランジスタのソース・ド
レイン領域（２ｃ）に接続する［図１０（ｆ）］。
させ、これをパターニングする［図１０の（ｅ）］。続
いて、熱酸化法により、厚さ３００Å程度の第１の選択
トランジスタのゲート絶縁膜１４を形成した後、ＣＶＤ
法により第４層目の多結晶シリコン層を堆積しこれをパ
ターニングして第１の選択トランジスタのゲート電極１
５を形成する。その後、ゲート電極１５をマスクにイオ
ン注入を行い、第１の選択トランジスタのソース・ドレ
イン領域を構成するｎ型多結晶シリコン膜１３ａを形成
するとともに、第１の選択トランジスタのソース・ドレ
イン領域（１３ａ）をメモリトランジスタのソース・ド
レイン領域（２ｃ）に接続する［図１０（ｆ）］。
【００６９】次に、図１１を参照して図７乃至図９に示
した第３の実施例の製造方法について説明する。まず、
ｐ型の半導体基板１上に熱酸化法を用いて厚さ３００〜
５００Å程度の第２の選択トランジスタのゲート絶縁膜
３を形成し、これをパターニングした後、再び熱酸化法
を用いて厚さ１００Å程度のメモリトランジスタの第１
のゲート絶縁膜４を形成する［図１１の（ａ）］。
した第３の実施例の製造方法について説明する。まず、
ｐ型の半導体基板１上に熱酸化法を用いて厚さ３００〜
５００Å程度の第２の選択トランジスタのゲート絶縁膜
３を形成し、これをパターニングした後、再び熱酸化法
を用いて厚さ１００Å程度のメモリトランジスタの第１
のゲート絶縁膜４を形成する［図１１の（ａ）］。
【００７０】次に、ＣＶＤ法により、第１層目の多結晶
シリコン層６ａを形成し、これをパターニングする［図
１１の（ｂ）］。次に、第１層目の多結晶シリコン層６
ａ上に第２のゲート絶縁膜５を形成した後、これにコン
タクト孔１７（図７参照）を形成する。次いで、ＣＶＤ
法により第２層目の多結晶シリコン層を成長させた後層
間絶縁膜となるＳｉＯ2 膜１２ａを成長させる。次に異
方性エッチングによりパターニングを行い、メモリトラ
ンジスタの浮遊ゲート電極６、制御ゲート電極７および
第２の制御トランジスタの第１層のゲート電極８ａ、第
２層のゲート電極８ｂを形成する。
シリコン層６ａを形成し、これをパターニングする［図
１１の（ｂ）］。次に、第１層目の多結晶シリコン層６
ａ上に第２のゲート絶縁膜５を形成した後、これにコン
タクト孔１７（図７参照）を形成する。次いで、ＣＶＤ
法により第２層目の多結晶シリコン層を成長させた後層
間絶縁膜となるＳｉＯ2 膜１２ａを成長させる。次に異
方性エッチングによりパターニングを行い、メモリトラ
ンジスタの浮遊ゲート電極６、制御ゲート電極７および
第２の制御トランジスタの第１層のゲート電極８ａ、第
２層のゲート電極８ｂを形成する。
【００７１】これ以降の工程は、図１０の（ｄ）〜
（ｆ）に示す第１の実施例に対する製造方法と同様であ
るので、図１１の（ｄ）乃至（ｆ）に工程断面図を示す
にとどめ、その説明は省略する。
（ｆ）に示す第１の実施例に対する製造方法と同様であ
るので、図１１の（ｄ）乃至（ｆ）に工程断面図を示す
にとどめ、その説明は省略する。
【００７２】
【発明の効果】以上説明したように、本発明は、直列に
接続されたメモリトランジスタのそれぞれに並列に選択
トランジスタを接続したものであるので、以下の効果を
奏することができる。 ２値の電圧により、誤書き込
み、誤消去を生じるおそれのない書き込みが可能となる
ので、中間電位を設定する必要がなくなる。従って、周
辺回路、制御回路が簡素化されその設計が容易となる。
接続されたメモリトランジスタのそれぞれに並列に選択
トランジスタを接続したものであるので、以下の効果を
奏することができる。 ２値の電圧により、誤書き込
み、誤消去を生じるおそれのない書き込みが可能となる
ので、中間電位を設定する必要がなくなる。従って、周
辺回路、制御回路が簡素化されその設計が容易となる。
【００７３】 メモリトランジスタの閾値の上限に制
限がなくなり過書き込み（従来例の過消去に相当する）
が行われてもこれが問題となることがなくなる。このた
め、書き込み、消去状態でのメモリトランジスタの閾値
差を大きくとれる。また、メモリトランジスタ製造時の
変動要因によるプログラム特性の差に対する許容幅が増
加するので、高い製造歩留まりを達成することができる
ようになる。
限がなくなり過書き込み（従来例の過消去に相当する）
が行われてもこれが問題となることがなくなる。このた
め、書き込み、消去状態でのメモリトランジスタの閾値
差を大きくとれる。また、メモリトランジスタ製造時の
変動要因によるプログラム特性の差に対する許容幅が増
加するので、高い製造歩留まりを達成することができる
ようになる。
【００７４】 書き込みにホットエレクトロン注入を
使用することができるため、書き込み時において非選択
メモリトランジスタの第１のゲート絶縁膜中の電界を弱
く抑えることができる。このため書き込みモード時にお
いて同一ワード線に接続された非選択メモリトランジス
タの誤書き込みを容易に防止することができる。また、
書き込み時において制御ゲート電極に印加される電圧が
比較的低いことから、ワード線駆動系に高耐圧トランジ
スタを使用する必要がなくなり、駆動系の設計が容易に
なる。
使用することができるため、書き込み時において非選択
メモリトランジスタの第１のゲート絶縁膜中の電界を弱
く抑えることができる。このため書き込みモード時にお
いて同一ワード線に接続された非選択メモリトランジス
タの誤書き込みを容易に防止することができる。また、
書き込み時において制御ゲート電極に印加される電圧が
比較的低いことから、ワード線駆動系に高耐圧トランジ
スタを使用する必要がなくなり、駆動系の設計が容易に
なる。
【００７５】 書き込みをＦ−Ｎトンネリングで行う
必要がなく、また消去をＦ−Ｎトンネリングで行うこと
以外にアバランシェブレークダウンや紫外線照射で行う
ことも可能であることから、第１のゲート絶縁膜に１３
０Å程度の比較的厚い酸化膜を使用することが可能とな
る。このため、絶縁膜形成時の制御が容易となりかつ製
造時の歩留まりを向上させることができる。
必要がなく、また消去をＦ−Ｎトンネリングで行うこと
以外にアバランシェブレークダウンや紫外線照射で行う
ことも可能であることから、第１のゲート絶縁膜に１３
０Å程度の比較的厚い酸化膜を使用することが可能とな
る。このため、絶縁膜形成時の制御が容易となりかつ製
造時の歩留まりを向上させることができる。
【００７６】 書き込み時におけるドレイン電圧が低
く第１のゲート絶縁膜中の電界が弱いので、書き込みモ
ード時に既書き込みデータに対する誤消去が起きにくく
なる。このため、直列に接続したメモリトランジスタ群
のうちの書き込み順序に制限が生じないのでワード書き
込みが可能となる。さらにワード消去も可能であるた
め、全ビット消去、全ビット書き込みを行わずに記憶デ
ータを更新することが可能となり、プログラム時間を大
幅に短縮することができる。
く第１のゲート絶縁膜中の電界が弱いので、書き込みモ
ード時に既書き込みデータに対する誤消去が起きにくく
なる。このため、直列に接続したメモリトランジスタ群
のうちの書き込み順序に制限が生じないのでワード書き
込みが可能となる。さらにワード消去も可能であるた
め、全ビット消去、全ビット書き込みを行わずに記憶デ
ータを更新することが可能となり、プログラム時間を大
幅に短縮することができる。
【００７７】 各メモリトランジスタの上部にそれと
対をなす第１の選択トランジスタが積層して設けられて
いるため、セル占有面積は従来と同等である。しかし、
従来例で各トランジスタ群のソース側に接続されていた
選択トランジスタが必要なくなるので、セルアレイを構
成した場合のアレイ面積は従来例より小さくでき、高集
積化が可能となる
対をなす第１の選択トランジスタが積層して設けられて
いるため、セル占有面積は従来と同等である。しかし、
従来例で各トランジスタ群のソース側に接続されていた
選択トランジスタが必要なくなるので、セルアレイを構
成した場合のアレイ面積は従来例より小さくでき、高集
積化が可能となる
【図１】本発明の第１の実施例を示す平面図。
【図２】図１の縦方向の断面図。
【図３】図１の横方向の断面図。
【図４】図１の実施例の等価回路図。
【図５】本発明のメモリトランジスタの電圧−電流特性
図とプログラム特性図。
図とプログラム特性図。
【図６】本発明の第２の実施例を示す断面図。
【図７】本発明の第３の実施例を示す平面図。
【図８】図７の縦方向の断面図。
【図９】図７の横方向の断面図。
【図１０】図１の実施例の製造方法を説明するための工
程断面図。
程断面図。
【図１１】図７の実施例の製造方法を説明するための工
程断面図。
程断面図。
【図１２】従来例の等価回路図。
【図１３】従来例の平面図と断面図。
ＱM i,j メモリトランジスタ（ｉ＝１、２、ｊ＝１〜
６） ＱC i,j、ＱS i,1、ＱS i,3 第１の選択トランジスタ ＱC k、ＱS i,2、ＱS i,4第２の選択トランジスタ（ｋ＝１
〜４） １、２１ 半導体基板 ２ａ、２ｂ、２ｃ、２２ａ、２２ｂ、２２ｃ 不純物拡
散層 ３ 第２の選択トランジスタのゲート絶縁膜 ４、２４ メモリトランジスタの第１のゲート絶縁膜 ５、２５ メモリトランジスタの第２のゲート絶縁膜 ６、２６ 浮遊ゲート電極 ６ａ 第１層目の多結晶シリコン層 ７、２７ メモリトランジスタの制御ゲート電極 ８ 第２の選択トランジスタのゲート電極 ８ａ 第１層のゲート電極 ８ｂ 第２層のゲート電極 １０、１７ コンタクト孔 １１、３１ 金属配線 １２、２９ 層間絶縁膜 １３ａ 第１の選択トランジスタのソース・ドレイン領
域を構成するｎ型多結 晶シリコン膜 １３ｂ 第２の選択トランジスタのチャネル領域を構成
するｐ型多結晶シリコ ン膜 １４ 第１の選択トランジスタのゲート絶縁膜 １５ 第１の選択トランジスタのゲート電極 １６ フィールド絶縁膜
６） ＱC i,j、ＱS i,1、ＱS i,3 第１の選択トランジスタ ＱC k、ＱS i,2、ＱS i,4第２の選択トランジスタ（ｋ＝１
〜４） １、２１ 半導体基板 ２ａ、２ｂ、２ｃ、２２ａ、２２ｂ、２２ｃ 不純物拡
散層 ３ 第２の選択トランジスタのゲート絶縁膜 ４、２４ メモリトランジスタの第１のゲート絶縁膜 ５、２５ メモリトランジスタの第２のゲート絶縁膜 ６、２６ 浮遊ゲート電極 ６ａ 第１層目の多結晶シリコン層 ７、２７ メモリトランジスタの制御ゲート電極 ８ 第２の選択トランジスタのゲート電極 ８ａ 第１層のゲート電極 ８ｂ 第２層のゲート電極 １０、１７ コンタクト孔 １１、３１ 金属配線 １２、２９ 層間絶縁膜 １３ａ 第１の選択トランジスタのソース・ドレイン領
域を構成するｎ型多結 晶シリコン膜 １３ｂ 第２の選択トランジスタのチャネル領域を構成
するｐ型多結晶シリコ ン膜 １４ 第１の選択トランジスタのゲート絶縁膜 １５ 第１の選択トランジスタのゲート電極 １６ フィールド絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平３−32067（ＪＰ，Ａ) 特開 平３−85770（ＪＰ，Ａ) 特開 平１−235278（ＪＰ，Ａ) 特開 平４−298079（ＪＰ，Ａ) 特開 平４−34981（ＪＰ，Ａ) 特開 平３−296276（ＪＰ，Ａ) 特開 平２−112286（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 16/04 H01L 21/8247 H01L 27/112 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 複数のビット線と、ソース線と、各ビッ
ト線とソース線との間に接続された、第１のワード線に
接続された制御ゲート電極および浮遊ゲート電極を有す
るメモリ用ＭＯＳトランジスタと前記第１のワード線と
は独立に駆動される第２のワード線に接続されたゲート
電極を有する選択用ＭＯＳトランジスタとの並列接続体
を複数個直列接続してなるメモリセル列と、を具備する
不揮発性半導体記憶装置。 - 【請求項２】 前記メモリセル列と前記ビット線または
前記ソース線との間には、ゲート電極が選択線に接続さ
れた共通選択用ＭＯＳトランジスタが接続されている請
求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 浮遊ゲート電極および制御ゲート電極を
有するメモリ用ＭＯＳトランジスタと選択用ＭＯＳトラ
ンジスタとの並列接続体がビット線とソース線との間に
複数個直列に接続されている不揮発性半導体記憶装置の
製造方法であって、第１導電型の半導体基板上に浮遊ゲ
ート電極と制御ゲート電極との積層体を複数本並行に形
成する工程と、前記積層体をマスクに前記半導体基板に
第２導電型不純物を導入してメモリ用ＭＯＳトランジス
タのソース・ドレイン領域を形成する工程と、前記積層
体の上表面および側面を被覆する層間絶縁膜を形成する
工程と、前記層間絶縁膜の上表面および側面を被覆する
とともに前記メモリ用ＭＯＳトランジスタのソース・ド
レイン領域と接触する第１導電型半導体層を形成する工
程と、前記選択用ＭＯＳトランジスタのチャネルとなる
部分を除いて前記半導体層に第２導電型不純物を導入し
て前記メモリ用ＭＯＳトランジスタのソース・ドレイン
領域に接続された選択用ＭＯＳトランジスタのソース・
ドレイン領域を形成する工程と、を備えたことを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7861091A JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20175490 | 1990-07-30 | ||
| JP2-201754 | 1990-07-30 | ||
| JP7861091A JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218960A JPH04218960A (ja) | 1992-08-10 |
| JP3185891B2 true JP3185891B2 (ja) | 2001-07-11 |
Family
ID=26419668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7861091A Expired - Lifetime JP3185891B2 (ja) | 1990-07-30 | 1991-03-18 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185891B2 (ja) |
-
1991
- 1991-03-18 JP JP7861091A patent/JP3185891B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04218960A (ja) | 1992-08-10 |
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