JP3183245B2 - 半導体記憶装置 - Google Patents
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- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、特に複数メモリセ
ルのグランド線がビット線と並行して配置されているス
タティックランダムアクセスメモリを備える半導体記憶
装置に関する。
ルのグランド線がビット線と並行して配置されているス
タティックランダムアクセスメモリを備える半導体記憶
装置に関する。
【0002】
【従来の技術】図5は、従来よく用いられているスタテ
ィックランダムアクセスメモリ(SRAM)を示す電気
回路図である。図5に示すように、SRAMは、複数の
メモリセル100、101、…、110、111、…を
有している。メモリセル100、101、…、110、
111、…はマトリクス状に配置されている。メモリセ
ルのグランド(GND)端子は接地されている。ビット
線D0、D0バー、D1、D1バー、…には、それぞれ
プリチャージトランジスタ10L、10R、11L、1
1R、…が接続されている。ビット線D0、D0バー、
D1、D1バー、…は、それぞれカラムセクレタ120
L、120R、121L、121R、…によって共通ビ
ット線CD、CDバーに接続される。共通ビット線C
D、CDバーには、ライトドライバ130の出力が接続
されている。
ィックランダムアクセスメモリ(SRAM)を示す電気
回路図である。図5に示すように、SRAMは、複数の
メモリセル100、101、…、110、111、…を
有している。メモリセル100、101、…、110、
111、…はマトリクス状に配置されている。メモリセ
ルのグランド(GND)端子は接地されている。ビット
線D0、D0バー、D1、D1バー、…には、それぞれ
プリチャージトランジスタ10L、10R、11L、1
1R、…が接続されている。ビット線D0、D0バー、
D1、D1バー、…は、それぞれカラムセクレタ120
L、120R、121L、121R、…によって共通ビ
ット線CD、CDバーに接続される。共通ビット線C
D、CDバーには、ライトドライバ130の出力が接続
されている。
【0003】次に、図5を用いて従来のSRAMの書き
込み動作を説明する。初期状態では、ビット線D0、D
0バー、D1、D1バー、…は、プリチャージトランジ
スタ10L、10R、11L、11R、…によって電源
電位Vddにプリチャージされている。例えば、メモリ
セル100へ“0”を書き込む動作では、まずプリチャ
ージトランジスタ10L、10R、11L、11R、…
をオフにし、対応するカラムセクレタ120L、120
Rをオンにする。これによって、書き込みデータDIの
値に応じてライトドライバ130の出力は、共通ビット
線対CD、CDバーを通ってビット線D0、D0バーに
まで及ぶ。ここではDI=0とするので、ビット線D0
の電位は接地電位Vssまで下がり、ビット線D0バー
の電位は初期値のVddのままである。このため、ワー
ド線WL0が立ち上がるとメモリセル100の値が
“0”に書き換えられる。書き込み終了後、ビット線D
0の電位はプリチャージトランジスタ10LによってV
ddまで戻される。
込み動作を説明する。初期状態では、ビット線D0、D
0バー、D1、D1バー、…は、プリチャージトランジ
スタ10L、10R、11L、11R、…によって電源
電位Vddにプリチャージされている。例えば、メモリ
セル100へ“0”を書き込む動作では、まずプリチャ
ージトランジスタ10L、10R、11L、11R、…
をオフにし、対応するカラムセクレタ120L、120
Rをオンにする。これによって、書き込みデータDIの
値に応じてライトドライバ130の出力は、共通ビット
線対CD、CDバーを通ってビット線D0、D0バーに
まで及ぶ。ここではDI=0とするので、ビット線D0
の電位は接地電位Vssまで下がり、ビット線D0バー
の電位は初期値のVddのままである。このため、ワー
ド線WL0が立ち上がるとメモリセル100の値が
“0”に書き換えられる。書き込み終了後、ビット線D
0の電位はプリチャージトランジスタ10LによってV
ddまで戻される。
【0004】図6は、特開平9−231768号公報に
記載されているSRAMを示したものである。図6のS
RAMは、メモリセル100、101、…の電源端子V
D0とGND端子VS0がセル電源電位制御回路70の
出力端子に接続されており、メモリセル110、11
1、…の電源端子VD1とGND端子VS1がセル電源
電位制御回路71の出力端子に接続された点において図
5のSRAMと異なる。セル電源電位制御回路70、7
1、…は、電源電位制御信号PVC0、PVC1、…が
それぞれローレベルのときは、VD0、VD1、…に電
源電位Vddを供給し、VS0、VS1、…に接地電位
Vssを供給する。逆に、電源電位制御信号PVC0、
PVC1、…がそれぞれハイレベルのときは、VD0、
VD1、…に電源電位Vddより所定のレベルだけ低い
第2の高電位側電源電位Vdd2を供給し、VS0、V
S1、…に接地電位Vssより所定のレベルだけ高い第
2の低電位側電源電位Vg2が供給される。書き込み動
作時においては、選択されるメモリセルに対応する電源
電位制御信号のみをハイレベルにすることによって、選
択されるメモリセルの電源端子の電位を降下させ、GN
D端子の電位を上昇させる。これにより、選択されたメ
モリセルのデータ保持能力が低下し、ライトドライバ1
30によって行われる書き込み動作が高速化するという
ものである。
記載されているSRAMを示したものである。図6のS
RAMは、メモリセル100、101、…の電源端子V
D0とGND端子VS0がセル電源電位制御回路70の
出力端子に接続されており、メモリセル110、11
1、…の電源端子VD1とGND端子VS1がセル電源
電位制御回路71の出力端子に接続された点において図
5のSRAMと異なる。セル電源電位制御回路70、7
1、…は、電源電位制御信号PVC0、PVC1、…が
それぞれローレベルのときは、VD0、VD1、…に電
源電位Vddを供給し、VS0、VS1、…に接地電位
Vssを供給する。逆に、電源電位制御信号PVC0、
PVC1、…がそれぞれハイレベルのときは、VD0、
VD1、…に電源電位Vddより所定のレベルだけ低い
第2の高電位側電源電位Vdd2を供給し、VS0、V
S1、…に接地電位Vssより所定のレベルだけ高い第
2の低電位側電源電位Vg2が供給される。書き込み動
作時においては、選択されるメモリセルに対応する電源
電位制御信号のみをハイレベルにすることによって、選
択されるメモリセルの電源端子の電位を降下させ、GN
D端子の電位を上昇させる。これにより、選択されたメ
モリセルのデータ保持能力が低下し、ライトドライバ1
30によって行われる書き込み動作が高速化するという
ものである。
【0005】
【発明が解決しようとする課題】しかしながら、図5に
示す従来のSRAMにおいて、書き込み終了後、ビット
線D0の電位は、プリチャージトランジスタ10Lによ
ってVddまで戻されるが、ビット線の容量は大きいた
め消費電力が大きくなり、遅延時間も大きくなるという
問題がある。
示す従来のSRAMにおいて、書き込み終了後、ビット
線D0の電位は、プリチャージトランジスタ10Lによ
ってVddまで戻されるが、ビット線の容量は大きいた
め消費電力が大きくなり、遅延時間も大きくなるという
問題がある。
【0006】また、図6に示す従来のSRAMにおいて
は、“0”を書き込む側のビット線が結局接地電位Vs
sまで引き下げられるため消費電力の削減にはならず、
逆に、セル電源電位制御回路70によって、選択される
メモリセル100の電源端子線VD0と接地端子線VS
0を駆動する電力が新たに必要となるため、図5に示す
SRAMよりさらに消費電力が大きくなるという問題が
ある。
は、“0”を書き込む側のビット線が結局接地電位Vs
sまで引き下げられるため消費電力の削減にはならず、
逆に、セル電源電位制御回路70によって、選択される
メモリセル100の電源端子線VD0と接地端子線VS
0を駆動する電力が新たに必要となるため、図5に示す
SRAMよりさらに消費電力が大きくなるという問題が
ある。
【0007】一般的に、従来のSRAMにおいては、多
数のメモリセルが配置されるため、ビット線ならびにメ
モリセルの電源配線やGND配線の容量は非常に大き
く、駆動するための遅延時間や電力を小さくすることは
容易ではないという問題がある。
数のメモリセルが配置されるため、ビット線ならびにメ
モリセルの電源配線やGND配線の容量は非常に大き
く、駆動するための遅延時間や電力を小さくすることは
容易ではないという問題がある。
【0008】本発明の目的は、書き込み時にビット線の
振幅を減らすことによって消費電力を低減し、書き込み
の高速化を図ることができる半導体記憶装置を提供する
ことにある。
振幅を減らすことによって消費電力を低減し、書き込み
の高速化を図ることができる半導体記憶装置を提供する
ことにある。
【0009】
【課題を解決するための手段】前記課題を解決するため
に、請求項1記載の発明は、マトリックス状に配置され
た複数のメモリセルのグランド線がビット線と並行して
配置されている半導体記憶装置において、複数のメモリ
セルのグランド線を選択的に電気的にフローティングに
することによって疑似グランド線とすることができるフ
ローティング化手段と、1つのメモリセルへデータ書き
込みを行う時に1つのメモリセルが接続される擬似グラ
ンド線と前記メモリセルが接続されるビット線のうち
“0”を書き込む側のビット線とを電気的に接続する接
続手段とを有することを特徴とする。
に、請求項1記載の発明は、マトリックス状に配置され
た複数のメモリセルのグランド線がビット線と並行して
配置されている半導体記憶装置において、複数のメモリ
セルのグランド線を選択的に電気的にフローティングに
することによって疑似グランド線とすることができるフ
ローティング化手段と、1つのメモリセルへデータ書き
込みを行う時に1つのメモリセルが接続される擬似グラ
ンド線と前記メモリセルが接続されるビット線のうち
“0”を書き込む側のビット線とを電気的に接続する接
続手段とを有することを特徴とする。
【0010】請求項2記載の発明は、請求項1記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
【0011】請求項3記載の発明は、請求項1記載の発
明において、左右に隣接する前記メモリセルが前記擬似
グランド線を共有していることを特徴とする。
明において、左右に隣接する前記メモリセルが前記擬似
グランド線を共有していることを特徴とする。
【0012】請求項4記載の発明は、請求項3記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
【0013】請求項5記載の発明は、請求項3記載の発
明において、左右に隣接する前記メモリセルがさらに前
記ビット線を共有していることを特徴とする。
明において、左右に隣接する前記メモリセルがさらに前
記ビット線を共有していることを特徴とする。
【0014】請求項6記載の発明は、請求項5記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するMOSト
ランジスタで構成されていることを特徴とする。
【0015】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図1は、本発明の第1
の実施の形態としての半導体記憶装置であるSRAMを
示す電気回路図である。図2は、図1のSRAMの動作
を説明するための波形図である。
図面に基づいて詳細に説明する。図1は、本発明の第1
の実施の形態としての半導体記憶装置であるSRAMを
示す電気回路図である。図2は、図1のSRAMの動作
を説明するための波形図である。
【0016】図1を参照すると、メモリセル100、1
01、…、110、111、…は、マトリクス状に配置
されている。メモリセル100、110、…、のGND
端子は擬似GND線SS0に接続され、メモリセル10
1、111、…のGND端子は擬似GND線SS1に接
続されている。擬似GND線SS0、SS1、…は、ビ
ット線D0、D0バー、D1、D1バー、…と並行して
配置されている。ビット線D0、D0バー、D1、D1
バー、…には、それぞれPMOSプリチャージトランジ
スタ10L、10R、11L、11R、…を介して電源
線に接続されている。PMOSプリチャージトランジス
タ10L、10R、11L、11R、…のゲート信号と
して、プリチャージ信号PCが入力される。擬似GND
線SS0、SS1、…は、それぞれNMOSイコライズ
トランジスタ20Lと20R、21Lと21R、…を介
してそれぞれビット線D0、D0バー、D1、D1バ
ー、…に接続されている。また、擬似GND線SS0、
SS1、…は、それぞれNMOS電源スイッチ30、3
1、…を介して接地されている。
01、…、110、111、…は、マトリクス状に配置
されている。メモリセル100、110、…、のGND
端子は擬似GND線SS0に接続され、メモリセル10
1、111、…のGND端子は擬似GND線SS1に接
続されている。擬似GND線SS0、SS1、…は、ビ
ット線D0、D0バー、D1、D1バー、…と並行して
配置されている。ビット線D0、D0バー、D1、D1
バー、…には、それぞれPMOSプリチャージトランジ
スタ10L、10R、11L、11R、…を介して電源
線に接続されている。PMOSプリチャージトランジス
タ10L、10R、11L、11R、…のゲート信号と
して、プリチャージ信号PCが入力される。擬似GND
線SS0、SS1、…は、それぞれNMOSイコライズ
トランジスタ20Lと20R、21Lと21R、…を介
してそれぞれビット線D0、D0バー、D1、D1バ
ー、…に接続されている。また、擬似GND線SS0、
SS1、…は、それぞれNMOS電源スイッチ30、3
1、…を介して接地されている。
【0017】図1において、メモリセル100に“0”
を書き込むとき、まず、PCをハイレベルにしてビット
線D0をフローティングにし、対応する電源スイッチ3
0をオフにして疑似GND(グランド)線SS0をフロ
ーティングにし、次に対応するイコライズトランジスタ
20Lをオンにすることによってビット線D0(初期電
位は電源電位Vdd)と疑似GND線SS0(初期電位
は接地電位Vss)を電気的に接続する。これによりビ
ット線D0と疑似GND線SS0の電位は、Veq=
(電源電位Vdd)×(ビット線D0の容量)/(ビッ
ト線D0の容量+疑似GND線の容量)で決まる値に定
まる。
を書き込むとき、まず、PCをハイレベルにしてビット
線D0をフローティングにし、対応する電源スイッチ3
0をオフにして疑似GND(グランド)線SS0をフロ
ーティングにし、次に対応するイコライズトランジスタ
20Lをオンにすることによってビット線D0(初期電
位は電源電位Vdd)と疑似GND線SS0(初期電位
は接地電位Vss)を電気的に接続する。これによりビ
ット線D0と疑似GND線SS0の電位は、Veq=
(電源電位Vdd)×(ビット線D0の容量)/(ビッ
ト線D0の容量+疑似GND線の容量)で決まる値に定
まる。
【0018】疑似GND線SS0の電位がVeqだけ上
昇することによりメモリセル100はデータ保持能力が
低下し、ゆえにワード線WL0が立ち上がった時メモリ
セル100内のラッチが速やかに反転し、書き込み動作
が高速に終了する。書き込み終了後に、イコライズトラ
ンジスタ20Lがオフし、電源スイッチ30がオンし、
プリチャージトランジスタ10L、10Rがオンになる
ことによってビット線D0の電位は初期電位Vddに戻
される。しかし、ビット線D0の電位はVeqまでしか
低下していないため、高速かつ低電力でビット線D0の
電位はVddに復帰する。
昇することによりメモリセル100はデータ保持能力が
低下し、ゆえにワード線WL0が立ち上がった時メモリ
セル100内のラッチが速やかに反転し、書き込み動作
が高速に終了する。書き込み終了後に、イコライズトラ
ンジスタ20Lがオフし、電源スイッチ30がオンし、
プリチャージトランジスタ10L、10Rがオンになる
ことによってビット線D0の電位は初期電位Vddに戻
される。しかし、ビット線D0の電位はVeqまでしか
低下していないため、高速かつ低電力でビット線D0の
電位はVddに復帰する。
【0019】図2を参照すると、初期状態でPCはロー
レベルであり、PD0(PD1,…)はハイレベルであ
り、EQ0(EQバー、EQ1、EQ1バー、…)はロ
ーレベルであり、WL0(WL1、…)はローレベルで
あるので、SS0(SS1、…)は接地電位Vssであ
り、D0(D0バー、D1、D1バー)は電源電位Vd
dである。次に、例えばメモリセル100への書き込み
動作を考えると、まずプリチャージ信号PCをハイレベ
ルにする。続いてSRAMに入力されたアドレスをデコ
ードすることによって、疑似GND線SS0に対応する
電源スイッチ30のゲート信号PD0のみをローレベル
にする。さらに、疑似GND線SS0に接続される2つ
のNMOSイコライズトランジスタ20L,20Rのう
ち、メモリセル100に“0”を書き込む場合は20L
のみをオンとし、“1”を書き込む場合は20Rのみを
オンにする。ここでは、“0”を書き込むとしてNMO
Sイコライズトランジスタ20Lをオンにすると、疑似
GND線SS0とビット線D0が電気的に接続されて、
疑似GND線SS0の電位が上昇し、ビット線D0の電
位が下降する。ここで、NMOSイコライズトランジス
タ20Lのしきい値が充分に小さいとすると、両者の電
位は共にVeq=(電源電位Vdd)×(ビット線D0
の容量)/(ビット線D0の容量+疑似GND線SS0
の容量)となる。疑似GND線SS0の電位がVeqに
上昇することによって、メモリセル100、110、…
のデータ保持能力は大幅に低下し、ノイズマージンが劣
化するが、ワード線WL0、WL1、…が全てローレベ
ルなので記憶データが破壊される程ではない。
レベルであり、PD0(PD1,…)はハイレベルであ
り、EQ0(EQバー、EQ1、EQ1バー、…)はロ
ーレベルであり、WL0(WL1、…)はローレベルで
あるので、SS0(SS1、…)は接地電位Vssであ
り、D0(D0バー、D1、D1バー)は電源電位Vd
dである。次に、例えばメモリセル100への書き込み
動作を考えると、まずプリチャージ信号PCをハイレベ
ルにする。続いてSRAMに入力されたアドレスをデコ
ードすることによって、疑似GND線SS0に対応する
電源スイッチ30のゲート信号PD0のみをローレベル
にする。さらに、疑似GND線SS0に接続される2つ
のNMOSイコライズトランジスタ20L,20Rのう
ち、メモリセル100に“0”を書き込む場合は20L
のみをオンとし、“1”を書き込む場合は20Rのみを
オンにする。ここでは、“0”を書き込むとしてNMO
Sイコライズトランジスタ20Lをオンにすると、疑似
GND線SS0とビット線D0が電気的に接続されて、
疑似GND線SS0の電位が上昇し、ビット線D0の電
位が下降する。ここで、NMOSイコライズトランジス
タ20Lのしきい値が充分に小さいとすると、両者の電
位は共にVeq=(電源電位Vdd)×(ビット線D0
の容量)/(ビット線D0の容量+疑似GND線SS0
の容量)となる。疑似GND線SS0の電位がVeqに
上昇することによって、メモリセル100、110、…
のデータ保持能力は大幅に低下し、ノイズマージンが劣
化するが、ワード線WL0、WL1、…が全てローレベ
ルなので記憶データが破壊される程ではない。
【0020】さて、この状態でワード線WL0を立ち上
げると、メモリセル100がビット線D0、D0バーと
接続される。ワード線WL0がハイレベルの状態では、
メモリセル100のデータ保持能力は著しく低下するの
で、ビット線D0からの電位Veqおよびビット線D0
バーからの電位Vddがメモリセル100のそれぞれの
記憶端子R00、R00バーへ入力されることによって
速やかにメモリセル100に論理値“0”が書き込まれ
る。一般にSRAMでは、ワード線デコード(列側デコ
ード)に要する遅延時間がカラムデコーダ(行側デコー
ド)に要する遅延時間よりも長いのが一般的なので、以
上の順序で書き込み動作が行われる。
げると、メモリセル100がビット線D0、D0バーと
接続される。ワード線WL0がハイレベルの状態では、
メモリセル100のデータ保持能力は著しく低下するの
で、ビット線D0からの電位Veqおよびビット線D0
バーからの電位Vddがメモリセル100のそれぞれの
記憶端子R00、R00バーへ入力されることによって
速やかにメモリセル100に論理値“0”が書き込まれ
る。一般にSRAMでは、ワード線デコード(列側デコ
ード)に要する遅延時間がカラムデコーダ(行側デコー
ド)に要する遅延時間よりも長いのが一般的なので、以
上の順序で書き込み動作が行われる。
【0021】メモリセル100へのデータ書き込みが終
了すると、まずワード線WL0を立ち下げ、EQ0をロ
ーレベルにすることによってNMOSイコライズトラン
ジスタ20Lをオフにする。続いてPD0をハイレベ
ル、PCをローレベルにすることによって、それぞれ擬
似GND線SS0の電位をVssに、ビット線D0の電
位をVddに戻す。前述したように、書き込み動作中に
ビット線D0の電位はVss近くまで下がらないので
(Veqまでしか下がらない)、このときビット線D0
の再充電に必要な電力は少なくて済み、再充電に必要な
時間も短くなる。
了すると、まずワード線WL0を立ち下げ、EQ0をロ
ーレベルにすることによってNMOSイコライズトラン
ジスタ20Lをオフにする。続いてPD0をハイレベ
ル、PCをローレベルにすることによって、それぞれ擬
似GND線SS0の電位をVssに、ビット線D0の電
位をVddに戻す。前述したように、書き込み動作中に
ビット線D0の電位はVss近くまで下がらないので
(Veqまでしか下がらない)、このときビット線D0
の再充電に必要な電力は少なくて済み、再充電に必要な
時間も短くなる。
【0022】なお、ここではイコライズトランジスタ2
0L、20R、21L、21R、…のしきい値は充分に
低いものとしたが、しきい値が高い場合は、その値に応
じてイコライズ後のビット線の電位が擬似GND線の電
位よりも高い状態で平衡に達する。従って、安定して書
き込み動作が行える範囲でイコライズトランジスタのし
きい値をできるだけ高くすることによって、さらにビッ
ト線の再充電時の消費電力を削減することができる。
0L、20R、21L、21R、…のしきい値は充分に
低いものとしたが、しきい値が高い場合は、その値に応
じてイコライズ後のビット線の電位が擬似GND線の電
位よりも高い状態で平衡に達する。従って、安定して書
き込み動作が行える範囲でイコライズトランジスタのし
きい値をできるだけ高くすることによって、さらにビッ
ト線の再充電時の消費電力を削減することができる。
【0023】次に、本発明の第2の実施形態としてのS
RAMを図3に基づいて説明する。図3に示すSRAM
は、メモリセルの疑似GND線が左右に隣接するメモリ
セル間で共有されている点において図1のSRAMと異
なる。このように隣接するメモリセル間でGND線を共
有する図3のSRAMの方が、図1のSRAMよりもメ
モリセルレイアウトの面積が小さくなることが多い。
RAMを図3に基づいて説明する。図3に示すSRAM
は、メモリセルの疑似GND線が左右に隣接するメモリ
セル間で共有されている点において図1のSRAMと異
なる。このように隣接するメモリセル間でGND線を共
有する図3のSRAMの方が、図1のSRAMよりもメ
モリセルレイアウトの面積が小さくなることが多い。
【0024】図3に示す通り、メモリセル100の左側
のGND端子は疑似GND線GG0に、右側のGND端
子は疑似GND線GG1に接続されており、これらの2
本の疑似GND線はメモリセル100、110、…内で
それぞれ電気的に絶縁されている。また、NMOSイコ
ライズトランジスタ20L、20R、21L、21R、
…は、それぞれD0とGG1、D0バーとGG0、D1
とGG2、D1バーとGG1、…にソース電極とドレイ
ン電極が接続されている。図3のD0とGG1、D0バ
ーとGG0に示されるように、イコライズトランジスタ
を介して接続される疑似GND線とビット線の組は、そ
れぞれメモリセルのアクセストランジスタ及びドライバ
トランジスタのソース・ドレイン電極を介して接続され
ない側の2本が選ばれる。
のGND端子は疑似GND線GG0に、右側のGND端
子は疑似GND線GG1に接続されており、これらの2
本の疑似GND線はメモリセル100、110、…内で
それぞれ電気的に絶縁されている。また、NMOSイコ
ライズトランジスタ20L、20R、21L、21R、
…は、それぞれD0とGG1、D0バーとGG0、D1
とGG2、D1バーとGG1、…にソース電極とドレイ
ン電極が接続されている。図3のD0とGG1、D0バ
ーとGG0に示されるように、イコライズトランジスタ
を介して接続される疑似GND線とビット線の組は、そ
れぞれメモリセルのアクセストランジスタ及びドライバ
トランジスタのソース・ドレイン電極を介して接続され
ない側の2本が選ばれる。
【0025】さらに、本発明の第2の実施の形態では、
図3に示すようにイコライズトランジスタ20C、21
C、…とORゲート20G、21G、…が付加されてい
る。イコライズトランジスタ20L、20R、21L、
21R、…のゲート入力信号をそれぞれEQ0、EQ0
バー、EQ1、EQ1バー、…とすると、ORゲート2
0G、21G、…の入力端子にそれぞれEQ0、EQ0
バー、EQ1、EQ1バー、…が接続され、ORゲート
20G、21G、…の出力端子にそれぞれイコライズト
ランジスタ20C、21C、…のゲート端子が接続され
る。つまり、20Lか20R、21Lか21R、…のど
ちらかがオンの時、それぞれ20C、21C、…によっ
て疑似GND線GG0とGG1、GG1とGG2、…が
接続される。本発明の第1の実施形態と同様に、疑似G
ND線GG0とGG1、GG1とGG2、…は、それぞ
れNMOSスイッチ50、51、52、…を介して接地
されている。
図3に示すようにイコライズトランジスタ20C、21
C、…とORゲート20G、21G、…が付加されてい
る。イコライズトランジスタ20L、20R、21L、
21R、…のゲート入力信号をそれぞれEQ0、EQ0
バー、EQ1、EQ1バー、…とすると、ORゲート2
0G、21G、…の入力端子にそれぞれEQ0、EQ0
バー、EQ1、EQ1バー、…が接続され、ORゲート
20G、21G、…の出力端子にそれぞれイコライズト
ランジスタ20C、21C、…のゲート端子が接続され
る。つまり、20Lか20R、21Lか21R、…のど
ちらかがオンの時、それぞれ20C、21C、…によっ
て疑似GND線GG0とGG1、GG1とGG2、…が
接続される。本発明の第1の実施形態と同様に、疑似G
ND線GG0とGG1、GG1とGG2、…は、それぞ
れNMOSスイッチ50、51、52、…を介して接地
されている。
【0026】次に、本発明の第2の実施の形態としての
SRAMの動作を図3を用いて説明する。本発明の第2
の実施の形態としてのSRAMにおいて、図1のSRA
Mと同様に書き込み動作は進行するが、例えば、メモリ
セル100への書き込み動作を考えると、疑似GND線
GG0に対応する電源スイッチ50のゲート信号P0だ
けでなく、疑似GND線GG1に対応する電源スイッチ
51のゲート信号P1もローレベルにする。さらに、こ
こでは“0”を書き込むとしてNMOSイコライズトラ
ンジスタ20Lをオンにすると、疑似GND線GG1と
ビット線がD0が電気的に接続されるだけでなく、イコ
ライズトランジスタ20Cによって疑似GND線GG0
まで電気的に接続される。このため、疑似GND線GG
0とGG1の電位が上昇し、ビット線D0の電位が降下
する。このときの3者の電位は共に、Veq´=電源電
位Vdd×(ビット線D0の容量)/(疑似GND線G
G0の容量+疑似GND線GG1の容量+ビット線D0
の容量)となる。疑似GND線GG0、GG1の電位が
Veq´に上昇することによって、メモリセル100、
101、110、111、…のデータ保持能力は低下
し、ノイズマージンが劣化する。とりわけ、メモリセル
101は、ワード線WL0が後にハイレベルになるの
で、ノイズマージンの劣化が他の非選択メモリセル11
0、111、…より大きくなる。従って、本発明の第2
の実施形態においては、ワード線が選択されメモリセル
のGND端子がVeq´に上昇しても充分なノイズマー
ジンがとれるように予めレイアウト設計の段階で注意を
払っておく必要がある。
SRAMの動作を図3を用いて説明する。本発明の第2
の実施の形態としてのSRAMにおいて、図1のSRA
Mと同様に書き込み動作は進行するが、例えば、メモリ
セル100への書き込み動作を考えると、疑似GND線
GG0に対応する電源スイッチ50のゲート信号P0だ
けでなく、疑似GND線GG1に対応する電源スイッチ
51のゲート信号P1もローレベルにする。さらに、こ
こでは“0”を書き込むとしてNMOSイコライズトラ
ンジスタ20Lをオンにすると、疑似GND線GG1と
ビット線がD0が電気的に接続されるだけでなく、イコ
ライズトランジスタ20Cによって疑似GND線GG0
まで電気的に接続される。このため、疑似GND線GG
0とGG1の電位が上昇し、ビット線D0の電位が降下
する。このときの3者の電位は共に、Veq´=電源電
位Vdd×(ビット線D0の容量)/(疑似GND線G
G0の容量+疑似GND線GG1の容量+ビット線D0
の容量)となる。疑似GND線GG0、GG1の電位が
Veq´に上昇することによって、メモリセル100、
101、110、111、…のデータ保持能力は低下
し、ノイズマージンが劣化する。とりわけ、メモリセル
101は、ワード線WL0が後にハイレベルになるの
で、ノイズマージンの劣化が他の非選択メモリセル11
0、111、…より大きくなる。従って、本発明の第2
の実施形態においては、ワード線が選択されメモリセル
のGND端子がVeq´に上昇しても充分なノイズマー
ジンがとれるように予めレイアウト設計の段階で注意を
払っておく必要がある。
【0027】さて、この状態でワード線WL0を立ち上
げると、メモリセル100がビット線D0、D0バーと
接続される。ワード線WL0がハイレベルでメモリセル
のGND端子が接地電位Vssよりも上昇している状態
では、メモリセル100のデータ保持能力は低下するの
で、ビット線D0からVeq´の電位が入力され、ビッ
ト線D0バーからVddの電位が入力されることによっ
て速やかにメモリセル100に論理値“0”が書き込ま
れる。
げると、メモリセル100がビット線D0、D0バーと
接続される。ワード線WL0がハイレベルでメモリセル
のGND端子が接地電位Vssよりも上昇している状態
では、メモリセル100のデータ保持能力は低下するの
で、ビット線D0からVeq´の電位が入力され、ビッ
ト線D0バーからVddの電位が入力されることによっ
て速やかにメモリセル100に論理値“0”が書き込ま
れる。
【0028】本発明の第2の実施の形態としてのSRA
Mにおける書き込み時のローレベル側のビット線の電位
Veq´は、本発明の第1の実施形態における書き込み
時のローレベル側のビット線の電位Veqよりも低いの
で、書き込み速度は本発明の第2の実施形態の方が速
い。
Mにおける書き込み時のローレベル側のビット線の電位
Veq´は、本発明の第1の実施形態における書き込み
時のローレベル側のビット線の電位Veqよりも低いの
で、書き込み速度は本発明の第2の実施形態の方が速
い。
【0029】しかし、前述のように、選択されるメモリ
セル100に隣接し同一のワード線WL0に接続される
メモリセル101のノイズマージンは、本発明の第1の
実施形態の場合よりも悪化する。また、書き込み動作中
にビット線の電位がVeq´まで低下するので、本発明
の第1の実施形態ほど消費電力が削減されない。
セル100に隣接し同一のワード線WL0に接続される
メモリセル101のノイズマージンは、本発明の第1の
実施形態の場合よりも悪化する。また、書き込み動作中
にビット線の電位がVeq´まで低下するので、本発明
の第1の実施形態ほど消費電力が削減されない。
【0030】次に、本発明の第3の実施形態としてのS
RAMを図4に基づいて説明する。本発明の第3の実施
の形態としてのSRAMは、特開昭60−69891号
公報に記載の半導体記憶装置に対して本発明を適用した
ものである。本発明の第3の実施の形態としてのSRA
Mは、本発明の第2の実施の形態としてのSRAMより
もさらにメモリセルの面積を小さくできる可能性があ
る。図4を参照すると、メモリセル100、101、
…、110、111、…は、本発明の第2の実施形態と
同様の接続規則で擬似GND線GG0、GG1、GG
2、…をそれぞれ隣接するメモリセルと共有している。
また、擬似GND線と同様にビット線D00、D01、
D12、…も隣接するメモリセル間で共有している。ワ
ード線は、本発明の第1、第2の実施形態の2倍の本数
だけ敷設され、それぞれ偶数カラムのメモリセル、奇数
カラムのメモリセルというように交互に接続されてい
る。本発明の第1、第2の実施形態と同様に、初期状態
ではビット線D00、D01、D12、…は、プリチャ
ージトランジスタ60、61、62、…を介して電源電
位に接続され、擬似GND線GG0、GG1、GG2、
…は、NMOS電源スイッチ50、51、52、…を介
して接地されている。
RAMを図4に基づいて説明する。本発明の第3の実施
の形態としてのSRAMは、特開昭60−69891号
公報に記載の半導体記憶装置に対して本発明を適用した
ものである。本発明の第3の実施の形態としてのSRA
Mは、本発明の第2の実施の形態としてのSRAMより
もさらにメモリセルの面積を小さくできる可能性があ
る。図4を参照すると、メモリセル100、101、
…、110、111、…は、本発明の第2の実施形態と
同様の接続規則で擬似GND線GG0、GG1、GG
2、…をそれぞれ隣接するメモリセルと共有している。
また、擬似GND線と同様にビット線D00、D01、
D12、…も隣接するメモリセル間で共有している。ワ
ード線は、本発明の第1、第2の実施形態の2倍の本数
だけ敷設され、それぞれ偶数カラムのメモリセル、奇数
カラムのメモリセルというように交互に接続されてい
る。本発明の第1、第2の実施形態と同様に、初期状態
ではビット線D00、D01、D12、…は、プリチャ
ージトランジスタ60、61、62、…を介して電源電
位に接続され、擬似GND線GG0、GG1、GG2、
…は、NMOS電源スイッチ50、51、52、…を介
して接地されている。
【0031】本発明の第3の実施形態の動作は、例えば
メモリセル100に“0”を書き込む場合、まずプリチ
ャージ信号PCをハイレベルに、NMOS電源スイッチ
51のゲート信号P1をローレベルにし、擬似GND線
GG1とビット線D00を電気的にフローティングにす
る。続いてEQ0をハイレベルにして、擬似GND線G
G1とビット線D00を電気的に接続する。これによっ
て、両者の電位は、(電源電位Vdd)×(ビット線D
00の容量)/(擬似GND線GG1の容量+ビット線
D00の容量)になり、書き込みが速やかに行われる。
メモリセル100に“0”を書き込む場合、まずプリチ
ャージ信号PCをハイレベルに、NMOS電源スイッチ
51のゲート信号P1をローレベルにし、擬似GND線
GG1とビット線D00を電気的にフローティングにす
る。続いてEQ0をハイレベルにして、擬似GND線G
G1とビット線D00を電気的に接続する。これによっ
て、両者の電位は、(電源電位Vdd)×(ビット線D
00の容量)/(擬似GND線GG1の容量+ビット線
D00の容量)になり、書き込みが速やかに行われる。
【0032】本発明の第3の実施の形態としてのSRA
Mは、第2の実施の形態としてのSRAMと異なりワー
ド線方向に1つおきにしかメモリセルが選択されないた
め、隣接するメモリセルのノイズマージンが第2の実施
の形態ほど劣化しないことが特徴である。本発明の第3
の実施の形態は、消費電力も本発明の第2の実施の形態
よりも削減できる。
Mは、第2の実施の形態としてのSRAMと異なりワー
ド線方向に1つおきにしかメモリセルが選択されないた
め、隣接するメモリセルのノイズマージンが第2の実施
の形態ほど劣化しないことが特徴である。本発明の第3
の実施の形態は、消費電力も本発明の第2の実施の形態
よりも削減できる。
【0033】
【発明の効果】以上の説明より明らかなように、本発明
によれば、書き込み時においてローレベルに引き下げる
側のビット線の電位を接地電位Vssの近くまで引き下
げなくてもメモリセルへの書き込みが実行できるため、
直後のプリチャージ電力が削減できるから、消費電力が
低減できる。
によれば、書き込み時においてローレベルに引き下げる
側のビット線の電位を接地電位Vssの近くまで引き下
げなくてもメモリセルへの書き込みが実行できるため、
直後のプリチャージ電力が削減できるから、消費電力が
低減できる。
【0034】一般に、SRAMのビット線容量は数pF
と大きいので、書き込み動作時の消費電力の多くをビッ
ト線の充電電力が占めている。従って、本発明によれ
ば、SRAMの消費電力を効果的に削減できる。
と大きいので、書き込み動作時の消費電力の多くをビッ
ト線の充電電力が占めている。従って、本発明によれ
ば、SRAMの消費電力を効果的に削減できる。
【0035】また、本発明のSRAMでは、選択される
メモリセルのGND端子の電位を接地電位Vssよりも
高い電位に駆動する際に、ビット線の電荷を再利用する
ため、この時の消費電力をほぼ0にできる。
メモリセルのGND端子の電位を接地電位Vssよりも
高い電位に駆動する際に、ビット線の電荷を再利用する
ため、この時の消費電力をほぼ0にできる。
【0036】また、本発明によれば、ワード線が立ち上
がった時点で、書き込まれる側のメモリセルのデータ保
持能力が既に低下していることで書き込み易くなってい
るので、書き込み時間が短縮できる。
がった時点で、書き込まれる側のメモリセルのデータ保
持能力が既に低下していることで書き込み易くなってい
るので、書き込み時間が短縮できる。
【0037】また、本発明によれば、書き込み時にビッ
ト線の電位が接地電位Vss付近まで下がらないので直
後のプリチャージ時間が短縮できる。
ト線の電位が接地電位Vss付近まで下がらないので直
後のプリチャージ時間が短縮できる。
【0038】また、本発明によれば、書き込み時の擬似
GND線の電位とローレベル側のビット線の電位は、電
源電位Vdd×ビット線容量/(擬似GND線容量+ビ
ット線容量)で決まるので、配線パターンの露光時間が
ばらついて配線に太りまたは細りが生じたとしても、擬
似GND線とビット線が同一配線層であれば、擬似GN
D線とビット線が同じように太るまたは細るので、書き
込み電位の変動が抑えられ、同様に拡散層容量のばらつ
きが起こっても、擬似GND線とビット線の双方に対し
て影響を及ぼすのでその多くが相殺されるというように
プロセスのばらつきに強い。
GND線の電位とローレベル側のビット線の電位は、電
源電位Vdd×ビット線容量/(擬似GND線容量+ビ
ット線容量)で決まるので、配線パターンの露光時間が
ばらついて配線に太りまたは細りが生じたとしても、擬
似GND線とビット線が同一配線層であれば、擬似GN
D線とビット線が同じように太るまたは細るので、書き
込み電位の変動が抑えられ、同様に拡散層容量のばらつ
きが起こっても、擬似GND線とビット線の双方に対し
て影響を及ぼすのでその多くが相殺されるというように
プロセスのばらつきに強い。
【0039】さらに、本発明によれば、ビット線の再充
電に必要な電力が小さくて済むので、書き込み動作時の
ノイズ発生が抑えられる。
電に必要な電力が小さくて済むので、書き込み動作時の
ノイズ発生が抑えられる。
【図1】本発明の第1の実施の形態としてのSRAMを
示す電気回路図である。
示す電気回路図である。
【図2】本発明の第1の実施の形態のSRAMの動作を
説明するための波形図である。
説明するための波形図である。
【図3】本発明の第2の実施の形態としてのSRAMを
示す電気回路図である。
示す電気回路図である。
【図4】本発明の第3の実施の形態としてのSRAMを
示す電気回路図である。
示す電気回路図である。
【図5】従来のSRAMの1つの例を示す電気回路図で
ある。
ある。
【図6】従来のSRAMの他の例を示す電気回路図であ
る。
る。
100、101、110、111 メモリセル SS0、SS1 疑似GND線 D0、D0バー、D1、D1バー ビット線 10L、10R、11L、11R PMOSプリチャー
ジトランジスタ 20L、20R、21L、21R NMOSイコライズ
トランジスタ 30、31 電源スイッチ WL0、WL1 ワード線 GG0、GG1、GG2 疑似GND線 D00、D01、D12 ビット線 50、51 電源スイッチ 60、61、62 プリチャージトランジスタ
ジトランジスタ 20L、20R、21L、21R NMOSイコライズ
トランジスタ 30、31 電源スイッチ WL0、WL1 ワード線 GG0、GG1、GG2 疑似GND線 D00、D01、D12 ビット線 50、51 電源スイッチ 60、61、62 プリチャージトランジスタ
Claims (6)
- 【請求項1】 マトリックス状に配置された複数のメモ
リセルのグランド線がビット線と並行して配置されてい
る半導体記憶装置において、 前記複数のメモリセルのグランド線を選択的に電気的に
フローティングにすることによって疑似グランド線とす
ることができるフローティング化手段と、 1つのメモリセルへデータ書き込みを行う時に前記1つ
のメモリセルが接続される擬似グランド線と前記メモリ
セルが接続されるビット線のうち“0”を書き込む側の
ビット線とを電気的に接続する接続手段とを有すること
を特徴とする半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、前記擬似グランド線と前記ビット線とを電気的に接
続する接続手段は、高いしきい値を有するMOSトラン
ジスタで構成されていることを特徴とする半導体記憶装
置。 - 【請求項3】 請求項1に記載の半導体記憶装置におい
て、左右に隣接する前記メモリセルが前記擬似グランド
線を共有していることを特徴とする半導体記憶装置。 - 【請求項4】 請求項3に記載の半導体記憶装置におい
て、前記擬似グランド線と前記ビット線とを電気的に接
続する接続手段は、高いしきい値を有するMOSトラン
ジスタで構成されていることを特徴とする半導体記憶装
置。 - 【請求項5】 請求項3に記載の半導体記憶装置におい
て、左右に隣接する前記メモリセルがさらに前記ビット
線を共有していることを特徴とする半導体記憶装置。 - 【請求項6】 請求項5に記載の半導体記憶装置におい
て、前記擬似グランド線と前記ビット線とを電気的に接
続する接続手段は、高いしきい値を有するMOSトラン
ジスタで構成されていることを特徴とする半導体記憶装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05560498A JP3183245B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置 |
KR10-1999-0007311A KR100391841B1 (ko) | 1998-03-06 | 1999-03-05 | 반도체 기억장치 |
TW088103402A TW505924B (en) | 1998-03-06 | 1999-03-05 | Semiconductor memory device |
CN99102808A CN1129143C (zh) | 1998-03-06 | 1999-03-05 | 半导体存储器 |
US09/263,089 US6147898A (en) | 1998-03-06 | 1999-03-08 | Semiconductor static random access memory device with low power consumption in a write operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05560498A JP3183245B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11260062A JPH11260062A (ja) | 1999-09-24 |
JP3183245B2 true JP3183245B2 (ja) | 2001-07-09 |
Family
ID=13003384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05560498A Expired - Fee Related JP3183245B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
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JP (1) | JP3183245B2 (ja) |
KR (1) | KR100391841B1 (ja) |
CN (1) | CN1129143C (ja) |
TW (1) | TW505924B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6804211B1 (en) * | 1999-08-03 | 2004-10-12 | Wi-Lan Inc. | Frame structure for an adaptive modulation wireless communication system |
US6608786B2 (en) * | 2001-03-30 | 2003-08-19 | Intel Corporation | Apparatus and method for a memory storage cell leakage cancellation scheme |
KR100421040B1 (ko) * | 2001-05-07 | 2004-03-03 | 삼성전자주식회사 | 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀 |
US6791864B2 (en) * | 2003-01-06 | 2004-09-14 | Texas Instruments Incorporated | Column voltage control for write |
JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
DE602004024683D1 (ja) * | 2003-07-14 | 2010-01-28 | Fulcrum Microsystems Inc | |
CN100399568C (zh) * | 2004-05-10 | 2008-07-02 | 台湾积体电路制造股份有限公司 | 存储器装置及其制造方法 |
KR100600056B1 (ko) * | 2004-10-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
KR100567528B1 (ko) | 2004-12-30 | 2006-04-03 | 주식회사 하이닉스반도체 | 슈도 에스램의 프리차지 제어 회로 |
JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
EP1894204A1 (en) * | 2005-06-23 | 2008-03-05 | Bassem Mohamed Fouli | Ideal cmos sram system implementation |
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FR2895556A1 (fr) * | 2005-12-26 | 2007-06-29 | St Microelectronics Sa | Dispositif de stockage d'informations a memoires sram et procede de mise en oeuvre |
US7751229B2 (en) * | 2006-12-28 | 2010-07-06 | Stmicroelectronics S.A. | SRAM memory device with improved write operation and method thereof |
US7952910B2 (en) * | 2007-02-02 | 2011-05-31 | Oracle America, Inc. | Memory device with split power switch |
US7613052B2 (en) * | 2007-11-01 | 2009-11-03 | Arm Limited | Memory device and method of operating such a memory device |
US7911826B1 (en) * | 2008-03-27 | 2011-03-22 | Altera Corporation | Integrated circuits with clearable memory elements |
WO2013058743A1 (en) * | 2011-10-18 | 2013-04-25 | Intel Corporation | Bit cell write-assistance |
US9293192B1 (en) * | 2014-12-02 | 2016-03-22 | International Business Machines Corporation | SRAM cell with dynamic split ground and split wordline |
CN107464583A (zh) * | 2016-06-03 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 一种用于静态随机存取存储器的自定时电路及静态随机存取存储器 |
JP6808479B2 (ja) * | 2016-12-27 | 2021-01-06 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
Family Cites Families (6)
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JPS6271088A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | スタテイツク型ram |
JP3285442B2 (ja) * | 1993-12-13 | 2002-05-27 | 株式会社日立製作所 | メモリ装置 |
JP2638458B2 (ja) * | 1993-12-27 | 1997-08-06 | 日本電気株式会社 | 半導体メモリ |
JPH09231768A (ja) * | 1996-02-21 | 1997-09-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JP2996168B2 (ja) * | 1996-02-23 | 1999-12-27 | 日本電気株式会社 | 半導体メモリ集積回路装置 |
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