JP3182609B2 - 半導体素子の製造方法 - Google Patents
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Description
法の技術に関し、詳しくは、単一の半導体基板に駆動電
圧が異なる高電圧トランジスタと低電圧トランジスタと
を有する半導体素子の製造方法の技術に関する。
の半導体素子は、その消費電力を減少させ、また、信頼
性を確保するために、外部から印加される駆動電圧を5
Vから3.3Vまたはそれ以下の低電圧駆動としてい
る。その一つの例として、マイクロプロセッサあるいは
メモリ装置では、駆動電圧として3.3Vあるいは2.
5Vを用いている。このような低電圧駆動の半導体素子
は、単一システム内で5Vの高電圧を駆動電圧として用
いる周辺装置と互いに連携して用いられるため、その内
部には、周辺装置から供給された高電圧を、使用に適し
た低電圧に変換するための高電圧用入出力バッファ(buf
fer)を備えている。
分の半導体素子は、単一基板内に、高電圧用入出力バッ
ファの役目をする高電圧トランジスタと、半導体素子を
駆動するための低電圧が印加される低電圧トランジスタ
とを備えている。ここで、高電圧トランジスタは、その
ゲート絶縁膜の厚さが低電圧トランジスタのゲート絶縁
膜の厚さよりも相対的に厚く形成される。
半導体基板上に駆動電圧が異なる高電圧トランジスタ及
び低電圧トランジスタの形成方法を示す図である。以
下、図面に基づいて説明する。
える半導体基板1上に第1ゲート絶縁膜3が所定厚さに
形成され、また、公知の方法によって高電圧トランジス
タ領域HV上に感光膜パターン4が形成される。次い
で、低電圧トランジスタ領域LVに形成された第1ゲー
ト絶縁膜3部分が、感光膜パターン4をエッチングマス
クとするエッチング工程によって除去される。
としての感光膜パターン4が除去された後、半導体基板
1の全面に、所定厚さの第2ゲート絶縁膜5が形成され
る。次に、上部全体にゲート電極物質,例えばポリシリ
コン膜が蒸着され、このポリシリコン膜及び前記第2ゲ
ート絶縁膜5は、ゲート電極6a,6bが形成されるよ
うにパターニングされる。次いで、ゲート電極6a,6
bの両側の基板1領域に所定の不純物がイオン注入さ
れ、これにより、高電圧トランジスタ10a及び低電圧
トランジスタ10b領域が形成される。
ト絶縁膜は、第1ゲート絶縁膜3及び第2ゲート絶縁膜
5が積層された構造であるのに対し、低電圧トランジス
タ10bのゲート絶縁膜は第2ゲート絶縁膜だけからな
る。従って、高電圧トランジスタのゲート絶縁膜の厚さ
は低電圧トランジスタのゲート絶縁膜の厚さより相対的
に厚くなる。この場合、低電圧トランジスタ10b領域
は、形成された第1ゲート絶縁膜3の除去によって基板
の表面が露出され、これによって基板内の不純物の分布
が変化することから、MOSトランジスタのしきい値電
圧(threshold voltage) が変化し、素子の電気的特性が
低下するという問題がある。
は、通常、洗浄工程が実施されるが、この洗浄工程時に
おいて、第1ゲート絶縁膜3の表面が所定厚さに除去さ
れることから、最終的に残すべきゲート絶縁膜の厚さが
一定しないという問題がある。さらには、互いに異なる
第1ゲート絶縁膜3,第2ゲート絶縁膜5を形成するた
めに、熱酸化工程を2回にわたって実施するので、工程
数の追加により半導体素子の生産費が上昇するという問
題点がある。
鑑みて創案されたものであり、その目的は、単一の基板
に駆動電圧の異なる半導体素子において、製造工程時に
おける半導体基板の露出を防ぐことにより、素子の信頼
性の低下を防止することができる製造方法を提供するこ
とにある。また、他の目的は、一回の熱酸化工程でゲー
ト絶縁膜を形成可能とすることにより工程数を減少させ
て半導体素子の生産コストを削減することができる半導
体素子の製造方法を提供することである。
するために、駆動電圧の異なる高電圧トランジスタ及び
低電圧トランジスタを単一半導体基板上に形成する半導
体素子の製造方法において、第1伝導型半導体基板上に
高電圧トランジスタ領域と低電圧トランジスタ領域とを
分離する素子分離膜を形成する段階と、前記半導体基板
にゲート絶縁膜及びゲート電極物質を順次形成する段階
と、前記低電圧トランジスタ領域のゲート電極物質が露
出するように前記高電圧トランジスタ領域のゲート電極
物質上にイオン注入マスクを形成する段階と、前記露出
された低電圧トランジスタ領域のゲート電極物質に第2
伝導型不純物をイオン注入する第1のイオン注入段階
と、前記イオン注入マスクを除去する段階と、前記ゲー
ト電極物質及びゲート絶縁膜をパターニングして各トラ
ンジスタ領域にゲート電極を形成する段階と、前記ゲー
ト電極の両側の基板領域にソース/ドレイン電極がそれ
ぞれ形成されるようにゲート電極を含んだ基板全面に第
2伝導型不純物をイオン注入する第2のイオン注入段階
とを有し、前記低電圧トランジスタのゲート電極には前
記第1及び第2のイオン注入段階により第2伝導型不純
物が導入され、前記高電圧トランジスタのゲート電極に
は前記第2のイオン注入段階により第2伝導型不純物が
導入されることを特徴とするものである。
板であることを特徴とし、前記ゲート電極物質はアモル
ファスシリコン膜あるいはポリシリコン膜であることを
特徴とし、前記低電圧トランジスタ領域のゲート電極物
質にイオン注入する第2伝導型不純物はN型不純物であ
ることを特徴とし、前記N型不純物は燐(Phosphorus)
であることを特徴とし、前記ソース/ドレイン電極を形
成するための不純物はヒ素(Arsenic)であることを特
徴とするものである。
タ及び低電圧トランジスタを単一半導体基板上に形成す
る半導体素子の製造方法において、第1伝導型半導体基
板上に高電圧トランジスタ領域及び低電圧トランジスタ
領域とを分離する素子分離膜を形成する段階と、前記半
導体基板にゲート絶縁膜及びゲート電極物質を順次形成
する段階と、前記低電圧トランジスタ領域のゲート電極
物質が露出されるように前記高電圧トランジスタ領域の
ゲート電極物質上にイオン注入マスクを形成する段階
と、前記露出された低電圧トランジスタ領域のゲート電
極物質に第2伝導型不純物をイオン注入する第1のイオ
ン注入段階と、前記イオン注入マスクを除去する段階
と、前記ゲート電極物質及びゲート絶縁膜をパターニン
グして各トランジスタ領域にゲート電極を形成する段階
と、前記ゲート電極を含んだ基板全面に第2伝導型不純
物を低濃度にイオン注入する第2のイオン注入段階と、
前記ゲート電極の両側部にスペーサを形成する段階と、
前記ゲート電極を含んだ基板全面に第2伝導型不純物を
高濃度にイオン注入して各ゲート電極の両側基板領域に
低ドーピングドレイン構造のソース/ドレイン電極を形
成する第3のイオン注入段階とを有し、前記低電圧トラ
ンジスタのゲート電極には前記第1、第2及び第3のイ
オン注入段階により第2伝導型不純物が導入され、前記
高電圧トランジスタのゲート電極には前記第2及び第3
のイオン注入段階により第2伝導型不純物が導入される
ことを特徴とするものである。
実施の形態を説明する。図1乃至図3は、本発明の一実
施の形態による高電圧トランジスタ及び低電圧トランジ
スタの形成方法の各工程を説明するための断面図であ
る。
P型半導体の基板11の表面に、高電圧トランジスタ及
び低電圧トランジスタの各領域を分離する素子分離膜1
2を形成し、1回の熱酸化工程を実施して基板11の全
面にゲート絶縁膜13を形成する。図においては、高電
圧トランジスタ領域はHV,低電圧トランジスタ領域は
LVに表示されているが、ゲート絶縁膜13は高電圧及
び低電圧トランジスタの各領域HV,LVともに同一の
厚さに形成される。
0乃至3,000Åの厚さを持つアモルファスシリコン
(amorphous silicon) 膜或いはポリシリコン膜からなる
ゲート電極物質を形成し、高電圧トランジスタ領域HV
のゲート電極物質上に感光膜パターン15を形成する。
続いて、感光膜パターン15をイオン注入マスクとする
イオン注入工程を通じて低電圧トランジスタ領域LVの
露出されたゲート電極物質にN型不純物の燐(Phosphoru
s)を、エネルギー20乃至120KeV,ドーズ1×1
015乃至1×1016ions/cm2 でイオン注入する。これ
により、低電圧トランジスタ領域LVに形成されたゲー
トの電極物質は、ドーピングされたシリコン膜14bと
なり、高電圧トランジスタ領域HVのゲートの電極物質
はアモルファスシリコン膜或いはポリシリコン膜14a
として存在する。以後、イオン注入マスクとして用いら
れた感光膜パターン15は除去される。
ランジスタ領域に形成された前記ゲート電極物質部分
(14a,14b)及びゲート絶縁膜13をエッチング
してゲート電極14c,14dを形成する。次いで、こ
のゲート電極14c,14dを含んだ基板11の全面
に、例えばヒ素(Arsenic) のような不純物を低濃度にイ
オン注入し、各ゲート電極14c,14dの両側にN-
ソース/ドレイン領域16a,17aを形成する。
4dの側壁に通常の工程を通じてスペーサ18を形成
し、ゲート電極14c,14dを含んだ基板11の表面
に、ヒ素を、エネルギー10乃至100KeV,ドーズ
1×1015乃至1×1016ions/cm2 にイオン注入し、
各ゲート電極14c,14dの両側に高濃度のN+ ソー
ス/ドレイン領域16b,17bを形成する。これによ
って、高電圧トランジスタ及び低電圧トランジスタの各
領域HV,LVに低ドーピングドレイン(LightlyDoped
Drain;LDD) 構造のトランジスタがそれぞれ形成さ
れる。
のゲート電極にN型不純物、即ち、燐(P)とヒ素(A
s)がイオン注入されるとともにLDD構造のソース/
ドレイン領域が形成されているので、ゲート縮退(gate
degeneracy) が90%以上となる。反面、高電圧トラン
ジスタは、LDD構造のソース/ドレイン領域が形成さ
れているが、そのゲート電極にヒ素(As)だけがイオ
ン注入されるので、ゲート縮退は85%以下となる。こ
のように、高電圧トランジスタのゲート縮退が低電圧ト
ランジスタのゲート縮退より小さいので、低電圧トラン
ジスタのゲート絶縁膜の厚さは高電圧トランジスタのゲ
ート絶縁膜の厚さよりも電気的な面においては相対的に
厚くなる。
定されず、本発明の請求の範囲に記載された技術思想の
射程内において多様に変形して実施することができるの
は当然である。
圧トランジスタのゲート縮退を増加させることにより、
高電圧トランジスタのゲート絶縁膜の厚さを低電圧トラ
ンジスタのゲート絶縁膜の厚さよりも電気的な面におい
て厚く形成することができ、また、一回の熱酸化工程を
通じてゲート酸化膜を形成するので、工程数が減少する
ことから半導体素子の生産費を減らすことが可能とな
り、しかも、ゲート絶縁膜を除去するための工程が不要
となるので、ゲート絶縁膜の除去工程あるいは後処理工
程による半導体素子の信頼性低下を防止可能である、単
一の基板に駆動電圧の異なるトランジスタ領域を有する
半導体素子の製造方法を実現できる。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
体基板上に駆動電圧が互いに異なる高電圧及び低電圧ト
ランジスタを形成する工程を示す断面図である。
Claims (7)
- 【請求項1】 駆動電圧の異なる高電圧トランジスタ及
び低電圧トランジスタを単一半導体基板上に形成する半
導体素子の製造方法において、 第1伝導型半導体基板上に高電圧トランジスタ領域と低
電圧トランジスタ領域とを分離する素子分離膜を形成す
る段階と、 前記半導体基板にゲート絶縁膜及びゲート電極物質を順
次形成する段階と、 前記低電圧トランジスタ領域のゲート電極物質が露出す
るように前記高電圧トランジスタ領域のゲート電極物質
上にイオン注入マスクを形成する段階と、 前記露出された低電圧トランジスタ領域のゲート電極物
質に第2伝導型不純物をイオン注入する第1のイオン注
入段階と、 前記イオン注入マスクを除去する段階と、 前記ゲート電極物質及びゲート絶縁膜をパターニングし
て各トランジスタ領域にゲート電極を形成する段階と、 前記ゲート電極の両側の基板領域にソース/ドレイン電
極がそれぞれ形成されるようにゲート電極を含んだ基板
全面に第2伝導型不純物をイオン注入する第2のイオン
注入段階とを有し、前記低電圧トランジスタのゲート電極には前記第1及び
第2のイオン注入段階により第2伝導型不純物が導入さ
れ、前記高電圧トランジスタのゲート電極には前記第2
のイオン注入段階により第2伝導型不純物が導入される
ことを特徴とする半導体素子の製造方法。 - 【請求項2】 前記第1伝導型半導体基板はP型基板で
あることを特徴とする請求項1記載の半導体素子の製造
方法。 - 【請求項3】 前記ゲート電極物質はアモルファスシリ
コン膜あるいはポリシリコン膜であることを特徴とする
請求項1記載の半導体素子の製造方法。 - 【請求項4】 前記低電圧トランジスタ領域のゲート電
極物質にイオン注入する第2伝導型不純物はN型不純物
であることを特徴とする請求項1記載の半導体素子の製
造方法。 - 【請求項5】 前記N型不純物は燐(Phosphorus)であ
ることを特徴とする請求項4記載の半導体素子の製造方
法。 - 【請求項6】 前記ソース/ドレイン電極を形成するた
めの不純物はヒ素(Arsenic)であることを特徴とする
請求項1記載の半導体素子の製造方法。 - 【請求項7】 駆動電圧の異なる高電圧トランジスタ及
び低電圧トランジスタを単一半導体基板上に形成する半
導体素子の製造方法において、 第1伝導型半導体基板上に高電圧トランジスタ領域及び
低電圧トランジスタ領域とを分離する素子分離膜を形成
する段階と、 前記半導体基板にゲート絶縁膜及びゲート電極物質を順
次形成する段階と、前記低電圧トランジスタ領域のゲー
ト電極物質が露出されるように前記高電圧トランジスタ
領域のゲート電極物質上にイオン注入マスクを形成する
段階と、 前記露出された低電圧トランジスタ領域のゲート電極物
質に第2伝導型不純物をイオン注入する第1のイオン注
入段階と、 前記イオン注入マスクを除去する段階と、 前記ゲート電極物質及びゲート絶縁膜をパターニングし
て各トランジスタ領域にゲート電極を形成する段階と、 前記ゲート電極を含んだ基板全面に第2伝導型不純物を
低濃度にイオン注入する第2のイオン注入段階と、 前記ゲート電極の両側部にスペーサを形成する段階と、 前記ゲート電極を含んだ基板全面に第2伝導型不純物を
高濃度にイオン注入して各ゲート電極の両側基板領域に
低ドーピングドレイン構造のソース/ドレイン電極を形
成する第3のイオン注入段階とを有し、前記低電圧トランジスタのゲート電極には前記第1、第
2及び第3のイオン注入段階により第2伝導型不純物が
導入され、前記高電圧トランジスタのゲート電極には前
記第2及び第3のイオン注入段階により第2伝導型不純
物が導入される ことを特徴とする半導体素子の製造方
法。
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