JP3182609B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 43
- 239000007772 electrode material Substances 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 31
- 238000005468 ion implantation Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 230000007850 degeneration Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 235000014786 phosphorus Nutrition 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法の技術に関し、詳しくは、単一の半導体基板に駆動電
圧が異なる高電圧トランジスタと低電圧トランジスタと
を有する半導体素子の製造方法の技術に関する。
法の技術に関し、詳しくは、単一の半導体基板に駆動電
圧が異なる高電圧トランジスタと低電圧トランジスタと
を有する半導体素子の製造方法の技術に関する。
【０００２】
【従来の技術】現今において、サブミクロンサイズ以下
の半導体素子は、その消費電力を減少させ、また、信頼
性を確保するために、外部から印加される駆動電圧を５
Ｖから３．３Ｖまたはそれ以下の低電圧駆動としてい
る。その一つの例として、マイクロプロセッサあるいは
メモリ装置では、駆動電圧として３．３Ｖあるいは２．
５Ｖを用いている。このような低電圧駆動の半導体素子
は、単一システム内で５Ｖの高電圧を駆動電圧として用
いる周辺装置と互いに連携して用いられるため、その内
部には、周辺装置から供給された高電圧を、使用に適し
た低電圧に変換するための高電圧用入出力バッファ(buf
fer)を備えている。
の半導体素子は、その消費電力を減少させ、また、信頼
性を確保するために、外部から印加される駆動電圧を５
Ｖから３．３Ｖまたはそれ以下の低電圧駆動としてい
る。その一つの例として、マイクロプロセッサあるいは
メモリ装置では、駆動電圧として３．３Ｖあるいは２．
５Ｖを用いている。このような低電圧駆動の半導体素子
は、単一システム内で５Ｖの高電圧を駆動電圧として用
いる周辺装置と互いに連携して用いられるため、その内
部には、周辺装置から供給された高電圧を、使用に適し
た低電圧に変換するための高電圧用入出力バッファ(buf
fer)を備えている。
【０００３】このように、現在広く用いられている大部
分の半導体素子は、単一基板内に、高電圧用入出力バッ
ファの役目をする高電圧トランジスタと、半導体素子を
駆動するための低電圧が印加される低電圧トランジスタ
とを備えている。ここで、高電圧トランジスタは、その
ゲート絶縁膜の厚さが低電圧トランジスタのゲート絶縁
膜の厚さよりも相対的に厚く形成される。
分の半導体素子は、単一基板内に、高電圧用入出力バッ
ファの役目をする高電圧トランジスタと、半導体素子を
駆動するための低電圧が印加される低電圧トランジスタ
とを備えている。ここで、高電圧トランジスタは、その
ゲート絶縁膜の厚さが低電圧トランジスタのゲート絶縁
膜の厚さよりも相対的に厚く形成される。
【０００４】図４（ａ）（ｂ）は、従来において、単一
半導体基板上に駆動電圧が異なる高電圧トランジスタ及
び低電圧トランジスタの形成方法を示す図である。以
下、図面に基づいて説明する。
半導体基板上に駆動電圧が異なる高電圧トランジスタ及
び低電圧トランジスタの形成方法を示す図である。以
下、図面に基づいて説明する。
【０００５】図４（ａ）を参照して、素子分離膜２を備
える半導体基板１上に第１ゲート絶縁膜３が所定厚さに
形成され、また、公知の方法によって高電圧トランジス
タ領域ＨＶ上に感光膜パターン４が形成される。次い
で、低電圧トランジスタ領域ＬＶに形成された第１ゲー
ト絶縁膜３部分が、感光膜パターン４をエッチングマス
クとするエッチング工程によって除去される。
える半導体基板１上に第１ゲート絶縁膜３が所定厚さに
形成され、また、公知の方法によって高電圧トランジス
タ領域ＨＶ上に感光膜パターン４が形成される。次い
で、低電圧トランジスタ領域ＬＶに形成された第１ゲー
ト絶縁膜３部分が、感光膜パターン４をエッチングマス
クとするエッチング工程によって除去される。
【０００６】図４（ｂ）を参照して、エッチングマスク
としての感光膜パターン４が除去された後、半導体基板
１の全面に、所定厚さの第２ゲート絶縁膜５が形成され
る。次に、上部全体にゲート電極物質，例えばポリシリ
コン膜が蒸着され、このポリシリコン膜及び前記第２ゲ
ート絶縁膜５は、ゲート電極６ａ，６ｂが形成されるよ
うにパターニングされる。次いで、ゲート電極６ａ，６
ｂの両側の基板１領域に所定の不純物がイオン注入さ
れ、これにより、高電圧トランジスタ１０ａ及び低電圧
トランジスタ１０ｂ領域が形成される。
としての感光膜パターン４が除去された後、半導体基板
１の全面に、所定厚さの第２ゲート絶縁膜５が形成され
る。次に、上部全体にゲート電極物質，例えばポリシリ
コン膜が蒸着され、このポリシリコン膜及び前記第２ゲ
ート絶縁膜５は、ゲート電極６ａ，６ｂが形成されるよ
うにパターニングされる。次いで、ゲート電極６ａ，６
ｂの両側の基板１領域に所定の不純物がイオン注入さ
れ、これにより、高電圧トランジスタ１０ａ及び低電圧
トランジスタ１０ｂ領域が形成される。
【０００７】ここで、高電圧トランジスタ１０ａのゲー
ト絶縁膜は、第１ゲート絶縁膜３及び第２ゲート絶縁膜
５が積層された構造であるのに対し、低電圧トランジス
タ１０ｂのゲート絶縁膜は第２ゲート絶縁膜だけからな
る。従って、高電圧トランジスタのゲート絶縁膜の厚さ
は低電圧トランジスタのゲート絶縁膜の厚さより相対的
に厚くなる。この場合、低電圧トランジスタ１０ｂ領域
は、形成された第１ゲート絶縁膜３の除去によって基板
の表面が露出され、これによって基板内の不純物の分布
が変化することから、ＭＯＳトランジスタのしきい値電
圧(threshold voltage) が変化し、素子の電気的特性が
低下するという問題がある。
ト絶縁膜は、第１ゲート絶縁膜３及び第２ゲート絶縁膜
５が積層された構造であるのに対し、低電圧トランジス
タ１０ｂのゲート絶縁膜は第２ゲート絶縁膜だけからな
る。従って、高電圧トランジスタのゲート絶縁膜の厚さ
は低電圧トランジスタのゲート絶縁膜の厚さより相対的
に厚くなる。この場合、低電圧トランジスタ１０ｂ領域
は、形成された第１ゲート絶縁膜３の除去によって基板
の表面が露出され、これによって基板内の不純物の分布
が変化することから、ＭＯＳトランジスタのしきい値電
圧(threshold voltage) が変化し、素子の電気的特性が
低下するという問題がある。
【０００８】また、前記感光膜パターン４の除去後に
は、通常、洗浄工程が実施されるが、この洗浄工程時に
おいて、第１ゲート絶縁膜３の表面が所定厚さに除去さ
れることから、最終的に残すべきゲート絶縁膜の厚さが
一定しないという問題がある。さらには、互いに異なる
第１ゲート絶縁膜３，第２ゲート絶縁膜５を形成するた
めに、熱酸化工程を２回にわたって実施するので、工程
数の追加により半導体素子の生産費が上昇するという問
題点がある。
は、通常、洗浄工程が実施されるが、この洗浄工程時に
おいて、第１ゲート絶縁膜３の表面が所定厚さに除去さ
れることから、最終的に残すべきゲート絶縁膜の厚さが
一定しないという問題がある。さらには、互いに異なる
第１ゲート絶縁膜３，第２ゲート絶縁膜５を形成するた
めに、熱酸化工程を２回にわたって実施するので、工程
数の追加により半導体素子の生産費が上昇するという問
題点がある。
【０００９】
【発明が解決しようとする課題】本発明は前記問題点に
鑑みて創案されたものであり、その目的は、単一の基板
に駆動電圧の異なる半導体素子において、製造工程時に
おける半導体基板の露出を防ぐことにより、素子の信頼
性の低下を防止することができる製造方法を提供するこ
とにある。また、他の目的は、一回の熱酸化工程でゲー
ト絶縁膜を形成可能とすることにより工程数を減少させ
て半導体素子の生産コストを削減することができる半導
体素子の製造方法を提供することである。
鑑みて創案されたものであり、その目的は、単一の基板
に駆動電圧の異なる半導体素子において、製造工程時に
おける半導体基板の露出を防ぐことにより、素子の信頼
性の低下を防止することができる製造方法を提供するこ
とにある。また、他の目的は、一回の熱酸化工程でゲー
ト絶縁膜を形成可能とすることにより工程数を減少させ
て半導体素子の生産コストを削減することができる半導
体素子の製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明は前記目的を達成
するために、駆動電圧の異なる高電圧トランジスタ及び
低電圧トランジスタを単一半導体基板上に形成する半導
体素子の製造方法において、第１伝導型半導体基板上に
高電圧トランジスタ領域と低電圧トランジスタ領域とを
分離する素子分離膜を形成する段階と、前記半導体基板
にゲート絶縁膜及びゲート電極物質を順次形成する段階
と、前記低電圧トランジスタ領域のゲート電極物質が露
出するように前記高電圧トランジスタ領域のゲート電極
物質上にイオン注入マスクを形成する段階と、前記露出
された低電圧トランジスタ領域のゲート電極物質に第２
伝導型不純物をイオン注入する第１のイオン注入段階
と、前記イオン注入マスクを除去する段階と、前記ゲー
ト電極物質及びゲート絶縁膜をパターニングして各トラ
ンジスタ領域にゲート電極を形成する段階と、前記ゲー
ト電極の両側の基板領域にソース／ドレイン電極がそれ
ぞれ形成されるようにゲート電極を含んだ基板全面に第
２伝導型不純物をイオン注入する第２のイオン注入段階
とを有し、前記低電圧トランジスタのゲート電極には前
記第１及び第２のイオン注入段階により第２伝導型不純
物が導入され、前記高電圧トランジスタのゲート電極に
は前記第２のイオン注入段階により第２伝導型不純物が
導入されることを特徴とするものである。
するために、駆動電圧の異なる高電圧トランジスタ及び
低電圧トランジスタを単一半導体基板上に形成する半導
体素子の製造方法において、第１伝導型半導体基板上に
高電圧トランジスタ領域と低電圧トランジスタ領域とを
分離する素子分離膜を形成する段階と、前記半導体基板
にゲート絶縁膜及びゲート電極物質を順次形成する段階
と、前記低電圧トランジスタ領域のゲート電極物質が露
出するように前記高電圧トランジスタ領域のゲート電極
物質上にイオン注入マスクを形成する段階と、前記露出
された低電圧トランジスタ領域のゲート電極物質に第２
伝導型不純物をイオン注入する第１のイオン注入段階
と、前記イオン注入マスクを除去する段階と、前記ゲー
ト電極物質及びゲート絶縁膜をパターニングして各トラ
ンジスタ領域にゲート電極を形成する段階と、前記ゲー
ト電極の両側の基板領域にソース／ドレイン電極がそれ
ぞれ形成されるようにゲート電極を含んだ基板全面に第
２伝導型不純物をイオン注入する第２のイオン注入段階
とを有し、前記低電圧トランジスタのゲート電極には前
記第１及び第２のイオン注入段階により第２伝導型不純
物が導入され、前記高電圧トランジスタのゲート電極に
は前記第２のイオン注入段階により第２伝導型不純物が
導入されることを特徴とするものである。
【００１１】また、前記第１伝導型半導体基板はＰ型基
板であることを特徴とし、前記ゲート電極物質はアモル
ファスシリコン膜あるいはポリシリコン膜であることを
特徴とし、前記低電圧トランジスタ領域のゲート電極物
質にイオン注入する第２伝導型不純物はＮ型不純物であ
ることを特徴とし、前記Ｎ型不純物は燐（Phosphorus）
であることを特徴とし、前記ソース／ドレイン電極を形
成するための不純物はヒ素（Arsenic）であることを特
徴とするものである。
板であることを特徴とし、前記ゲート電極物質はアモル
ファスシリコン膜あるいはポリシリコン膜であることを
特徴とし、前記低電圧トランジスタ領域のゲート電極物
質にイオン注入する第２伝導型不純物はＮ型不純物であ
ることを特徴とし、前記Ｎ型不純物は燐（Phosphorus）
であることを特徴とし、前記ソース／ドレイン電極を形
成するための不純物はヒ素（Arsenic）であることを特
徴とするものである。
【００１２】また、駆動電圧の異なる高電圧トランジス
タ及び低電圧トランジスタを単一半導体基板上に形成す
る半導体素子の製造方法において、第１伝導型半導体基
板上に高電圧トランジスタ領域及び低電圧トランジスタ
領域とを分離する素子分離膜を形成する段階と、前記半
導体基板にゲート絶縁膜及びゲート電極物質を順次形成
する段階と、前記低電圧トランジスタ領域のゲート電極
物質が露出されるように前記高電圧トランジスタ領域の
ゲート電極物質上にイオン注入マスクを形成する段階
と、前記露出された低電圧トランジスタ領域のゲート電
極物質に第２伝導型不純物をイオン注入する第１のイオ
ン注入段階と、前記イオン注入マスクを除去する段階
と、前記ゲート電極物質及びゲート絶縁膜をパターニン
グして各トランジスタ領域にゲート電極を形成する段階
と、前記ゲート電極を含んだ基板全面に第２伝導型不純
物を低濃度にイオン注入する第２のイオン注入段階と、
前記ゲート電極の両側部にスペーサを形成する段階と、
前記ゲート電極を含んだ基板全面に第２伝導型不純物を
高濃度にイオン注入して各ゲート電極の両側基板領域に
低ドーピングドレイン構造のソース／ドレイン電極を形
成する第３のイオン注入段階とを有し、前記低電圧トラ
ンジスタのゲート電極には前記第１、第２及び第３のイ
オン注入段階により第２伝導型不純物が導入され、前記
高電圧トランジスタのゲート電極には前記第２及び第３
のイオン注入段階により第２伝導型不純物が導入される
ことを特徴とするものである。
タ及び低電圧トランジスタを単一半導体基板上に形成す
る半導体素子の製造方法において、第１伝導型半導体基
板上に高電圧トランジスタ領域及び低電圧トランジスタ
領域とを分離する素子分離膜を形成する段階と、前記半
導体基板にゲート絶縁膜及びゲート電極物質を順次形成
する段階と、前記低電圧トランジスタ領域のゲート電極
物質が露出されるように前記高電圧トランジスタ領域の
ゲート電極物質上にイオン注入マスクを形成する段階
と、前記露出された低電圧トランジスタ領域のゲート電
極物質に第２伝導型不純物をイオン注入する第１のイオ
ン注入段階と、前記イオン注入マスクを除去する段階
と、前記ゲート電極物質及びゲート絶縁膜をパターニン
グして各トランジスタ領域にゲート電極を形成する段階
と、前記ゲート電極を含んだ基板全面に第２伝導型不純
物を低濃度にイオン注入する第２のイオン注入段階と、
前記ゲート電極の両側部にスペーサを形成する段階と、
前記ゲート電極を含んだ基板全面に第２伝導型不純物を
高濃度にイオン注入して各ゲート電極の両側基板領域に
低ドーピングドレイン構造のソース／ドレイン電極を形
成する第３のイオン注入段階とを有し、前記低電圧トラ
ンジスタのゲート電極には前記第１、第２及び第３のイ
オン注入段階により第２伝導型不純物が導入され、前記
高電圧トランジスタのゲート電極には前記第２及び第３
のイオン注入段階により第２伝導型不純物が導入される
ことを特徴とするものである。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。図１乃至図３は、本発明の一実
施の形態による高電圧トランジスタ及び低電圧トランジ
スタの形成方法の各工程を説明するための断面図であ
る。
実施の形態を説明する。図１乃至図３は、本発明の一実
施の形態による高電圧トランジスタ及び低電圧トランジ
スタの形成方法の各工程を説明するための断面図であ
る。
【００１４】図１を参照して、選択的酸化工程を通じて
Ｐ型半導体の基板１１の表面に、高電圧トランジスタ及
び低電圧トランジスタの各領域を分離する素子分離膜１
２を形成し、１回の熱酸化工程を実施して基板１１の全
面にゲート絶縁膜１３を形成する。図においては、高電
圧トランジスタ領域はＨＶ，低電圧トランジスタ領域は
ＬＶに表示されているが、ゲート絶縁膜１３は高電圧及
び低電圧トランジスタの各領域ＨＶ，ＬＶともに同一の
厚さに形成される。
Ｐ型半導体の基板１１の表面に、高電圧トランジスタ及
び低電圧トランジスタの各領域を分離する素子分離膜１
２を形成し、１回の熱酸化工程を実施して基板１１の全
面にゲート絶縁膜１３を形成する。図においては、高電
圧トランジスタ領域はＨＶ，低電圧トランジスタ領域は
ＬＶに表示されているが、ゲート絶縁膜１３は高電圧及
び低電圧トランジスタの各領域ＨＶ，ＬＶともに同一の
厚さに形成される。
【００１５】次いで、ゲート絶縁膜１３上に、１，５０
０乃至３，０００Åの厚さを持つアモルファスシリコン
(amorphous silicon) 膜或いはポリシリコン膜からなる
ゲート電極物質を形成し、高電圧トランジスタ領域ＨＶ
のゲート電極物質上に感光膜パターン１５を形成する。
続いて、感光膜パターン１５をイオン注入マスクとする
イオン注入工程を通じて低電圧トランジスタ領域ＬＶの
露出されたゲート電極物質にＮ型不純物の燐(Phosphoru
s)を、エネルギー２０乃至１２０ＫｅＶ，ドーズ１×１
０15乃至１×１０16ions／cm2 でイオン注入する。これ
により、低電圧トランジスタ領域ＬＶに形成されたゲー
トの電極物質は、ドーピングされたシリコン膜１４ｂと
なり、高電圧トランジスタ領域ＨＶのゲートの電極物質
はアモルファスシリコン膜或いはポリシリコン膜１４ａ
として存在する。以後、イオン注入マスクとして用いら
れた感光膜パターン１５は除去される。
０乃至３，０００Åの厚さを持つアモルファスシリコン
(amorphous silicon) 膜或いはポリシリコン膜からなる
ゲート電極物質を形成し、高電圧トランジスタ領域ＨＶ
のゲート電極物質上に感光膜パターン１５を形成する。
続いて、感光膜パターン１５をイオン注入マスクとする
イオン注入工程を通じて低電圧トランジスタ領域ＬＶの
露出されたゲート電極物質にＮ型不純物の燐(Phosphoru
s)を、エネルギー２０乃至１２０ＫｅＶ，ドーズ１×１
０15乃至１×１０16ions／cm2 でイオン注入する。これ
により、低電圧トランジスタ領域ＬＶに形成されたゲー
トの電極物質は、ドーピングされたシリコン膜１４ｂと
なり、高電圧トランジスタ領域ＨＶのゲートの電極物質
はアモルファスシリコン膜或いはポリシリコン膜１４ａ
として存在する。以後、イオン注入マスクとして用いら
れた感光膜パターン１５は除去される。
【００１６】図２を参照して、通常の工程を通じて各ト
ランジスタ領域に形成された前記ゲート電極物質部分
（１４ａ，１４ｂ）及びゲート絶縁膜１３をエッチング
してゲート電極１４ｃ，１４ｄを形成する。次いで、こ
のゲート電極１４ｃ，１４ｄを含んだ基板１１の全面
に、例えばヒ素(Arsenic) のような不純物を低濃度にイ
オン注入し、各ゲート電極１４ｃ，１４ｄの両側にＮ-
ソース／ドレイン領域１６ａ，１７ａを形成する。
ランジスタ領域に形成された前記ゲート電極物質部分
（１４ａ，１４ｂ）及びゲート絶縁膜１３をエッチング
してゲート電極１４ｃ，１４ｄを形成する。次いで、こ
のゲート電極１４ｃ，１４ｄを含んだ基板１１の全面
に、例えばヒ素(Arsenic) のような不純物を低濃度にイ
オン注入し、各ゲート電極１４ｃ，１４ｄの両側にＮ-
ソース／ドレイン領域１６ａ，１７ａを形成する。
【００１７】図３を参照して、各ゲート電極１４ｃ，１
４ｄの側壁に通常の工程を通じてスペーサ１８を形成
し、ゲート電極１４ｃ，１４ｄを含んだ基板１１の表面
に、ヒ素を、エネルギー１０乃至１００ＫｅＶ，ドーズ
１×１０15乃至１×１０16ions／cm2 にイオン注入し、
各ゲート電極１４ｃ，１４ｄの両側に高濃度のＮ+ ソー
ス／ドレイン領域１６ｂ，１７ｂを形成する。これによ
って、高電圧トランジスタ及び低電圧トランジスタの各
領域ＨＶ，ＬＶに低ドーピングドレイン(LightlyDoped
Drain；ＬＤＤ) 構造のトランジスタがそれぞれ形成さ
れる。
４ｄの側壁に通常の工程を通じてスペーサ１８を形成
し、ゲート電極１４ｃ，１４ｄを含んだ基板１１の表面
に、ヒ素を、エネルギー１０乃至１００ＫｅＶ，ドーズ
１×１０15乃至１×１０16ions／cm2 にイオン注入し、
各ゲート電極１４ｃ，１４ｄの両側に高濃度のＮ+ ソー
ス／ドレイン領域１６ｂ，１７ｂを形成する。これによ
って、高電圧トランジスタ及び低電圧トランジスタの各
領域ＨＶ，ＬＶに低ドーピングドレイン(LightlyDoped
Drain；ＬＤＤ) 構造のトランジスタがそれぞれ形成さ
れる。
【００１８】前記において、低電圧トランジスタは、そ
のゲート電極にＮ型不純物、即ち、燐（Ｐ）とヒ素（Ａ
ｓ）がイオン注入されるとともにＬＤＤ構造のソース／
ドレイン領域が形成されているので、ゲート縮退(gate
degeneracy) が９０％以上となる。反面、高電圧トラン
ジスタは、ＬＤＤ構造のソース／ドレイン領域が形成さ
れているが、そのゲート電極にヒ素（Ａｓ）だけがイオ
ン注入されるので、ゲート縮退は８５％以下となる。こ
のように、高電圧トランジスタのゲート縮退が低電圧ト
ランジスタのゲート縮退より小さいので、低電圧トラン
ジスタのゲート絶縁膜の厚さは高電圧トランジスタのゲ
ート絶縁膜の厚さよりも電気的な面においては相対的に
厚くなる。
のゲート電極にＮ型不純物、即ち、燐（Ｐ）とヒ素（Ａ
ｓ）がイオン注入されるとともにＬＤＤ構造のソース／
ドレイン領域が形成されているので、ゲート縮退(gate
degeneracy) が９０％以上となる。反面、高電圧トラン
ジスタは、ＬＤＤ構造のソース／ドレイン領域が形成さ
れているが、そのゲート電極にヒ素（Ａｓ）だけがイオ
ン注入されるので、ゲート縮退は８５％以下となる。こ
のように、高電圧トランジスタのゲート縮退が低電圧ト
ランジスタのゲート縮退より小さいので、低電圧トラン
ジスタのゲート絶縁膜の厚さは高電圧トランジスタのゲ
ート絶縁膜の厚さよりも電気的な面においては相対的に
厚くなる。
【００１９】なお、本発明は前記説明の実施の形態に限
定されず、本発明の請求の範囲に記載された技術思想の
射程内において多様に変形して実施することができるの
は当然である。
定されず、本発明の請求の範囲に記載された技術思想の
射程内において多様に変形して実施することができるの
は当然である。
【００２０】
【発明の効果】以上説明のように本発明によれば、低電
圧トランジスタのゲート縮退を増加させることにより、
高電圧トランジスタのゲート絶縁膜の厚さを低電圧トラ
ンジスタのゲート絶縁膜の厚さよりも電気的な面におい
て厚く形成することができ、また、一回の熱酸化工程を
通じてゲート酸化膜を形成するので、工程数が減少する
ことから半導体素子の生産費を減らすことが可能とな
り、しかも、ゲート絶縁膜を除去するための工程が不要
となるので、ゲート絶縁膜の除去工程あるいは後処理工
程による半導体素子の信頼性低下を防止可能である、単
一の基板に駆動電圧の異なるトランジスタ領域を有する
半導体素子の製造方法を実現できる。
圧トランジスタのゲート縮退を増加させることにより、
高電圧トランジスタのゲート絶縁膜の厚さを低電圧トラ
ンジスタのゲート絶縁膜の厚さよりも電気的な面におい
て厚く形成することができ、また、一回の熱酸化工程を
通じてゲート酸化膜を形成するので、工程数が減少する
ことから半導体素子の生産費を減らすことが可能とな
り、しかも、ゲート絶縁膜を除去するための工程が不要
となるので、ゲート絶縁膜の除去工程あるいは後処理工
程による半導体素子の信頼性低下を防止可能である、単
一の基板に駆動電圧の異なるトランジスタ領域を有する
半導体素子の製造方法を実現できる。
【図１】本発明の一実施の形態による高電圧トランジス
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
【図２】本発明の一実施の形態による高電圧トランジス
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
【図３】本発明の一実施の形態による高電圧トランジス
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
タ及び低電圧トランジスタの形成方法の工程を示す断面
図である。
【図４】（ａ）及び（ｂ）は、従来において、単一半導
体基板上に駆動電圧が互いに異なる高電圧及び低電圧ト
ランジスタを形成する工程を示す断面図である。
体基板上に駆動電圧が互いに異なる高電圧及び低電圧ト
ランジスタを形成する工程を示す断面図である。
１１ 基板 １２ 素子分離膜 １３ ゲート絶縁膜 １４ｃ，１４ｄ ゲート電極 １５ 感光膜パターン １６ａ，１７ａ 低濃度ソース／ドレイン領域イン領域 １６ｂ，１７ｂ 高濃度ソース／ドレイン領域イン領域 １８ スペーサ ＨＶ 高電圧トランジスタ領域 ＬＶ 低電圧トランジスタ領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/8234 H01L 21/088 H01L 29/78
Claims (7)
- 【請求項１】 駆動電圧の異なる高電圧トランジスタ及
び低電圧トランジスタを単一半導体基板上に形成する半
導体素子の製造方法において、 第１伝導型半導体基板上に高電圧トランジスタ領域と低
電圧トランジスタ領域とを分離する素子分離膜を形成す
る段階と、 前記半導体基板にゲート絶縁膜及びゲート電極物質を順
次形成する段階と、 前記低電圧トランジスタ領域のゲート電極物質が露出す
るように前記高電圧トランジスタ領域のゲート電極物質
上にイオン注入マスクを形成する段階と、 前記露出された低電圧トランジスタ領域のゲート電極物
質に第２伝導型不純物をイオン注入する第１のイオン注
入段階と、 前記イオン注入マスクを除去する段階と、 前記ゲート電極物質及びゲート絶縁膜をパターニングし
て各トランジスタ領域にゲート電極を形成する段階と、 前記ゲート電極の両側の基板領域にソース／ドレイン電
極がそれぞれ形成されるようにゲート電極を含んだ基板
全面に第２伝導型不純物をイオン注入する第２のイオン
注入段階とを有し、前記低電圧トランジスタのゲート電極には前記第１及び
第２のイオン注入段階により第２伝導型不純物が導入さ
れ、前記高電圧トランジスタのゲート電極には前記第２
のイオン注入段階により第２伝導型不純物が導入される
ことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記第１伝導型半導体基板はＰ型基板で
あることを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項３】 前記ゲート電極物質はアモルファスシリ
コン膜あるいはポリシリコン膜であることを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項４】 前記低電圧トランジスタ領域のゲート電
極物質にイオン注入する第２伝導型不純物はＮ型不純物
であることを特徴とする請求項１記載の半導体素子の製
造方法。 - 【請求項５】 前記Ｎ型不純物は燐（Phosphorus）であ
ることを特徴とする請求項４記載の半導体素子の製造方
法。 - 【請求項６】 前記ソース／ドレイン電極を形成するた
めの不純物はヒ素（Arsenic）であることを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項７】 駆動電圧の異なる高電圧トランジスタ及
び低電圧トランジスタを単一半導体基板上に形成する半
導体素子の製造方法において、 第１伝導型半導体基板上に高電圧トランジスタ領域及び
低電圧トランジスタ領域とを分離する素子分離膜を形成
する段階と、 前記半導体基板にゲート絶縁膜及びゲート電極物質を順
次形成する段階と、前記低電圧トランジスタ領域のゲー
ト電極物質が露出されるように前記高電圧トランジスタ
領域のゲート電極物質上にイオン注入マスクを形成する
段階と、 前記露出された低電圧トランジスタ領域のゲート電極物
質に第２伝導型不純物をイオン注入する第１のイオン注
入段階と、 前記イオン注入マスクを除去する段階と、 前記ゲート電極物質及びゲート絶縁膜をパターニングし
て各トランジスタ領域にゲート電極を形成する段階と、 前記ゲート電極を含んだ基板全面に第２伝導型不純物を
低濃度にイオン注入する第２のイオン注入段階と、 前記ゲート電極の両側部にスペーサを形成する段階と、 前記ゲート電極を含んだ基板全面に第２伝導型不純物を
高濃度にイオン注入して各ゲート電極の両側基板領域に
低ドーピングドレイン構造のソース／ドレイン電極を形
成する第３のイオン注入段階とを有し、前記低電圧トランジスタのゲート電極には前記第１、第
２及び第３のイオン注入段階により第２伝導型不純物が
導入され、前記高電圧トランジスタのゲート電極には前
記第２及び第３のイオン注入段階により第２伝導型不純
物が導入される ことを特徴とする半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077752A KR100247637B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 장치 및 그의 제조방법 |
| KR1996-77752 | 1996-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131750A JPH1131750A (ja) | 1999-02-02 |
| JP3182609B2 true JP3182609B2 (ja) | 2001-07-03 |
Family
ID=19492684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36313897A Expired - Fee Related JP3182609B2 (ja) | 1996-12-30 | 1997-12-15 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3182609B2 (ja) |
| KR (1) | KR100247637B1 (ja) |
| TW (1) | TW363267B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320681B1 (ko) * | 1999-04-17 | 2002-01-24 | 윤종용 | 반도체 장치 및 그 제조방법 |
| JP2004228466A (ja) | 2003-01-27 | 2004-08-12 | Renesas Technology Corp | 集積半導体装置およびその製造方法 |
| KR100525078B1 (ko) * | 2004-04-28 | 2005-11-01 | 매그나칩 반도체 유한회사 | 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의제조 방법 |
| KR100800749B1 (ko) * | 2006-12-11 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR101964262B1 (ko) * | 2011-11-25 | 2019-04-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1996
- 1996-12-30 KR KR1019960077752A patent/KR100247637B1/ko not_active IP Right Cessation
-
1997
- 1997-12-10 TW TW086118627A patent/TW363267B/zh active
- 1997-12-15 JP JP36313897A patent/JP3182609B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100247637B1 (ko) | 2000-03-15 |
| TW363267B (en) | 1999-07-01 |
| KR19980058428A (ko) | 1998-10-07 |
| JPH1131750A (ja) | 1999-02-02 |
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