JP3181692B2 - Thin film transistor and method of manufacturing the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に液晶表示装置に用いるスタガ型
又は逆スタガ型の薄膜トランジスタ及びその製造方法に
関する。近年、あらゆる分野に広がりつつある情報処理
システムにおいて、薄型軽量な携帯表示装置や大画面表
示装置が要求されており、このために液晶表示装置が提
供されている。特に薄膜トランジスタを使用した液晶表
示装置は、容量が大きく、階調表示に適した表示装置と
して用途を拡げつつある。しかし、より高い表示品位の
ためには、高速動作が可能で入力インピーダンスの大き
い薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）
が強く求められている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly to a staggered or inverted staggered type thin film transistor used for a liquid crystal display device and a method of manufacturing the same. 2. Description of the Related Art In recent years, in information processing systems that are spreading in various fields, thin and lightweight portable display devices and large-screen display devices are required, and for this purpose, liquid crystal display devices are provided. In particular, a liquid crystal display device using a thin film transistor has a large capacity, and its use is expanding as a display device suitable for gradation display. However, for higher display quality, a thin film transistor (TFT) that can operate at high speed and has a large input impedance
Is strongly required.

【０００２】[0002]

【従来の技術】従来のスタガ型ＴＦＴを図１３を用いて
説明する。ガラス基板８６上に、ソース電極８８ａ及び
ドレイン電極８８ｂが相対して形成されている。そして
これらソース、ドレイン電極８８ａ、８８ｂ上には、そ
れぞれコンタクト層９０ａ、９０ｂが設けられている。2. Description of the Related Art A conventional staggered TFT will be described with reference to FIG. On the glass substrate 86, a source electrode 88a and a drain electrode 88b are formed facing each other. Contact layers 90a and 90b are provided on the source and drain electrodes 88a and 88b, respectively.

【０００３】また、コンタクト層９０ａ、９０ｂ上及び
コンタクト層９０ａ、９０ｂ間のガラス基板８６上に
は、活性層９２が形成されており、コンタクト層９０
ａ、９０ｂを介してソース、ドレイン電極８８ａ、８８
ｂにオーミック接触している。更に、この活性層９２上
には、ゲート絶縁層９４を介してゲート電極９６が形成
されている。An active layer 92 is formed on the contact layers 90a and 90b and on the glass substrate 86 between the contact layers 90a and 90b.
a, 90b via the source and drain electrodes 88a, 88b.
Ohmic contact with b. Further, a gate electrode 96 is formed on the active layer 92 with a gate insulating layer 94 interposed therebetween.

【０００４】[0004]

【発明が解決しようとする課題】上記従来のスタガ型Ｔ
ＦＴにおいては、そのＭＯＳ−ＦＥＴ（Metal Oxide Se
miconductor-Field Effect Transistor ）の電極間キャ
パシタに、図中の容量Ｃに示されるように、ゲート電極
９６とソース、ドレイン電極８８ａ、８８ｂとがゲート
絶縁層９４を介して重なりあった成分があり、この容量
Ｃは空乏層容量のように本質的な成分ではなく、寄生容
量である。ところが、現在の露光精度では、ゲート電極
９６とソース、ドレイン電極８８ａ、８８ｂとの位置合
わせのマージンのために、ゲート電極９６とソース、ド
レイン電極８８ａ、８８ｂとの重なりを広くとる必要が
ある。このため、ゲート電極９６とソース、ドレイン電
極８８ａ、８８ｂとの間の寄生容量Ｃがかなりの大きさ
になっていた。The above-mentioned conventional stagger type T
In FT, the MOS-FET (Metal Oxide Se
The capacitor between the electrodes of the semiconductor-Field Effect Transistor) has a component in which the gate electrode 96 and the source and drain electrodes 88a and 88b overlap with the gate insulating layer 94 interposed therebetween, as shown by the capacitance C in the figure. This capacitance C is not an essential component like the depletion layer capacitance, but a parasitic capacitance. However, with the current exposure accuracy, it is necessary to widen the overlap between the gate electrode 96 and the source and drain electrodes 88a and 88b in order to allow a margin for alignment between the gate electrode 96 and the source and drain electrodes 88a and 88b. For this reason, the parasitic capacitance C between the gate electrode 96 and the source / drain electrodes 88a and 88b has become considerably large.

【０００５】従って、ゲート電極９６とソース、ドレイ
ン電極８８ａ、８８ｂとの間には比較的大きなキャパシ
タが形成され、これによってトランジスタの動作速度が
限定される一因となり、また液晶ディスプレイのように
マトリクス化した場合には、周辺の駆動回路に負担をか
けるという問題があった。また、上記従来のスタガ型Ｔ
ＦＴの製造方法においては、手番短縮のために、ゲート
電極９６、ゲート絶縁層９４及び活性層９２を同一のマ
スクを用いて一括にパターン形成する場合には、図中の
矢印に示されるように、その端面部においてゲート電極
９６からソース、ドレイン電極８８ａ、８８ｂに流れる
リーク電流Ｉ_L を生じていた。そしてこの端面リーク電
流Ｉ_L の存在は、トランジスタのＯＮ／ＯＦＦの電流比
を悪くする原因となるという問題があった。Accordingly, a relatively large capacitor is formed between the gate electrode 96 and the source / drain electrodes 88a and 88b, thereby contributing to the limitation of the operation speed of the transistor, and also to a matrix like a liquid crystal display. In such a case, there is a problem that a load is imposed on a peripheral driving circuit. In addition, the above-mentioned conventional stagger type T
In the FT manufacturing method, when the gate electrode 96, the gate insulating layer 94, and the active layer 92 are collectively patterned using the same mask to reduce the number of steps, as shown by arrows in the drawing. to, it has occurred the leakage current I _L that flows from the gate electrode 96 source and drain electrodes 88a, the 88b at its end face. And the presence of the end surface leakage current I _L, there is a problem that causes to deteriorate the current ratio of the ON / OFF of the transistor.

【０００６】また、この端面リーク電流を防ぐために基
板全体に窒化珪素膜等を堆積していたが、窒化珪素膜下
のソース、ドレイン電極８８ａ、８８ｂとの接触をとる
ために、新たに窒化珪素膜の穴あけ加工が必要となっ
た。このため、製造工程が増加し、複雑化するという問
題も生じた。そこで本発明は、ソース、ドレイン電極と
ゲート電極との間の寄生容量及びリーク電流を減少さ
せ、高速性と共に周辺回路に負担をかけないＴＦＴ及び
その製造方法を提供することを目的とする。Although a silicon nitride film or the like has been deposited on the entire substrate to prevent this end face leakage current, a new silicon nitride film has to be formed to make contact with the source and drain electrodes 88a and 88b under the silicon nitride film. Drilling of the membrane was required. For this reason, there has been a problem that the number of manufacturing steps is increased and the manufacturing process is complicated. Accordingly, an object of the present invention is to provide a TFT which reduces a parasitic capacitance and a leak current between a source / drain electrode and a gate electrode and which does not burden a peripheral circuit with high speed, and a method of manufacturing the same.

【０００７】[0007]

【課題を解決するための手段】図１は本発明の原理を説
明するためのＴＦＴの断面図である。基板１０上に、ソ
ース電極１２ａ及びドレイン電極１２ｂが相対して形成
されている。これらソース、ドレイン電極１２ａ、１２
ｂの一部は、それぞれコンタクト層１４ａ、１４ｂによ
って覆われている。そしてこのコンタクト層１４ａ、１
４ｂによって覆われていないソース、ドレイン電極１２
ａ、１２ｂ上に、絶縁体層１６ａ、１６ｂが形成されて
いる点に、本発明の特徴がある。FIG. 1 is a sectional view of a TFT for explaining the principle of the present invention. On the substrate 10, a source electrode 12a and a drain electrode 12b are formed facing each other. These source and drain electrodes 12a and 12a
A part of b is covered by the contact layers 14a and 14b, respectively. The contact layers 14a, 1
Source and drain electrodes 12 not covered by 4b
The feature of the present invention resides in that the insulator layers 16a and 16b are formed on a and 12b.

【０００８】また、コンタクト層１４ａ、１４ｂ間の基
板１０上並びにコンタクト層１４ａ、１４ｂ及び絶縁体
層１６ａ、１６ｂ上には、活性層１８が形成されてお
り、コンタクト層１４ａ、１４ｂを介してソース、ドレ
イン電極１２ａ、１２ｂにオーミック接続されている。
更に、この活性層１８上には、ゲート絶縁膜２０を介し
てゲート電極２２が形成されている。An active layer 18 is formed on the substrate 10 between the contact layers 14a and 14b and on the contact layers 14a and 14b and the insulator layers 16a and 16b, and a source is formed via the contact layers 14a and 14b. , Are ohmic-connected to the drain electrodes 12a and 12b.
Further, a gate electrode 22 is formed on the active layer 18 with a gate insulating film 20 interposed therebetween.

【０００９】[0009]

【作用】このように本発明では、ソース、ドレイン電極
１２ａ、１２ｂとゲート電極２２とが重なり合う間に絶
縁体層１６ａ、１６ｂが挟み込まれていることにより、
ソース、ドレイン電極１２ａ、１２ｂとゲート電極２２
との距離が増加する。従って、これらソース、ドレイン
電極１２ａ、１２ｂとゲート電極２２との間の寄生容量
Ｃを減少させることができる。As described above, according to the present invention, the insulator layers 16a and 16b are sandwiched between the source / drain electrodes 12a and 12b and the gate electrode 22 so that they overlap.
Source / drain electrodes 12a, 12b and gate electrode 22
And the distance increases. Therefore, the parasitic capacitance C between the source / drain electrodes 12a and 12b and the gate electrode 22 can be reduced.

【００１０】また、ソース、ドレイン電極１２ａ、１２
ｂが絶縁体層１６ａ、１６ｂによって覆われていること
により、ゲート電極２２から端面を経てソース、ドレイ
ン電極１２ａ、１２ｂに流れるリーク電流Ｉ_L を減少さ
せることができる。The source and drain electrodes 12a, 12a
b is by covered insulator layer 16a, by 16b, can be reduced leakage current I _L that flows from the gate electrode 22 source through an end face, the drain electrode 12a, to 12b.

【００１１】[0011]

【実施例】以下、図示する実施例に基づいて具体的に説
明する。図２及び図３はそれぞれ本発明の第１の実施例
によるスタガ型ＴＦＴを示す断面図及び斜視図である。
ガラス等からなる透明絶縁性基板３０上に、ＩＴＯ（In
dium Tin Oxide）からなる透明なソース電極３２ａ及び
ドレイン電極３２ｂが相対して形成されている。これら
ソース、ドレイン電極３２ａ、３２ｂの対向する側面及
び上面の一部は、それぞれｎ型コンタクト層３４ａ、３
４ｂによって覆われている。そしてこのｎ型コンタクト
層３４ａ、３４ｂによって覆われていないソース、ドレ
イン電極３２ａ、３２ｂ上には、例えば窒化珪素、酸化
珪素等からなる絶縁体層３６ａ、３６ｂが形成されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a specific description will be given based on the illustrated embodiment. 2 and 3 are a cross-sectional view and a perspective view, respectively, showing a staggered TFT according to a first embodiment of the present invention.
On a transparent insulating substrate 30 made of glass or the like, ITO (In
A transparent source electrode 32a and a drain electrode 32b made of dium tin oxide) are formed facing each other. The opposing side surfaces and part of the upper surface of the source and drain electrodes 32a and 32b are respectively connected to n-type contact layers 34a and
4b. On the source and drain electrodes 32a and 32b not covered by the n-type contact layers 34a and 34b, insulator layers 36a and 36b made of, for example, silicon nitride, silicon oxide, or the like are formed.

【００１２】また、これらｎ型コンタクト層３４ａ、３
４ｂ間の透明絶縁性基板３０上並びにｎ型コンタクト層
３４ａ、３４ｂ及び絶縁体層３６ａ、３６ｂ上には、例
えばイントリンシックなｉ型ａ−Ｓｉからなる活性層３
８が形成されている。そしてこの活性層３８は、ｎ型コ
ンタクト層３４ａ、３４ｂを介してソース、ドレイン電
極３２ａ、３２ｂにオーミック接続されている。更に、
この活性層３８上には、ゲート絶縁膜４０を介して例え
ばＡｌ（アルミニウム）からなるゲート電極４２が形成
されている。ここで、絶縁体層３６ａ、３６ｂが、ソー
ス、ドレイン電極３２ａ、３２ｂとゲート電極４２とが
重なり合う間に介在している点に、本実施例の特徴があ
る。The n-type contact layers 34a,
4b, on the transparent insulating substrate 30 and on the n-type contact layers 34a, 34b and the insulator layers 36a, 36b, for example, an active layer 3 made of intrinsic i-type a-Si.
8 are formed. The active layer 38 is ohmically connected to the source and drain electrodes 32a and 32b via the n-type contact layers 34a and 34b. Furthermore,
On this active layer 38, a gate electrode 42 made of, for example, Al (aluminum) is formed via a gate insulating film 40. The present embodiment is characterized in that the insulator layers 36a and 36b are interposed between the source / drain electrodes 32a and 32b and the gate electrode 42 so as to overlap with each other.

【００１３】次に、図２に示すスタガ型ＴＦＴの製造方
法を、図４の工程図を用いて説明する。透明絶縁性基板
３０上に、ＩＴＯからなる透明なソース電極３２ａ及び
ドレイン電極３２ｂを相対して形成する。続いて、全面
に絶縁体層を堆積した後、通常のフォトリソグラフィ法
を用いて、この絶縁体層を所定の形状にパターニング
し、ソース電極３２ａ及びドレイン電極３２ｂ上に絶縁
体層３６ａ、３６ｂを階段状に形成する。Next, a method of manufacturing the staggered TFT shown in FIG. 2 will be described with reference to the process chart of FIG. On the transparent insulating substrate 30, a transparent source electrode 32a and a drain electrode 32b made of ITO are formed facing each other. Subsequently, after an insulator layer is deposited on the entire surface, the insulator layer is patterned into a predetermined shape using a normal photolithography method, and the insulator layers 36a and 36b are formed on the source electrode 32a and the drain electrode 32b. Form in steps.

【００１４】次いで、Ｐ（リン）ドーパントを含む雰囲
気において、例えばＰＨ₃ （ホスフィン）プラズマを用
い、絶縁体層３６ａ、３６ｂによって覆われていないＩ
ＴＯからなるソース電極３２ａ及びドレイン電極３２ｂ
の露出部分に、Ｐの吸着層を選択的に形成し、このＰ吸
着層からなるｎ型コンタクト層３４ａ、３４ｂを形成す
る（図４（ａ）参照）。Next, in an atmosphere containing a P (phosphorus) dopant, for example, PH ₃ (phosphine) plasma is used, and I 3 not covered with the insulator layers 36 a and 36 b is used.
Source electrode 32a and drain electrode 32b made of TO
Then, a P adsorption layer is selectively formed on the exposed portion of the substrate, and n-type contact layers 34a and 34b made of the P adsorption layer are formed (see FIG. 4A).

【００１５】次いで、全面に活性層３８、ゲート絶縁膜
４０及びゲート電極４２を順に成膜した後、これらゲー
ト電極４２、ゲート絶縁膜４０及び活性層３８を同一の
マスクを用いて一括にパターン形成し、素子分離を行
う。こうして、図２及び図３に示すスタガ型ＴＦＴを作
製する（図４（ｂ）参照）。このように本実施例によれ
ば、ソース、ドレイン電極３２ａ、３２ｂとゲート電極
４２とが重なり合う間にそれぞれ絶縁体層３６ａ、３６
ｂを挟み込むことにより、ソース、ドレイン電極３２
ａ、３２ｂとゲート電極４２との距離を増加させ、これ
ら電極間の寄生容量を減少させることができる。Next, after an active layer 38, a gate insulating film 40 and a gate electrode 42 are sequentially formed on the entire surface, the gate electrode 42, the gate insulating film 40 and the active layer 38 are collectively formed using the same mask. Then, element isolation is performed. Thus, the staggered TFT shown in FIGS. 2 and 3 is manufactured (see FIG. 4B). As described above, according to the present embodiment, while the source / drain electrodes 32a, 32b and the gate electrode 42 overlap, the insulator layers 36a, 36
b, the source and drain electrodes 32
The distance between the gate electrodes 42a and 32b and the gate electrode 42 can be increased, and the parasitic capacitance between these electrodes can be reduced.

【００１６】また、ソース、ドレイン電極３２ａ、３２
ｂを絶縁体層３６ａ、３６ｂによって覆うことにより、
ゲート電極４２から端面を経てソース、ドレイン電極３
２ａ、３２ｂに流れるリーク電流を減少させることがで
きる。また、この端面リーク電流を防ぐために、窒化珪
素膜等を堆積したり、その窒化珪素膜下のソース、ドレ
イン電極３２ａ、３２ｂとの接触をとるために窒化珪素
膜の穴あけ加工をしたりする工程が不要になる分だけ、
製造工程を簡略化することができる。更に、本実施例に
おける製造プロセスにおいては、従来の水準の露光精度
をそのまま適用することができる。The source and drain electrodes 32a, 32
b is covered with the insulator layers 36a and 36b,
From the gate electrode 42 through the end face, the source and drain electrodes 3
Leakage current flowing through 2a and 32b can be reduced. Also, a step of depositing a silicon nitride film or the like in order to prevent this end face leakage current, or a step of forming a hole in the silicon nitride film to make contact with the source / drain electrodes 32a and 32b under the silicon nitride film. Is unnecessary,
The manufacturing process can be simplified. Further, in the manufacturing process according to the present embodiment, a conventional level of exposure accuracy can be applied as it is.

【００１７】次に、本発明の第２の実施例によるスタガ
型ＴＦＴを、図５の斜視図を用いて説明する。尚、上記
図３に示すＴＦＴと同一の構成要素には同一の符号を付
して説明を省略する。本実施例によるスタガ型ＴＦＴ
は、ＭＯＳ−ＦＥＴ部分は上記第１の実施例によるスタ
ガ型ＴＦＴと同様の構造を有しているが、ドレイン電極
３２ｂを覆っている絶縁体層３６ｂがゲート電極４２を
兼ねるゲートバスライン４４とドレインバスライン４６
との交差部の層間絶縁膜として兼用されている点に特徴
がある。Next, a staggered TFT according to a second embodiment of the present invention will be described with reference to the perspective view of FIG. The same components as those of the TFT shown in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted. Stagger type TFT according to this embodiment
The MOS-FET portion has the same structure as that of the staggered TFT according to the first embodiment, except that the insulator layer 36b covering the drain electrode 32b is connected to the gate bus line 44 also serving as the gate electrode 42. Drain bus line 46
Is characterized in that it is also used as an interlayer insulating film at the intersection with.

【００１８】従って、本実施例によれば、ソース、ドレ
イン電極３２ａ、３２ｂとゲート電極４２との間の寄生
容量を減少させ、ゲート電極４２からソース、ドレイン
電極３２ａ、３２ｂへのリーク電流を減少させるための
絶縁体層３６ａ、３６ｂの形成を、ゲートバスライン４
４及びドレインバスライン４６間の層間絶縁膜の形成と
同時に行うこととなるため、製造工程の簡略化を図るこ
とができる。Therefore, according to this embodiment, the parasitic capacitance between the source / drain electrodes 32a, 32b and the gate electrode 42 is reduced, and the leakage current from the gate electrode 42 to the source / drain electrodes 32a, 32b is reduced. The formation of the insulator layers 36a and 36b for
4 and the drain bus lines 46 are formed at the same time as the formation of the interlayer insulating film, so that the manufacturing process can be simplified.

【００１９】次に、本発明の第３の実施例によるスタガ
型ＴＦＴを、図６の断面図を用いて説明する。尚、上記
図２に示すＴＦＴと同一の構成要素には同一の符号を付
して説明を省略する。透明絶縁性基板３０上に、例えば
Ｃｒ（クロム）やＡｌ等からなる不透明なソース電極４
８ａ及びドレイン電極４８ｂが相対して形成されてい
る。これらソース、ドレイン電極４８ａ、４８ｂ上に
は、例えば窒化珪素、酸化珪素等からなる絶縁体層５０
ａ、５０ｂが階段状に形成されている。そしてソース、
ドレイン電極４８ａ、４８ｂの対向する側面及び上面の
一部並びに絶縁体層５０ａ、５０ｂ上に、それぞれ例え
ばｎ型ａ−Ｓｉからなるｎ型コンタクト層５２ａ、５２
ｂが形成されている。Next, a staggered TFT according to a third embodiment of the present invention will be described with reference to the sectional view of FIG. The same components as those of the TFT shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. An opaque source electrode 4 made of, for example, Cr (chromium), Al, or the like is formed on a transparent insulating substrate 30.
8a and the drain electrode 48b are formed facing each other. On these source and drain electrodes 48a and 48b, an insulator layer 50 made of, for example, silicon nitride, silicon oxide, or the like is formed.
a, 50b are formed stepwise. And the sauce,
N-type contact layers 52a and 52 made of, for example, n-type a-Si are respectively formed on a part of the side and upper surfaces facing the drain electrodes 48a and 48b and on the insulator layers 50a and 50b.
b is formed.

【００２０】また、これらｎ型コンタクト層５２ａ、５
２ｂ上及びｎ型コンタクト層５２ａ、５２ｂ間の透明絶
縁性基板３０上には、活性層３８が形成されている。そ
してこの活性層３８は、ｎ型コンタクト層５２ａ、５２
ｂを介してソース、ドレイン電極４８ａ、４８ｂにオー
ミック接続されている。更に、この活性層３８上には、
ゲート絶縁膜４０を介してゲート電極４２が形成されて
いる。ここでも、絶縁体層５０ａ、５０ｂは、ソース、
ドレイン電極４８ａ、４８ｂとゲート電極４２とが重な
り合う間に介在している。The n-type contact layers 52a, 52a,
An active layer 38 is formed on 2b and on the transparent insulating substrate 30 between the n-type contact layers 52a and 52b. The active layer 38 includes n-type contact layers 52a, 52
Ohmic connection is made to the source and drain electrodes 48a and 48b via the b. Further, on the active layer 38,
A gate electrode 42 is formed with a gate insulating film 40 interposed therebetween. Again, the insulator layers 50a, 50b are
The drain electrode 48a, 48b and the gate electrode 42 are interposed between overlapping.

【００２１】次に、図６に示すスタガ型ＴＦＴの製造方
法を、図７及び図８の工程図を用いて説明する。透明絶
縁性基板３０上に、ＣｒやＡｌ等からなる不透明なソー
ス電極４８ａ及びドレイン電極４８ｂを相対して形成す
る（図７（ａ）参照）。続いて、全面に絶縁体層５０を
堆積した後、この絶縁体層５０上にレジスト５４を塗布
する（図７（ｂ）参照）。Next, a method of manufacturing the staggered TFT shown in FIG. 6 will be described with reference to the process charts of FIGS. Opaque source and drain electrodes 48a and 48b made of Cr, Al or the like are formed on the transparent insulating substrate 30 (see FIG. 7A). Subsequently, after depositing an insulator layer 50 on the entire surface, a resist 54 is applied on the insulator layer 50 (see FIG. 7B).

【００２２】次いで、透明絶縁性基板３０側から露光を
行い、更に現像を行うと、図中の矢印に示されるよう
に、光の回り込みによりソース、ドレイン電極４８ａ、
４８ｂ間よりも広い間隔をもってパターニングされたレ
ジスト５４ａ、５４ｂが形成される。従って、このレジ
スト５４ａ、５４ｂをマスクとして絶縁体層５０をエッ
チングして、絶縁体層５０ａ、５０ｂを形成する。こう
して、ソース、ドレイン電極４８ａ、４８ｂ上に絶縁体
層５０ａ、５０ｂを階段状に形成する（図８（ａ）参
照）。Next, when exposure is performed from the transparent insulating substrate 30 side and further development is performed, as shown by arrows in the drawing, the source and drain electrodes 48a,
Patterned resists 54a and 54b are formed with a wider interval than between 48b. Therefore, the insulating layer 50 is etched using the resists 54a and 54b as a mask to form the insulating layers 50a and 50b. Thus, the insulator layers 50a and 50b are formed on the source and drain electrodes 48a and 48b in a stepwise manner (see FIG. 8A).

【００２３】次いで、レジスト５４ａ、５４ｂを除去し
た後、全面に、例えばＰドーパントを含むｎ型ａ−Ｓｉ
層を堆積し、通常のフォトリソグラフィ法を用いて所定
の形状にパターニングして、ソース、ドレイン電極４８
ａ、４８ｂの対向する側面及び上面の一部並びに絶縁体
層５０ａ、５０ｂ上に、それぞれｎ型コンタクト層５２
ａ、５２ｂを形成する。Next, after removing the resists 54a and 54b, an n-type a-Si
A layer is deposited and patterned into a predetermined shape using a usual photolithography method, so that the source and drain electrodes 48 are formed.
n and n-type contact layers 52 on the portions of the opposing side and top surfaces of the a and 48b and on the insulator layers 50a and 50b, respectively.
a and 52b are formed.

【００２４】続いて、全面に活性層３８、ゲート絶縁膜
４０及びゲート電極４２を順に成膜した後、これらゲー
ト電極４２、ゲート絶縁膜４０、活性層３８及びｎ型コ
ンタクト層５２ａ、５２ｂを同一のマスクを用いて一括
にパターン形成し、素子分離を行う。こうして、図６に
示すスタガ型ＴＦＴを作製する（図８（ｂ）参照）。こ
のように本実施例によれば、ソース、ドレイン電極４８
ａ、４８ｂとゲート電極４２とが重なり合う間に絶縁体
層５０ａ、５０ｂを挟み込むことにより、上記第１の実
施例と同様な効果を奏することができる。Subsequently, after an active layer 38, a gate insulating film 40 and a gate electrode 42 are sequentially formed on the entire surface, the gate electrode 42, the gate insulating film 40, the active layer 38 and the n-type contact layers 52a and 52b are made identical. Using the mask described above, a pattern is formed at a time to perform element isolation. Thus, a staggered TFT shown in FIG. 6 is manufactured (see FIG. 8B). As described above, according to the present embodiment, the source and drain electrodes 48 are formed.
By sandwiching the insulator layers 50a and 50b between the gate electrodes 42a and 48b and the gate electrode 42, the same effect as in the first embodiment can be obtained.

【００２５】また、不透明なソース電極４８ａ及びドレ
イン電極４８ｂをマスクとして用いる透明絶縁性基板３
０側から露光を行うことにより、ソース、ドレイン電極
４８ａ、４８ｂと絶縁体層５０ａ、５０ｂとの段差構造
を容易に形成することができるため、製造工程の簡略化
を図ることができる。次に、上記第４の実施例によるス
タガ型ＴＦＴの製造方法を、図９及び図１０に示す工程
図を用いて説明する。尚、上記図７及び図８に示すＴＦ
Ｔと同一の構成要素には同一の符号を付して説明を省略
する。The transparent insulating substrate 3 using the opaque source electrode 48a and drain electrode 48b as a mask
By performing the exposure from the 0 side, a step structure between the source and drain electrodes 48a and 48b and the insulator layers 50a and 50b can be easily formed, so that the manufacturing process can be simplified. Next, a method of manufacturing the staggered TFT according to the fourth embodiment will be described with reference to the process charts shown in FIGS. Note that the TF shown in FIGS.
The same components as those of T are denoted by the same reference numerals, and description thereof will be omitted.

【００２６】透明絶縁性基板３０上に、ＣｒやＡｌ等か
らなる不透明なソース電極４８ａ及びドレイン電極４８
ｂを相対して形成する。続いて、全面にｎ型コンタクト
層５６及び絶縁体層５８を順に堆積した後、この絶縁体
層５８上にレジスト６０を塗布する（図９（ａ）参
照）。次いで、透明絶縁性基板３０側から図中の矢印に
示されるような光の回り込みを利用した露光を行って、
レジスト６０ａ、６０ｂをパターニングする。そしてこ
のレジスト６０ａ、６０ｂをマスクとして絶縁体層５８
及びｎ型コンタクト層５６をドライエッチングする。こ
うして、ソース、ドレイン電極４８ａ、４８ｂ上に、絶
縁体層５８ａ、５８ｂ及びｎ型コンタクト層５６ａ、５
６ｂを階段状に形成する（図９（ｂ）参照）。An opaque source electrode 48a and a drain electrode 48 made of Cr, Al or the like are formed on the transparent insulating substrate 30.
b are formed to face each other. Subsequently, after sequentially depositing an n-type contact layer 56 and an insulator layer 58 on the entire surface, a resist 60 is applied on the insulator layer 58 (see FIG. 9A). Next, exposure is performed from the transparent insulating substrate 30 side using the wraparound of light as shown by the arrow in the figure,
The resists 60a and 60b are patterned. Then, using the resists 60a and 60b as a mask, the insulator layer 58 is used.
Then, the n-type contact layer 56 is dry-etched. Thus, the insulator layers 58a and 58b and the n-type contact layers 56a and 5b are formed on the source and drain electrodes 48a and 48b.
6b is formed stepwise (see FIG. 9B).

【００２７】次いで、再びレジスト６０ａ、６０ｂをマ
スクとして絶縁体層５８ａ、５８ｂをウエットエッチン
グする。このとき、図中の矢印に示されるように、サイ
ドエッチを生じさせることにより、ｎ型コンタクト層５
６ａ、５６ｂ上に絶縁体層５８ａ、５８ｂを階段状に形
成する。こうして、ソース、ドレイン電極４８ａ、４８
ｂとｎ型コンタクト層５６ａ、５６ｂと絶縁体層５８
ａ、５８ｂとの段差構造が形成される（図１０（ａ）参
照）。Next, the insulator layers 58a and 58b are again wet-etched using the resists 60a and 60b as a mask. At this time, as shown by an arrow in the figure, side etching is caused to cause
The insulator layers 58a and 58b are formed in a step shape on 6a and 56b. Thus, the source and drain electrodes 48a, 48
b, n-type contact layers 56a, 56b, and insulator layer 58
A step structure with the steps a and 58b is formed (see FIG. 10A).

【００２８】次いで、レジスト６０ａ、６０ｂを除去し
た後、全面に活性層３８、ゲート絶縁膜４０及びゲート
電極４２を順に成膜した後、これらゲート電極４２、ゲ
ート絶縁膜４０及び活性層３８を同一のマスクを用いて
一括にパターン形成し、素子分離を行う。こうして、ス
タガ型ＴＦＴを作製する（図１０（ｂ）参照）。このよ
うに本実施例によれば、ソース、ドレイン電極４８ａ、
４８ｂ上のｎ型コンタクト層５６ａ、５６ｂとゲート電
極４２とが重なり合う間に絶縁体層５８ａ、５８ｂを挟
み込む構造は公知であるが、不透明なソース電極４８ａ
及びドレイン電極４８ｂをマスクとして利用する透明絶
縁性基板３０側からの露光を行うことにより、ソース、
ドレイン電極４８ａ、４８ｂとｎ型コンタクト層５６
ａ、５６ｂと絶縁体層５８ａ、５８ｂとの段差構造を容
易に形成することができるため、製造工程の簡略化を図
ることができる。Next, after removing the resists 60a and 60b, an active layer 38, a gate insulating film 40 and a gate electrode 42 are sequentially formed on the entire surface, and the gate electrode 42, the gate insulating film 40 and the active layer 38 are made identical. Using the mask described above, a pattern is formed at a time to perform element isolation. Thus, a staggered TFT is manufactured (see FIG. 10B). Thus, according to the present embodiment, the source / drain electrodes 48a,
The structure in which the insulator layers 58a and 58b are interposed between the n-type contact layers 56a and 56b and the gate electrode 42 on the gate electrode 42 is known, but the opaque source electrode 48a
And by exposing from the transparent insulating substrate 30 side using the drain electrode 48b as a mask,
Drain electrodes 48a, 48b and n-type contact layer 56
Since the step structure between the insulating layers a and b and the insulator layers 58a and 58b can be easily formed, the manufacturing process can be simplified.

【００２９】次に、本発明の第５の実施例によるスタガ
型ＴＦＴを、図１１の断面図を用いて説明する。尚、上
記図２に示すＴＦＴと同一の構成要素には同一の符号を
付して説明を省略する。透明絶縁性基板３０上に、例え
ばＩＴＯからなるソース電極６２ａ及びドレイン電極６
２ｂが相対して形成されている。これらソース、ドレイ
ン電極６２ａ、６２ｂ側面及び上面は、例えば窒化珪
素、酸化珪素等からなる絶縁体層６４によって覆われて
いる。そしてソース、ドレイン電極６２ａ、６２ｂ上の
絶縁体層６４に開口されたコンタクト窓内に、それぞれ
例えばｎ型ａ−Ｓｉからなるｎ型コンタクト層６６ａ、
６６ｂが形成されている。Next, a staggered TFT according to a fifth embodiment of the present invention will be described with reference to the sectional view of FIG. The same components as those of the TFT shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. A source electrode 62a and a drain electrode 6 made of, for example, ITO are formed on the transparent insulating substrate 30.
2b are formed opposite to each other. The side and top surfaces of the source and drain electrodes 62a and 62b are covered with an insulator layer 64 made of, for example, silicon nitride, silicon oxide, or the like. An n-type contact layer 66a made of, for example, n-type a-Si is provided in a contact window opened in the insulator layer 64 on the source and drain electrodes 62a and 62b.
66b are formed.

【００３０】また、これら絶縁体層６４及びｎ型コンタ
クト層６６ａ、６６ｂ上には、例えばイントリンシック
なｉ型ａ−Ｓｉからなる活性層３８が形成されている。
そしてこの活性層３８は、ｎ型コンタクト層６６ａ、６
６ｂを介してソース、ドレイン電極６２ａ、６２ｂにオ
ーミック接続されている。更に、この活性層３８上に
は、ゲート絶縁膜４０を介してゲート電極４２が形成さ
れている。ここでは、絶縁体層６４は、ソース、ドレイ
ン電極６２ａ、６２ｂとゲート電極４２とが重なり合う
間に介在しているのみならず、ソース、ドレイン電極６
２ａ、６２ｂと活性層３８との間にも介在している。On the insulator layer 64 and the n-type contact layers 66a and 66b, an active layer 38 made of, for example, intrinsic i-type a-Si is formed.
The active layer 38 includes n-type contact layers 66a and 66a.
Ohmic connection is made to the source / drain electrodes 62a and 62b via 6b. Further, a gate electrode 42 is formed on the active layer 38 via a gate insulating film 40. Here, the insulator layer 64 is not only interposed between the source / drain electrodes 62a and 62b and the gate electrode 42 overlapping with each other, but also the source / drain electrode 6a.
2a, 62b and the active layer 38 are also interposed.

【００３１】このように本実施例によれば、ｎ型コンタ
クト層６６ａ、６６ｂ部分を除いてソース、ドレイン電
極６２ａ、６２ｂ全体を絶縁体層６４によって覆うこと
により、上記第１の実施例と同様に、ゲート電極４２か
ら端面を経てソース、ドレイン電極６２ａ、６２ｂに流
れるリーク電流を減少させることができる。また同時
に、絶縁体層６４が、ＩＴＯからなるソース、ドレイン
電極６２ａ、６２ｂからｉ型ａ−Ｓｉからなる活性層３
８へのＩｎ（インジウム）、Ｓｎ（スズ）等の拡散を阻
止するバリア層として機能するため、こうした不純物拡
散によるトランジスタ特性の劣化を防止することができ
る。As described above, according to the present embodiment, the entirety of the source and drain electrodes 62a and 62b except for the n-type contact layers 66a and 66b are covered with the insulator layer 64, so that the same as in the first embodiment described above. In addition, the leakage current flowing from the gate electrode 42 to the source and drain electrodes 62a and 62b through the end face can be reduced. At the same time, the insulator layer 64 is formed from the source and drain electrodes 62a and 62b made of ITO from the active layer 3 made of i-type a-Si.
Since it functions as a barrier layer for preventing diffusion of In (indium), Sn (tin), etc. into the transistor 8, deterioration of transistor characteristics due to such impurity diffusion can be prevented.

【００３２】次に、本発明の第６の実施例によるＵＦＩ
Ｄ（Universal Field Induced Drain ）構造のスタガ型
ＴＦＴを、図１２の断面図を用いて説明する。透明絶縁
性基板３０上に、例えばＡｌからなるソース電極６８ａ
及びドレイン電極６８ｂが相対して形成されている。こ
れらソース、ドレイン電極６８ａ、６８ｂ側面には、そ
れぞれｎ型コンタクト層７０ａ、７０ｂ及びｐ型コンタ
クト層７２ａ、７２ｂが２段に設けられている。また、
ソース、ドレイン電極６８ａ、６８ｂ上には、例えば窒
化珪素、酸化珪素等からなる絶縁体層７４ａ、７４ｂが
それぞれ形成されている。Next, the UFI according to the sixth embodiment of the present invention will be described.
A staggered TFT having a D (Universal Field Induced Drain) structure will be described with reference to the cross-sectional view of FIG. A source electrode 68a made of, for example, Al is formed on the transparent insulating substrate 30.
And the drain electrode 68b are formed facing each other. On the side surfaces of the source and drain electrodes 68a and 68b, n-type contact layers 70a and 70b and p-type contact layers 72a and 72b are provided in two stages. Also,
On the source and drain electrodes 68a and 68b, insulator layers 74a and 74b made of, for example, silicon nitride, silicon oxide, or the like are formed, respectively.

【００３３】また、ｎ型コンタクト層７２ａ、７２ｂ間
の透明絶縁性基板３０上並びに絶縁体層７４ａ、７４ｂ
及びｎ型コンタクト層７２ａ、７２ｂ上には、例えばイ
ントリンシックなｉ型ａ−Ｓｉからなる活性層７６が形
成されている。そしてこの活性層７６は、ｎ型コンタク
ト層７２ａ及びｐ型コンタクト層７２ａを介してソース
電極６８ａにオーミック接続され、またｎ型コンタクト
層７２ｂ及びｐ型コンタクト層７２ｂを介してドレイン
電極６８ｂにオーミック接続されている。Further, on the transparent insulating substrate 30 between the n-type contact layers 72a and 72b, and on the insulating layers 74a and 74b
On the n-type contact layers 72a and 72b, for example, an active layer 76 made of intrinsic i-type a-Si is formed. The active layer 76 is ohmic-connected to the source electrode 68a via the n-type contact layer 72a and the p-type contact layer 72a, and ohmic-connected to the drain electrode 68b via the n-type contact layer 72b and the p-type contact layer 72b. Have been.

【００３４】更に、この活性層７６上のソース電極６８
ａ側には、ゲート絶縁膜７８を介して第１ゲート電極８
０が形成されている。また、活性層７６上のドレイン電
極６８ｂ側及び第１ゲート電極８０上のドレイン電極６
８ｂ側には、ゲート絶縁膜８２を介して第２ゲート電極
８４が形成されている。ここでは、絶縁体層７４ａ、７
４ｂは、ソース、ドレイン電極６８ａ、６８ｂと第１及
び第２ゲート電極８０、８４とが重なり合う間にそれぞ
れ介在している。Further, a source electrode 68 on the active layer 76 is formed.
On the a side, the first gate electrode 8 is interposed via a gate insulating film 78.
0 is formed. The drain electrode 68b on the active layer 76 and the drain electrode 6 on the first gate electrode 80
On the 8b side, a second gate electrode 84 is formed via a gate insulating film 82. Here, the insulator layers 74a, 7a
4b is interposed between the source and drain electrodes 68a and 68b and the first and second gate electrodes 80 and 84, respectively.

【００３５】このように本実施例によれば、ＵＦＩＤ構
造のスタガ型ＴＦＴにおいても、ソース、ドレイン電極
６８ａ、６８ｂと第１及び第２ゲート電極８０、８４と
が重なり合う間に絶縁体層７４ａ、７４ｂを挟み込むこ
とにより、ソース、ドレイン電極６８ａ、６８ｂと第１
及び第２ゲート電極８０、８４との距離を増加させ、こ
れら電極間の寄生容量の緩和を図ることができる。As described above, according to the present embodiment, even in the staggered TFT having the UFID structure, the insulator layer 74a is formed while the source and drain electrodes 68a and 68b overlap the first and second gate electrodes 80 and 84. 74b, the source and drain electrodes 68a, 68b and the first
In addition, the distance between the second gate electrodes 80 and 84 can be increased, and the parasitic capacitance between these electrodes can be reduced.

【００３６】また、ソース、ドレイン電極６８ａ、６８
ｂを絶縁体層７４ａ、７４ｂによって覆うことにより、
第１及び第２ゲート電極８０、８４から端面を経てソー
ス、ドレイン電極６８ａ、６８ｂに流れるリーク電流を
減少させることができる。尚、上記実施例においては、
ゲート電極が上部に位置するスタガ型ＴＦＴについて述
べてきたが、これに限定されるわけではなく、逆スタガ
型ＴＦＴにも同様に適用することができる。The source and drain electrodes 68a, 68
b is covered with the insulator layers 74a and 74b,
Leakage current flowing from the first and second gate electrodes 80 and 84 to the source and drain electrodes 68a and 68b via the end faces can be reduced. In the above embodiment,
Although a staggered TFT in which a gate electrode is positioned above has been described, the present invention is not limited to this, and can be similarly applied to an inverted staggered TFT.

【００３７】[0037]

【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタのソース、ドレイン電極とゲート電極と
が重なり合う間に絶縁体層を設けることにより、これら
の電極間の寄生容量を減少させることができると共に、
ゲート電極からソース、ドレイン電極に流れるリーク電
流を減少させることができるため、高速性と共に周辺回
路に負担をかけない性能向上を実現することができる。As described above, according to the present invention, the parasitic capacitance between these electrodes can be reduced by providing an insulator layer between the source and drain electrodes and the gate electrode of the thin film transistor. While you can
Since the leak current flowing from the gate electrode to the source and drain electrodes can be reduced, it is possible to realize high-speed operation and performance improvement without imposing a burden on peripheral circuits.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理を説明するためのＴＦＴの断面図
である。FIG. 1 is a sectional view of a TFT for explaining the principle of the present invention.

【図２】本発明の第１の実施例によるスタガ型ＴＦＴを
示す断面図である。FIG. 2 is a sectional view showing a staggered TFT according to a first embodiment of the present invention.

【図３】本発明の第１の実施例によるスタガ型ＴＦＴを
示す斜視図である。FIG. 3 is a perspective view showing a staggered TFT according to the first embodiment of the present invention.

【図４】図２に示すスタガ型ＴＦＴの製造方法を説明す
るための工程図である。FIG. 4 is a process chart for explaining a method of manufacturing the staggered TFT shown in FIG.

【図５】本発明の第２の実施例によるスタガ型ＴＦＴを
示す斜視図である。FIG. 5 is a perspective view illustrating a staggered TFT according to a second embodiment of the present invention.

【図６】本発明の第３の実施例によるスタガ型ＴＦＴを
示す断面図である。FIG. 6 is a sectional view showing a staggered TFT according to a third embodiment of the present invention.

【図７】図６に示すスタガ型ＴＦＴの製造方法を説明す
るための工程図（その１）である。FIG. 7 is a process chart (1) for explaining the method of manufacturing the staggered TFT shown in FIG.

【図８】図６に示すスタガ型ＴＦＴの製造方法を説明す
るための工程図（その２）である。FIG. 8 is a process diagram (part 2) for explaining the method for manufacturing the staggered TFT shown in FIG.

【図９】本発明の第４の実施例によるスタガ型ＴＦＴの
製造方法を説明するための工程図（その１）である。FIG. 9 is a process chart (1) for explaining a method of manufacturing a staggered TFT according to a fourth embodiment of the present invention.

【図１０】本発明の第４の実施例によるスタガ型ＴＦＴ
の製造方法を説明するための工程図（その２）である。FIG. 10 shows a staggered TFT according to a fourth embodiment of the present invention.
FIG. 8 is a process chart (part 2) for describing the manufacturing method shown in FIG.

【図１１】本発明の第５の実施例によるスタガ型ＴＦＴ
を示す断面図である。FIG. 11 shows a staggered TFT according to a fifth embodiment of the present invention.
FIG.

【図１２】本発明の第６の実施例によるＵＦＩＤ構造の
スタガ型ＴＦＴを示す断面図である。FIG. 12 is a sectional view showing a staggered TFT having a UFID structure according to a sixth embodiment of the present invention.

【図１３】従来のスタガ型ＴＦＴを示す断面図である。FIG. 13 is a sectional view showing a conventional staggered TFT.

【符号の説明】[Explanation of symbols]

１０…基板 １２ａ、３２ａ、４８ａ、６２ａ、６８ａ、８８ａ…ソ
ース電極 １２ｂ、３２ｂ、４８ｂ、６２ｂ、６８ｂ、８８ｂ…ド
レイン電極 １４ａ、１４ｂ、９０ａ、９０ｂ…コンタクト層 １６ａ、１６ｂ、３６ａ、３６ｂ、５０、５０ａ、５０
ｂ、５８、５８ａ、５８ｂ、６４、７４ａ、７４ｂ…絶
縁体層 １８、３８、７６、９２…活性層 ２０、４０、７８、８２、９４…ゲート絶縁膜 ２２、４２、９６…ゲート電極 ３０…透明絶縁性基板 ４４…ゲートバスライン ４６…ドレインバスライン ３４ａ、３４ｂ、５２ａ、５２ｂ、５６、５６ａ、５６
ｂ、６６ａ、６６ｂ、７０ａ、７０ｂ…ｎ型コンタクト
層 ５４、５４ａ、５４ｂ、６０、６０ａ、６０ｂ…レジス
ト ７２ａ、７２ｂ…ｐ型コンタクト層 ８０…第１ゲート電極 ８４…第２ゲート電極 ８６…ガラス基板10: Substrate 12a, 32a, 48a, 62a, 68a, 88a: Source electrode 12b, 32b, 48b, 62b, 68b, 88b: Drain electrode 14a, 14b, 90a, 90b: Contact layer 16a, 16b, 36a, 36b, 50 , 50a, 50
b, 58, 58a, 58b, 64, 74a, 74b ... insulator layer 18, 38, 76, 92 ... active layer 20, 40, 78, 82, 94 ... gate insulating film 22, 42, 96 ... gate electrode 30 ... Transparent insulating substrate 44 gate bus line 46 drain bus line 34a, 34b, 52a, 52b, 56, 56a, 56
b, 66a, 66b, 70a, 70b ... n-type contact layer 54, 54a, 54b, 60, 60a, 60b ... resist 72a, 72b ... p-type contact layer 80 ... first gate electrode 84 ... second gate electrode 86 ... glass substrate

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−219825（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-1-219825 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 29/786 H01L 21/336

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 相対して形成されたソース電極及びドレ
イン電極と、前記ソース電極及び前記ドレイン電極に接
して形成されたコンタクト層と、前記ソース電極及び前
記ドレイン電極間に形成され、前記コンタクト層を介し
て前記ソース電極及び前記ドレイン電極とオーミック接
触する活性層と、前記活性層とゲート絶縁膜を介して形
成されたゲート電極とを有する薄膜トランジスタにおい
て、 前記ソース電極及び前記ドレイン電極と前記ゲート電極
とが重なり合う領域の一部の領域に形成され、前記ソー
ス電極及び前記ドレイン電極と前記活性層との間に介在
する絶縁体層を有し、 前記ソース電極及び前記ドレイン電極上の一部分に、前
記絶縁体層が形成され、 前記ソース電極及び前記ドレイン電極上の他の部分に、
前記コンタクト層が形成されていることを特徴とする薄
膜トランジスタ。 A source electrode and a drain formed opposite to each other.
Contact with the in-electrode, the source electrode and the drain electrode.
Contact layer formed by the
Formed between the drain electrodes and through the contact layer.
Ohmic contact with the source electrode and the drain electrode
An active layer to be touched, and
Thin film transistor having a formed gate electrode
The source electrode, the drain electrode, and the gate electrode
Are formed in a part of the overlapping area,
Interposed between the active layer and the drain electrode and the drain electrode.
The insulator layer is formed on a part of the source electrode and the drain electrode, and the insulator layer is formed on another part of the source electrode and the drain electrode.
A thin film transistor, wherein the contact layer is formed. 【請求項２】 相対して形成されたソース電極及びドレ
イン電極と、前記ソース電極及び前記ドレイン電極に接
して形成されたコンタクト層と、前記ソース電極及び前
記ドレイン電極間に形成され、前記コンタクト層を介し
て前記ソース電極及び前記ドレイン電極とオーミック接
触する活性層と、前記活性層とゲート絶縁膜を介して形
成されたゲート電極とを有する薄膜トランジスタにおい
て、 前記ソース電極及び前記ドレイン電極と前記ゲート電極
とが重なり合う領域の一部の領域に形成され、前記ソー
ス電極及び前記ドレイン電極と前記活性層との間に介在
する絶縁体層を有し、 前記コンタクト層が、前記ソース電極及び前記ドレイン
電極並びに前記絶縁体層上に形成されていることを特徴
とする薄膜トランジスタ。2. A source electrode and a drain formed opposite to each other.
Contact with the in-electrode, the source electrode and the drain electrode.
Contact layer formed by the
Formed between the drain electrodes and through the contact layer.
Ohmic contact with the source electrode and the drain electrode
An active layer to be touched, and
Thin film transistor having a formed gate electrode
The source electrode, the drain electrode, and the gate electrode
Are formed in a part of the overlapping area,
Interposed between the active layer and the drain electrode and the drain electrode.
A thin film transistor , wherein the contact layer is formed on the source electrode, the drain electrode, and the insulator layer. 【請求項３】 基板上に、電極層並びに絶縁体層を順に
積層した後、前記絶縁体層及び前記電極層をパターニン
グして、ソース電極及びドレイン電極を相対して形成す
ると共に、前記ソース電極及び前記ドレイン電極上に絶
縁体層を階段状に形成する工程と、前 記ソース電極及び前記ドレイン電極の露出部分にコン
タクト層を形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。To 3. A substrate, conductive electrode layer and after stacking the insulating layer in this order, Patanin pre Symbol insulating layer and the electrode layer
And grayed, thereby forming relative the source electrode and the drain electrode, an insulator layer on the source electrode and the drain electrode on forming stepwise, the exposed portion of the front Symbol source electrode and the drain electrode forming a co down <br/> contact layer, the entire surface to the active layer, after the gate insulating film and a gate electrode layer are laminated in this order, and patterned into a predetermined shape, the source electrode and through the contact layer Forming a gate electrode on the active layer in ohmic contact with the drain electrode via the gate insulating film. 【請求項４】 基板上に、ソース電極及びドレイン電極
を相対して形成する工程と、 全面に、絶縁体層を形成する工程と、 前記絶縁体層をパターニングして前記ソース電極及び前
記ドレイン電極の一部を露出させた後、露出した前記ソ
ース電極及び前記ドレイン電極上に、コンタクト層を形
成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。4. A substrate, forming relative to source over source electrode and the drain electrode, on the entire surface, forming an insulating layer, the source electrode and the patterning the insulating layer Forming a contact layer on the exposed source electrode and the drain electrode after exposing a part of the drain electrode, and sequentially stacking an active layer, a gate insulating film and a gate electrode layer on the entire surface, Patterning the active layer into an ohmic contact with the source electrode and the drain electrode via the contact layer on the active layer via the contact layer, and forming a gate electrode via the gate insulating film. Manufacturing method of a thin film transistor. 【請求項５】 基板上に、ソース電極及びドレイン電極
を相対して形成する工程と、 全面に、絶縁体層を形成する工程と、前 記絶縁体層をパターニングして、前記ソース電極及び
前記ドレイン電極上に前記絶縁体層を階段状に形成する
工程と、 前記ソース電極及び前記ドレイン電極並びに前記絶縁体
層上に、コンタクト層を形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。5. A board on, forming relative to source over source electrode and the drain electrode, on the entire surface, forming an insulating layer, by patterning the front Symbol insulating layer, the source A step of forming the insulator layer on the electrode and the drain electrode in a stepwise manner; a step of forming a contact layer on the source electrode, the drain electrode and the insulator layer; After laminating a film and a gate electrode layer in order, patterning into a predetermined shape, and forming a gate on the active layer in ohmic contact with the source electrode and the drain electrode via the contact layer, via the gate insulating film Forming a thin film transistor. 【請求項６】 基板上に、ソース電極及びドレイン電極
を相対して形成する工程と、 全面に、コンタクト層及び絶縁体層を順に積層する工程
と、前 記絶縁体層及び前記コンタクト層をパターニングし
て、前記ソース電極及び前記ドレイン電極上に前記コン
タクト層及び前記絶縁体層を階段状に形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。6. A board on, source over the scan electrode and forming relative to the drain electrode, on the entire surface, step a, before Symbol insulator layer and the contact of laminating a contact layer and the insulator layer in this order Patterning a layer, forming the contact layer and the insulator layer on the source electrode and the drain electrode in a stepwise manner, and after sequentially stacking an active layer, a gate insulating film, and a gate electrode layer on the entire surface, Patterning into a predetermined shape, and forming a gate electrode via the gate insulating film on the active layer in ohmic contact with the source electrode and the drain electrode via the contact layer. Manufacturing method of a thin film transistor. 【請求項７】 相対して形成されたソース電極及びドレ
イン電極と、前記ソース電極及び前記ドレイン電極にそ
れぞれ接続された第１及び第２のｐ型コンタクト層と、
前記ソース電極及び前記ドレイン電極にそれぞれ接続さ
れた第１及び第２のｎ型コンタクト層と、前記ソース電
極及び前記ドレイン電極間に形成され、前記第１のｐ型
コンタクト層及び前記第１のｎ型コンタクト層を介して
前記ソース電極にオーミック接触し、前記第２のｐ型コ
ンタクト層及び前記第２のｎ型コンタクト層を介して前
記ドレイン電極にオーミック接触する活性層と、前記活
性層のソース側領域上に第１のゲート絶縁膜を介して形
成された第１のゲート電極と、前記活性層のドレイン側
領域及び前記第１のゲート電極のドレイン側領域上に第
２のゲート絶縁膜を介して形成された第２のゲート電極
とを有し、 前記ソース電極と前記第１のゲート電極とが重なり合う
間、及び前記ドレイン電極と前記第２のゲート電極とが
重なり合う間に、それぞれ絶縁体層が設けられているこ
とを特徴とする薄膜トランジスタ。7. A phase against a source electrode and a drain formed electrodes, and the first and second p-type contact layer which are connected to the source electrode and the drain electrode,
First and second n-type contact layers respectively connected to the source electrode and the drain electrode; and a first p-type contact layer and the first n-type layer formed between the source electrode and the drain electrode. An active layer that makes ohmic contact with the source electrode through a type contact layer and makes ohmic contact with the drain electrode through the second p-type contact layer and the second n-type contact layer; and a source of the active layer. A first gate electrode formed on a side region via a first gate insulating film, and a second gate insulating film on a drain side region of the active layer and a drain side region of the first gate electrode. have a second gate electrode formed through, between the source electrode and the first gate electrode overlaps, and said second gate electrode and the drain electrode
A thin film transistor wherein the between overlapping each insulating layer is provided.