JP3180760B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＤＲＡＭ(Dynamic Random Access M
emory)などの半導体記憶装置の製造方法に関する。
方法に関し、特に、ＤＲＡＭ(Dynamic Random Access M
emory)などの半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)は、メモリセル部をマトリクス状に配列したメモリセ
ルアレイを有する。メモリセル部の各々は、１個の選択
用ＭＯＳ(Metal Oxide Semiconductor) トランジスタと
１個の電荷蓄積用キャパシタで構成するメモリセルを対
にして設けたメモリセル対からなる。選択用ＭＯＳトラ
ンジスタは、第１の領域と、第２の領域と、ゲート電極
とを有する。第１の領域は、ソース領域及びドレイン領
域のうちの所定の一つである。第２の領域は、ソース領
域及びドレイン領域のうちの残りの一つであり、これは
電荷蓄積用キャパシタに接続されるものである。各メモ
リセル部において、一対の選択用ＭＯＳトランジスタの
ゲート電極は別々のワード線を構成している。各メモリ
セル部において、一対の選択用ＭＯＳトランジスタは、
前記第１の領域を共通に一つのビット線に接続されてい
る。後に図示するように、各メモリセル部における一対
の選択用ＭＯＳトランジスタの前記第１の領域（ソース
領域及びドレイン領域のうちの所定の一つ）は、典型的
には一つの不純物拡散領域として半導体基板に形成さ
れ、この不純物拡散領域が一つのビット線に接続され
る。
y)は、メモリセル部をマトリクス状に配列したメモリセ
ルアレイを有する。メモリセル部の各々は、１個の選択
用ＭＯＳ(Metal Oxide Semiconductor) トランジスタと
１個の電荷蓄積用キャパシタで構成するメモリセルを対
にして設けたメモリセル対からなる。選択用ＭＯＳトラ
ンジスタは、第１の領域と、第２の領域と、ゲート電極
とを有する。第１の領域は、ソース領域及びドレイン領
域のうちの所定の一つである。第２の領域は、ソース領
域及びドレイン領域のうちの残りの一つであり、これは
電荷蓄積用キャパシタに接続されるものである。各メモ
リセル部において、一対の選択用ＭＯＳトランジスタの
ゲート電極は別々のワード線を構成している。各メモリ
セル部において、一対の選択用ＭＯＳトランジスタは、
前記第１の領域を共通に一つのビット線に接続されてい
る。後に図示するように、各メモリセル部における一対
の選択用ＭＯＳトランジスタの前記第１の領域（ソース
領域及びドレイン領域のうちの所定の一つ）は、典型的
には一つの不純物拡散領域として半導体基板に形成さ
れ、この不純物拡散領域が一つのビット線に接続され
る。
【０００３】現在、高度に微細化・集積化の進んだ半導
体装置として、配線間隔の設計最小寸怯が、０．２μｍ
以下のものが製造されている。
体装置として、配線間隔の設計最小寸怯が、０．２μｍ
以下のものが製造されている。
【０００４】そのような微細加工技術により製造される
１Ｇｂ ＤＲＡＭは、限られた面積で大きな電荷蓄積用
キャパシタの蓄積容量を得るために、ビット線より上層
に電荷蓄積用キャパシタを形成するＣＯＢ(Capacitor O
ver Bit-line) 構造がとられている。
１Ｇｂ ＤＲＡＭは、限られた面積で大きな電荷蓄積用
キャパシタの蓄積容量を得るために、ビット線より上層
に電荷蓄積用キャパシタを形成するＣＯＢ(Capacitor O
ver Bit-line) 構造がとられている。
【０００５】図４は、特開平３−１７４７６６号公報に
記載されているＣＯＢ構造を有するＤＲＡＭの平面図で
ある。
記載されているＣＯＢ構造を有するＤＲＡＭの平面図で
ある。
【０００６】図４において、ＣＯＢ構造のＤＲＡＭで
は、互いに直交するワード線（これは上述のように選択
用ＭＯＳトランジスタのゲート電極で構成されている）
４とビット線１０（これは、上述のように選択用ＭＯＳ
トランジスタの前記第１の領域（ソース領域及びドレイ
ン領域のうちの所定の一つ）に接続される）との間に、
電荷蓄積用キャパシタと選択用ＭＯＳトランジスタの前
記第２の領域（ソース領域及びドレイン領域のうちの残
りの一つ）とを接続する容量コンタクト１１のためのコ
ンタクト孔を開孔する必要がある。なお、ビット線１０
もビットコンタクト９を介して選択用ＭＯＳトランジス
タの前記第１の領域（ソース領域及びドレイン領域のう
ちの所定の一つ）に接続される。また、３は選択用ＭＯ
Ｓトランジスタのソース領域或いはドレイン領域を形成
する半導体基板に設けられた不純物拡散領域である。
は、互いに直交するワード線（これは上述のように選択
用ＭＯＳトランジスタのゲート電極で構成されている）
４とビット線１０（これは、上述のように選択用ＭＯＳ
トランジスタの前記第１の領域（ソース領域及びドレイ
ン領域のうちの所定の一つ）に接続される）との間に、
電荷蓄積用キャパシタと選択用ＭＯＳトランジスタの前
記第２の領域（ソース領域及びドレイン領域のうちの残
りの一つ）とを接続する容量コンタクト１１のためのコ
ンタクト孔を開孔する必要がある。なお、ビット線１０
もビットコンタクト９を介して選択用ＭＯＳトランジス
タの前記第１の領域（ソース領域及びドレイン領域のう
ちの所定の一つ）に接続される。また、３は選択用ＭＯ
Ｓトランジスタのソース領域或いはドレイン領域を形成
する半導体基板に設けられた不純物拡散領域である。
【０００７】しかし、配線間隔（ワード線（ゲート電
極）４間の間隔、すなわち、ソース領域及びドレイン領
域間の間隔）が微細になると、目合わせ余裕が小さくな
り、配線（ワード線（ゲート電極））４と容量コンタク
ト１１の絶縁性の確保が問題となってきた。
極）４間の間隔、すなわち、ソース領域及びドレイン領
域間の間隔）が微細になると、目合わせ余裕が小さくな
り、配線（ワード線（ゲート電極））４と容量コンタク
ト１１の絶縁性の確保が問題となってきた。
【０００８】そこで、配線とコンタクトの絶縁を確保す
るための様々な方法がとられる。
るための様々な方法がとられる。
【０００９】図４においては、それらの方法のうち、ワ
ード線（ゲート電極）４と容量コンタクト１１の目合わ
せ余裕を大きくするため、選択用ＭＯＳトランジスタの
前記第１の領域（ソース領域及びドレイン領域のうちの
所定の一つ）及び前記第２の領域（ソース領域及びドレ
イン領域のうちの残りの一つ）等にコネクションパッド
１６を設ける方法を採用している。
ード線（ゲート電極）４と容量コンタクト１１の目合わ
せ余裕を大きくするため、選択用ＭＯＳトランジスタの
前記第１の領域（ソース領域及びドレイン領域のうちの
所定の一つ）及び前記第２の領域（ソース領域及びドレ
イン領域のうちの残りの一つ）等にコネクションパッド
１６を設ける方法を採用している。
【００１０】図５に、前述の特開平３−１７４７６６号
公報に記載されているコネクションパッド１６の製造方
法を示した。図５は、図４に示したＡ−Ａ´断面であ
る。
公報に記載されているコネクションパッド１６の製造方
法を示した。図５は、図４に示したＡ−Ａ´断面であ
る。
【００１１】まず、図５（ａ）のように、半導体基板１
上に素子分離酸化膜２及び選択用ＭＯＳトランジスタを
形成する。選択用ＭＯＳトランジスタは、半導体基板１
に形成されたソース領域及びドレイン領域としての不純
物拡散領域３と、ソース領域及びドレイン領域間の半導
体基板１上に、ゲート絶縁膜を介して形成されたゲート
電極（これは上述のようにワード線を構成する）４と、
ゲート絶縁膜及びゲート電極４を覆う絶縁膜５とを有す
る。この状態で、半導体基板１上に層間絶縁膜６を堆積
する。
上に素子分離酸化膜２及び選択用ＭＯＳトランジスタを
形成する。選択用ＭＯＳトランジスタは、半導体基板１
に形成されたソース領域及びドレイン領域としての不純
物拡散領域３と、ソース領域及びドレイン領域間の半導
体基板１上に、ゲート絶縁膜を介して形成されたゲート
電極（これは上述のようにワード線を構成する）４と、
ゲート絶縁膜及びゲート電極４を覆う絶縁膜５とを有す
る。この状態で、半導体基板１上に層間絶縁膜６を堆積
する。
【００１２】その後、層間絶縁膜６に、ソース領域及び
ドレイン領域としての不純物拡散領域３に到達するコン
タクト孔７を開孔する。
ドレイン領域としての不純物拡散領域３に到達するコン
タクト孔７を開孔する。
【００１３】コンタクト孔７は、ゲート電極４から電気
的に絶縁されるよう、自己整合コンタクト開孔プロセス
などを用いて開孔する。
的に絶縁されるよう、自己整合コンタクト開孔プロセス
などを用いて開孔する。
【００１４】次に、図５（ｂ）に示したように、コンタ
クト孔７内にのみ、例えば多結晶シリコン（又は単結晶
シリコン）からなるコネクションパッド１６を選択的に
成長する。
クト孔７内にのみ、例えば多結晶シリコン（又は単結晶
シリコン）からなるコネクションパッド１６を選択的に
成長する。
【００１５】このとき、多結晶シリコンの成長をコンタ
クト孔７の深さ以上にすることにより、多結晶シリコン
をコンタクト孔７からあふれるような形にし、パッド１
６上部をコンタクト孔７の径より大きくする。
クト孔７の深さ以上にすることにより、多結晶シリコン
をコンタクト孔７からあふれるような形にし、パッド１
６上部をコンタクト孔７の径より大きくする。
【００１６】この後、図５（ｃ）のように、層間絶縁膜
６´を堆積し、コネクションパッド１６上部に至るコン
タクト孔を開孔して、ビットコンタクト９、ビットコン
タクト９に接続されるビット線１０、及び容量コンタク
ト１１を順に形成し、容量コンタクト１１に接続される
電荷蓄積用キャパシタを形成して、ＤＲＡＭを完成す
る。電荷蓄積用キャパシタは、容量コンタクト１１に接
続されるキャパシタ下部電極１２と、キャパシタ上部電
極１３と、キャパシタ下部電極１２及びキャパシタ上部
電極１３間に形成される絶縁膜とからなる。
６´を堆積し、コネクションパッド１６上部に至るコン
タクト孔を開孔して、ビットコンタクト９、ビットコン
タクト９に接続されるビット線１０、及び容量コンタク
ト１１を順に形成し、容量コンタクト１１に接続される
電荷蓄積用キャパシタを形成して、ＤＲＡＭを完成す
る。電荷蓄積用キャパシタは、容量コンタクト１１に接
続されるキャパシタ下部電極１２と、キャパシタ上部電
極１３と、キャパシタ下部電極１２及びキャパシタ上部
電極１３間に形成される絶縁膜とからなる。
【００１７】この方法によると、コネクションパッド１
６の上面が大きくなっているので、ビットコンタクト９
及び容量コンタクト１１を形成するためのコンタクト孔
の開孔時のゲート電極４に対する目合わせ余裕は大きく
なる。
６の上面が大きくなっているので、ビットコンタクト９
及び容量コンタクト１１を形成するためのコンタクト孔
の開孔時のゲート電極４に対する目合わせ余裕は大きく
なる。
【００１８】また、図６には、ｉｅｄｍ ９６アブスト
ラクトｐｐ．５８９−５９２に掲載されているコネクシ
ョンパッドの製造方法を示した。
ラクトｐｐ．５８９−５９２に掲載されているコネクシ
ョンパッドの製造方法を示した。
【００１９】図６（ａ）のように、半導体基板１上に素
子分離酸化膜２及び選択用ＭＯＳトランジスタを形成す
る。選択用ＭＯＳトランジスタは、半導体基板１に形成
されたソース領域及びドレイン領域としての不純物拡散
領域３と、ソース領域及びドレイン領域間の半導体基板
１上に、ゲート絶縁膜を介して形成されたゲート電極
（これは上述のようにワード線を構成する）４とを有す
る。選択用ＭＯＳトランジスタのゲート電極４は、上部
および側壁に、シリコン酸化膜又はシリコン窒化膜等の
絶縁膜５を設ける。ゲート電極４の側壁を覆う絶縁膜５
の形成には、異方性のドライエッチングを用いる。
子分離酸化膜２及び選択用ＭＯＳトランジスタを形成す
る。選択用ＭＯＳトランジスタは、半導体基板１に形成
されたソース領域及びドレイン領域としての不純物拡散
領域３と、ソース領域及びドレイン領域間の半導体基板
１上に、ゲート絶縁膜を介して形成されたゲート電極
（これは上述のようにワード線を構成する）４とを有す
る。選択用ＭＯＳトランジスタのゲート電極４は、上部
および側壁に、シリコン酸化膜又はシリコン窒化膜等の
絶縁膜５を設ける。ゲート電極４の側壁を覆う絶縁膜５
の形成には、異方性のドライエッチングを用いる。
【００２０】側壁を覆う絶縁膜５を形成した直後には、
図のように、選択用ＭＯＳトランジスタのソース及びド
レイン領域を形成する不純物拡散領域３がゲート電極４
に対し、自己整合的に露出する。
図のように、選択用ＭＯＳトランジスタのソース及びド
レイン領域を形成する不純物拡散領域３がゲート電極４
に対し、自己整合的に露出する。
【００２１】次に図６（ｂ）に示すように、シリコン酸
化膜又はシリコン窒化膜等の絶縁膜５上には成長せず、
シリコンが露出している部分（不純物拡散領域）３にの
み、例えば多結晶シリコンが成長する方法を用いて、コ
ネクションパッド１６−２を形成する。
化膜又はシリコン窒化膜等の絶縁膜５上には成長せず、
シリコンが露出している部分（不純物拡散領域）３にの
み、例えば多結晶シリコンが成長する方法を用いて、コ
ネクションパッド１６−２を形成する。
【００２２】このシリコンの成長は、２段階で行う。す
なわち、成長の第１段階では、隣接するコネクションパ
ッド１６−２が、接触しないように、異方性のエピタキ
シャル成長を行う。さらに、パッド１６−２が、ゲート
電極４以上の高さになつたところで、等方性の成長に切
り替え、パッド１６−２上面を拡大する。
なわち、成長の第１段階では、隣接するコネクションパ
ッド１６−２が、接触しないように、異方性のエピタキ
シャル成長を行う。さらに、パッド１６−２が、ゲート
電極４以上の高さになつたところで、等方性の成長に切
り替え、パッド１６−２上面を拡大する。
【００２３】その後、図６（ｃ）のように、層間絶縁膜
６を堆積し、コネクションパッド１６−２上部に至るコ
ンタクト孔を開孔して、ビットコンタクト９、ビットコ
ンタクト９に接続されるビット線１０、及び容量コンタ
クト１１を順に形成し、容量コンタクト１１に接続され
る電荷蓄積用キャパシタを形成して、ＤＲＡＭを完成す
る。電荷蓄積用キャパシタは、容量コンタクト１１に接
続されるキャパシタ下部電極１２と、キャパシタ上部電
極１３と、キャパシタ下部電極１２及びキャパシタ上部
電極１３間に形成される絶縁膜とからなる。
６を堆積し、コネクションパッド１６−２上部に至るコ
ンタクト孔を開孔して、ビットコンタクト９、ビットコ
ンタクト９に接続されるビット線１０、及び容量コンタ
クト１１を順に形成し、容量コンタクト１１に接続され
る電荷蓄積用キャパシタを形成して、ＤＲＡＭを完成す
る。電荷蓄積用キャパシタは、容量コンタクト１１に接
続されるキャパシタ下部電極１２と、キャパシタ上部電
極１３と、キャパシタ下部電極１２及びキャパシタ上部
電極１３間に形成される絶縁膜とからなる。
【００２４】
【発明が解決しようとする課題】上述した従来の方法で
は、以下のような問題がある。
は、以下のような問題がある。
【００２５】すなわち、図５に示した方法では、コンタ
クト孔７を開孔した直後に、シリコンの選択成長を行う
ので、コンタクト孔７からシリコンがあふれるまで成長
しなければならず、選択成長の時間が長くかかる。
クト孔７を開孔した直後に、シリコンの選択成長を行う
ので、コンタクト孔７からシリコンがあふれるまで成長
しなければならず、選択成長の時間が長くかかる。
【００２６】一般的に、シリコンの選択成長は、露出表
面における成長核生成率の違いを利用しており、成長時
間が長いほど、また、成長膜厚が厚いほど、成長の選択
性は小さくなる。
面における成長核生成率の違いを利用しており、成長時
間が長いほど、また、成長膜厚が厚いほど、成長の選択
性は小さくなる。
【００２７】したがって、図５の方法では、シリコン成
長の選択性が崩れ、隣接するパッドが、接触する可能性
がある。
長の選択性が崩れ、隣接するパッドが、接触する可能性
がある。
【００２８】また、選択成長には、コンタクト孔７の底
部にシリコンの完全清浄表面が露出している必要があ
る。しかしながら、０．２μｍ以下の微細なコンタクト
孔７底部に、完全な清浄表面を得ることは困難である。
部にシリコンの完全清浄表面が露出している必要があ
る。しかしながら、０．２μｍ以下の微細なコンタクト
孔７底部に、完全な清浄表面を得ることは困難である。
【００２９】一方、図６に示した方法では、図７に示し
たように、不純物拡散領域３のパターンとゲート電極４
のパターン間に目合わせずれが生じると、容量コンタク
ト１１と接続される一対のコンタクトパッド１６−２の
うち、片側のパッドが十分に成長されない可能性があ
る。
たように、不純物拡散領域３のパターンとゲート電極４
のパターン間に目合わせずれが生じると、容量コンタク
ト１１と接続される一対のコンタクトパッド１６−２の
うち、片側のパッドが十分に成長されない可能性があ
る。
【００３０】なぜならば、ゲート電極４の目合わせずれ
により、不純物拡散領域３が十分に露出されず、シリコ
ンの成長速度が鈍るからである。
により、不純物拡散領域３が十分に露出されず、シリコ
ンの成長速度が鈍るからである。
【００３１】また、現在のゲート電極４の構造は、一般
的に、その抵抗を下げるため、タングステンシリサイド
やチタンシリサイドなどのシリサイドと多結晶シリコン
の二重構造となっており、ゲート電極４上にコンタクト
孔を開孔すると、そのコンタクト底部にはシリサイドが
露出する。しかしながら、シリサイド上へのシリコンの
選択成長は困難である。
的に、その抵抗を下げるため、タングステンシリサイド
やチタンシリサイドなどのシリサイドと多結晶シリコン
の二重構造となっており、ゲート電極４上にコンタクト
孔を開孔すると、そのコンタクト底部にはシリサイドが
露出する。しかしながら、シリサイド上へのシリコンの
選択成長は困難である。
【００３２】したがって、この場合、図６の方法では、
ゲート電極上コンタクトのコネクションパッドを形成す
ることはできなかった。
ゲート電極上コンタクトのコネクションパッドを形成す
ることはできなかった。
【００３３】本発明の課題は、上述した問題を解決する
ことができる半導体装置の製造方法を提供することにあ
る。
ことができる半導体装置の製造方法を提供することにあ
る。
【００３４】
【課題を解決するための手段】本発明によれば、下層配
線と、上層配線と、前記下層配線と前記上層配線とを電
気的に接続する接続部とを有し、この接続部は、前記下
層配線に接続されたコネクションパッドと、このコネク
ションパッドと前記上層配線とを接続するコンタクトと
を有する半導体装置を製造する方法であって、前記下層
配線に接続された前記コネクションパッドを形成するコ
ネクションパッド形成ステップと、前記コネクションパ
ッドに接続された前記コンタクトを形成するステップ
と、前記コンタクトに接続された前記上層配線を形成す
るステップとを有する前記半導体装置の製造方法におい
て、前記コネクションパッド形成ステップは、半導体基
板の主面に、前記下層配線として作用する領域を形成す
る第１のステップと、該領域が形成された前記主面全面
に層間絶縁膜を形成する第２のステップと、前記層間絶
縁膜に、前記領域に連絡するコンタクト孔を形成する第
３のステップと、該コンタクト孔に第１の導電体を埋め
込み、前記領域に接触する底面と前記層間絶縁膜の表面
と同一平面をなす上面とを有する、前記第１の導電体か
らなるコンタクトプラグを、前記コンタクト孔に形成す
る第４のステップと、前記コンタクトプラグの前記上面
上に第２の導電体を等方的に堆積し、前記コンタクトプ
ラグの上面より大きい底面を有する、前記第２の導電体
からなるパッドを、前記コンタクトプラグの前記上面上
及び前記層間絶縁膜の表面上に形成する第５のステップ
とを有し、前記コンタクトプラグと前記パッドとが前記
コネクションパッドを構成していることを特徴とする半
導体装置の製造方法が得られる。
線と、上層配線と、前記下層配線と前記上層配線とを電
気的に接続する接続部とを有し、この接続部は、前記下
層配線に接続されたコネクションパッドと、このコネク
ションパッドと前記上層配線とを接続するコンタクトと
を有する半導体装置を製造する方法であって、前記下層
配線に接続された前記コネクションパッドを形成するコ
ネクションパッド形成ステップと、前記コネクションパ
ッドに接続された前記コンタクトを形成するステップ
と、前記コンタクトに接続された前記上層配線を形成す
るステップとを有する前記半導体装置の製造方法におい
て、前記コネクションパッド形成ステップは、半導体基
板の主面に、前記下層配線として作用する領域を形成す
る第１のステップと、該領域が形成された前記主面全面
に層間絶縁膜を形成する第２のステップと、前記層間絶
縁膜に、前記領域に連絡するコンタクト孔を形成する第
３のステップと、該コンタクト孔に第１の導電体を埋め
込み、前記領域に接触する底面と前記層間絶縁膜の表面
と同一平面をなす上面とを有する、前記第１の導電体か
らなるコンタクトプラグを、前記コンタクト孔に形成す
る第４のステップと、前記コンタクトプラグの前記上面
上に第２の導電体を等方的に堆積し、前記コンタクトプ
ラグの上面より大きい底面を有する、前記第２の導電体
からなるパッドを、前記コンタクトプラグの前記上面上
及び前記層間絶縁膜の表面上に形成する第５のステップ
とを有し、前記コンタクトプラグと前記パッドとが前記
コネクションパッドを構成していることを特徴とする半
導体装置の製造方法が得られる。
【００３５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００３６】以下の説明は、ビット線より上層に電荷蓄
積用キャパシタを形成するＣＯＢ構造のＤＲＡＭのコン
タクト形成について説明するが、本発明の適用は、ＤＲ
ＡＭに限られたものではない。
積用キャパシタを形成するＣＯＢ構造のＤＲＡＭのコン
タクト形成について説明するが、本発明の適用は、ＤＲ
ＡＭに限られたものではない。
【００３７】［第１の実施例］図１は、本発明の第１の
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
【００３８】図１（ａ）のメモリセル部に示したよう
に、半導体基板（シリコン基板）１上に素子分離酸化膜
２及び選択用ＭＯＳトランジスタを形成する。選択用Ｍ
ＯＳトランジスタは、半導体基板１に形成されたソース
領域及びドレイン領域としての不純物拡散領域３と、ソ
ース領域及びドレイン領域間の半導体基板１上に、ゲー
ト絶縁膜を介して形成されたゲート電極（これは上述の
ようにワード線を構成する）４とを有する。ゲート絶縁
膜及びゲート電極４は、シリコン酸化膜又はシリコン窒
化膜等の絶縁膜５で覆われている。
に、半導体基板（シリコン基板）１上に素子分離酸化膜
２及び選択用ＭＯＳトランジスタを形成する。選択用Ｍ
ＯＳトランジスタは、半導体基板１に形成されたソース
領域及びドレイン領域としての不純物拡散領域３と、ソ
ース領域及びドレイン領域間の半導体基板１上に、ゲー
ト絶縁膜を介して形成されたゲート電極（これは上述の
ようにワード線を構成する）４とを有する。ゲート絶縁
膜及びゲート電極４は、シリコン酸化膜又はシリコン窒
化膜等の絶縁膜５で覆われている。
【００３９】次に、ボロンとリンを含有したシリコン酸
化膜（ＢＰＳＧ膜）などの層間絶縁膜６を半導体基板１
全面に堆積して、ゲート電極４の段差を平坦化する。
化膜（ＢＰＳＧ膜）などの層間絶縁膜６を半導体基板１
全面に堆積して、ゲート電極４の段差を平坦化する。
【００４０】その後、メモリセル部内の選択用ＭＯＳト
ランジスタの不純物拡散領域３に到達するコンタクト孔
７を開孔する。コンタクト孔７は、ゲート電極４に対し
て、電気的絶縁が保たれるよう、自己整合コンタクト開
孔プロセスなどを用いて開孔する。
ランジスタの不純物拡散領域３に到達するコンタクト孔
７を開孔する。コンタクト孔７は、ゲート電極４に対し
て、電気的絶縁が保たれるよう、自己整合コンタクト開
孔プロセスなどを用いて開孔する。
【００４１】続いて、コンタクト孔７をリンなどの不純
物を含有する多結晶シリコンで埋め込む。多結晶シリコ
ンの堆積は、図５で説明したような選択成長ではなく、
基板１全面に堆積する成長法で行う。この場合には、選
択成長法を用いる場合に比ぺて、コンタクト孔７底部
に、半導体基板１の完全な清浄表面が露出してなくても
よい（オーミックコンタクトが形成される程度の清浄度
でよい）。
物を含有する多結晶シリコンで埋め込む。多結晶シリコ
ンの堆積は、図５で説明したような選択成長ではなく、
基板１全面に堆積する成長法で行う。この場合には、選
択成長法を用いる場合に比ぺて、コンタクト孔７底部
に、半導体基板１の完全な清浄表面が露出してなくても
よい（オーミックコンタクトが形成される程度の清浄度
でよい）。
【００４２】この後、多結晶シリコンをエッチバックす
ることにより、図１（ｂ）のメモリセル部に示されるよ
うに、コネクションパッドの多結晶シリコンからなるコ
ンタクトプラグ８−１を形成する。
ることにより、図１（ｂ）のメモリセル部に示されるよ
うに、コネクションパッドの多結晶シリコンからなるコ
ンタクトプラグ８−１を形成する。
【００４３】次に、図１（ｃ）のメモリセル部に示され
るように、シリコン酸化膜（ＢＰＳＧ膜）などの層間絶
縁膜６上には成長されず前記多結晶シリコン上にのみに
多結晶シリコンが成長するような選択成長法（例えば、
気相成長法（ＣＶＤ））を用いて、コネクションパッド
のパッド上部（パッド部）８−２を形成する。コンタク
トプラグ８−１とパッド上部（パッド部）８−２とはコ
ネクションパッドを構成する。
るように、シリコン酸化膜（ＢＰＳＧ膜）などの層間絶
縁膜６上には成長されず前記多結晶シリコン上にのみに
多結晶シリコンが成長するような選択成長法（例えば、
気相成長法（ＣＶＤ））を用いて、コネクションパッド
のパッド上部（パッド部）８−２を形成する。コンタク
トプラグ８−１とパッド上部（パッド部）８−２とはコ
ネクションパッドを構成する。
【００４４】このとき、シリコンの成長は、等方的に成
長するような条件を用いて行う。等方的選択成長の条件
としては、シラン、ジシラン、ジクロルシランなどのガ
スと塩素や臭素などのガスを１〜５０ｍｔｏｒｒ減圧下
で混合し、６００〜９００℃の加熱をすることにより実
現することができる。
長するような条件を用いて行う。等方的選択成長の条件
としては、シラン、ジシラン、ジクロルシランなどのガ
スと塩素や臭素などのガスを１〜５０ｍｔｏｒｒ減圧下
で混合し、６００〜９００℃の加熱をすることにより実
現することができる。
【００４５】これにより、パッド上部（パッド部）８−
２をシリコンコンタクトプラグ８−１の直径以上に、大
きくすることができる。また、成長の膜厚を適当に選ん
でやることにより、パッド上部（パッド部）８−２の間
隔を微細加工限界以下にまですることも可能である。
２をシリコンコンタクトプラグ８−１の直径以上に、大
きくすることができる。また、成長の膜厚を適当に選ん
でやることにより、パッド上部（パッド部）８−２の間
隔を微細加工限界以下にまですることも可能である。
【００４６】この後、図１（ｄ）のメモリセル部に示す
ように、図５（ｃ）と同様に、層間絶縁膜６´を堆積
し、コネクションパッドのパッド上部（パッド部）８−
２に至るコンタクト孔を開孔して、ビットコンタクト９
−１、ビットコンタクト９−１に接続されるビット線１
０、及び容量コンタクト１１を順に形成し、容量コンタ
クト１１に接続される電荷蓄積用キャパシタを形成し
て、ＤＲＡＭを完成する。電荷蓄積用キャパシタは、容
量コンタクト１１に接続されるキャパシタ下部電極１２
と、キャパシタ上部電極１３と、キャパシタ下部電極１
２及びキャパシタ上部電極１３間に形成される絶縁膜と
からなる。
ように、図５（ｃ）と同様に、層間絶縁膜６´を堆積
し、コネクションパッドのパッド上部（パッド部）８−
２に至るコンタクト孔を開孔して、ビットコンタクト９
−１、ビットコンタクト９−１に接続されるビット線１
０、及び容量コンタクト１１を順に形成し、容量コンタ
クト１１に接続される電荷蓄積用キャパシタを形成し
て、ＤＲＡＭを完成する。電荷蓄積用キャパシタは、容
量コンタクト１１に接続されるキャパシタ下部電極１２
と、キャパシタ上部電極１３と、キャパシタ下部電極１
２及びキャパシタ上部電極１３間に形成される絶縁膜と
からなる。
【００４７】メモリセル部の周辺の周辺回路部は、図１
（ａ）〜図１（ｄ）の周辺回路部として示されるように
形成される。ここで、図１の（ｄ）の周辺回路部に示さ
れるように、周辺回路部の不純物拡散領域３及びゲート
電極４は、上述したようなコネクションパッドを介する
ことなく、上述のビットコンタクト９−１と同様なビッ
トコンタクト９−２及び９−３のみでビット線１０に接
続される。
（ａ）〜図１（ｄ）の周辺回路部として示されるように
形成される。ここで、図１の（ｄ）の周辺回路部に示さ
れるように、周辺回路部の不純物拡散領域３及びゲート
電極４は、上述したようなコネクションパッドを介する
ことなく、上述のビットコンタクト９−１と同様なビッ
トコンタクト９−２及び９−３のみでビット線１０に接
続される。
【００４８】［第２の実施例］図２は、本発明の第２の
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
【００４９】第２の実施例では、メモリセル部のみなら
ず、周辺回路部にもコネクションパッドを形成する点が
図１の第１の実施例と異なる。
ず、周辺回路部にもコネクションパッドを形成する点が
図１の第１の実施例と異なる。
【００５０】図２（ａ）のメモリセル部及び周辺回路部
に示したように、図１（ａ）の場合と同様に、半導体基
板１上に素子分離酸化膜２を形成した後、シリコン酸化
膜またはシリコン窒化膜などの絶縁摸５に覆われたゲー
ト電極４を形成する。この場合、周辺回路部において、
ゲート電極４を絶縁膜５に覆わなくての良い。
に示したように、図１（ａ）の場合と同様に、半導体基
板１上に素子分離酸化膜２を形成した後、シリコン酸化
膜またはシリコン窒化膜などの絶縁摸５に覆われたゲー
ト電極４を形成する。この場合、周辺回路部において、
ゲート電極４を絶縁膜５に覆わなくての良い。
【００５１】次に、ボロンとリンを含有したシリコン酸
化膜（ＢＰＳＧ膜）などの層間絶縁膜６を半導体基板１
全面に堆積して、ゲート電極４の段差を平坦化する。
化膜（ＢＰＳＧ膜）などの層間絶縁膜６を半導体基板１
全面に堆積して、ゲート電極４の段差を平坦化する。
【００５２】その後、図２（ｂ）に示したように、メモ
リセル部内の選択用ＭＯＳトランジスタの不純物拡散領
域３に到達するコンタクト孔７を開孔すると共に、周辺
回路部の不純物拡散領域３及びゲート電極４に到達する
コンタクト孔７−２及び７−３を開孔する。この際、周
辺回路部においては、不純物拡散領域３に到達するコン
タクト孔７−２のみを開孔しても良い。
リセル部内の選択用ＭＯＳトランジスタの不純物拡散領
域３に到達するコンタクト孔７を開孔すると共に、周辺
回路部の不純物拡散領域３及びゲート電極４に到達する
コンタクト孔７−２及び７−３を開孔する。この際、周
辺回路部においては、不純物拡散領域３に到達するコン
タクト孔７−２のみを開孔しても良い。
【００５３】続いて、コンタクト孔７、７−２、及び７
−３をリンなどの不純物を含有する多結晶シリコンで埋
め込み、多結晶シリコンからなるコンタクトプラグ８−
１をコンタクト孔７、７−２、及び７−３に形成する。
−３をリンなどの不純物を含有する多結晶シリコンで埋
め込み、多結晶シリコンからなるコンタクトプラグ８−
１をコンタクト孔７、７−２、及び７−３に形成する。
【００５４】このときの多結晶シリコンからなるコンタ
クトプラグ８−１は、第１の実施例と同じように、全面
に堆積し、エッチバックすることにより行うので、選択
成長法を用いる場合に比べて、コンタクト孔７、７−
２、及び７−３底部に、半導体基板１の完全な清浄表面
が露出してなくてもよい。又、周辺回路部のゲート電極
上４には、タングステンシリサイドやチタンシリサイド
などのシリサイドやタングステンなどの金属が露出して
いても良い。
クトプラグ８−１は、第１の実施例と同じように、全面
に堆積し、エッチバックすることにより行うので、選択
成長法を用いる場合に比べて、コンタクト孔７、７−
２、及び７−３底部に、半導体基板１の完全な清浄表面
が露出してなくてもよい。又、周辺回路部のゲート電極
上４には、タングステンシリサイドやチタンシリサイド
などのシリサイドやタングステンなどの金属が露出して
いても良い。
【００５５】次に、図２（ｃ）に示されるようように、
図１（ｃ）と同様にして、多結晶シリコン上にのみ多結
晶シリコンが成長するような選択成長法（例えば、ＣＶ
Ｄ）を用いてコネクションパッドの多結晶シリコンから
なるパッド上部（パッド部）８−２を形成する。
図１（ｃ）と同様にして、多結晶シリコン上にのみ多結
晶シリコンが成長するような選択成長法（例えば、ＣＶ
Ｄ）を用いてコネクションパッドの多結晶シリコンから
なるパッド上部（パッド部）８−２を形成する。
【００５６】このとき、シリコンの成長は、等方的に成
長するような条件を用いて行う。これにより、パッド上
部（パッド部）８−２をシリコンコンタクトプラグ８−
１の直径以上に、大きくすることができる。
長するような条件を用いて行う。これにより、パッド上
部（パッド部）８−２をシリコンコンタクトプラグ８−
１の直径以上に、大きくすることができる。
【００５７】また、周辺回路部のゲート電極４上でも、
コンタクト孔７−３は、すでに、多結晶シリコンで埋め
られており、シリサイドは露出していないので、パッド
上部（パッド部）８−２形成の選択性が崩れることはな
い。
コンタクト孔７−３は、すでに、多結晶シリコンで埋め
られており、シリサイドは露出していないので、パッド
上部（パッド部）８−２形成の選択性が崩れることはな
い。
【００５８】この後、図２（ｄ）に示すように、図１
（ｄ）と同様に、層間絶縁膜６´を堆積し、コネクショ
ンパッドのパッド上部（パッド部）８−２に至るコンタ
クト孔を開孔して、ビットコンタクト９−１、９−２、
及び９−３、ビット線１０、及び容量コンタクト１１を
順に形成し、容量コンタクト１１に接続される電荷蓄積
用キャパシタを形成して、ＤＲＡＭを完成する。電荷蓄
積用キャパシタは、キャパシタ下部電極１２と、キャパ
シタ上部電極１３と、キャパシタ下部電極１２及びキャ
パシタ上部電極１３間に形成される絶縁膜とからなる。
（ｄ）と同様に、層間絶縁膜６´を堆積し、コネクショ
ンパッドのパッド上部（パッド部）８−２に至るコンタ
クト孔を開孔して、ビットコンタクト９−１、９−２、
及び９−３、ビット線１０、及び容量コンタクト１１を
順に形成し、容量コンタクト１１に接続される電荷蓄積
用キャパシタを形成して、ＤＲＡＭを完成する。電荷蓄
積用キャパシタは、キャパシタ下部電極１２と、キャパ
シタ上部電極１３と、キャパシタ下部電極１２及びキャ
パシタ上部電極１３間に形成される絶縁膜とからなる。
【００５９】この第２の実施例では、周辺回路部にも、
コネクションパッドを形成しているので、第１の実施例
に比べて、周辺回路部におけるゲート電極４とコンタク
ト９−３の目合わせ余裕も小さくすることができ、チッ
プ全体を縮小することができる。
コネクションパッドを形成しているので、第１の実施例
に比べて、周辺回路部におけるゲート電極４とコンタク
ト９−３の目合わせ余裕も小さくすることができ、チッ
プ全体を縮小することができる。
【００６０】［第３の実施例］図３は、本発明の第３の
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
実施例による半導体装置の製造方法を示す断面図であ
り、同様の参照符号で示した同様の部分を含む。
【００６１】第３の実施例では、容量コンタクト１１下
にのみコネクションパッドを設ける点が図１の第１の実
施例及び図２の第２の実施例とは異なる。
にのみコネクションパッドを設ける点が図１の第１の実
施例及び図２の第２の実施例とは異なる。
【００６２】図３（ａ）に示したように、半導体基板１
上に素子分離酸化膜２、ゲート電極４、層間絶縁膜６な
どを形成し、メモリセル部内の多結晶シリコンからなる
コンタクトプラグ８−１−１、８−１−２、周辺回路部
の多結晶からなるコンタクトプラグ８−１−３、８−１
−４を形成するところまでは、第２の実施例の図２
（ａ）及び図２（ｂ）と同様である。
上に素子分離酸化膜２、ゲート電極４、層間絶縁膜６な
どを形成し、メモリセル部内の多結晶シリコンからなる
コンタクトプラグ８−１−１、８−１−２、周辺回路部
の多結晶からなるコンタクトプラグ８−１−３、８−１
−４を形成するところまでは、第２の実施例の図２
（ａ）及び図２（ｂ）と同様である。
【００６３】次に、図３（ｂ）に示すように、タングス
テンシリサイドなどのビット線１０となる導電体を堆積
し、その上にキャップ絶縁膜１４となるシリコン酸化膜
やシリコン窒化膜などの絶縁膜を堆積する。
テンシリサイドなどのビット線１０となる導電体を堆積
し、その上にキャップ絶縁膜１４となるシリコン酸化膜
やシリコン窒化膜などの絶縁膜を堆積する。
【００６４】そして、フォトレジストなどをマスクに、
絶縁膜、導電体を順にエッチングして、キャップ絶縁膜
１４付きのビット線１０を形成する。
絶縁膜、導電体を順にエッチングして、キャップ絶縁膜
１４付きのビット線１０を形成する。
【００６５】この後、段差被覆性に優れたＣＶＤ(Chemi
cal Vapor Deposition) 法などを用いて、シリコン酸化
膜やシリコン窒化膜などの絶縁膜を全面に堆積し、異方
性のエッチングを用いて、この絶縁膜をエッチバックす
ることにより、ビット線１０に側壁絶縁膜１５を形成す
る。
cal Vapor Deposition) 法などを用いて、シリコン酸化
膜やシリコン窒化膜などの絶縁膜を全面に堆積し、異方
性のエッチングを用いて、この絶縁膜をエッチバックす
ることにより、ビット線１０に側壁絶縁膜１５を形成す
る。
【００６６】なお、図３では、理解しやすくするため
に、ビット線１０をゲート電極４と平行に描いた。
に、ビット線１０をゲート電極４と平行に描いた。
【００６７】側壁絶縁膜１５形成後、容量コンタクト１
１（後に図３（ｄ）で形成される）下の多結晶シリコン
からなるコンタクトプラグ８−１−２のみが、自己整合
的にビット線１０間に露出し、多結晶シリコンからなる
コンタクトプラグ８−１−１は、このままでビットコン
タクトとなる。
１（後に図３（ｄ）で形成される）下の多結晶シリコン
からなるコンタクトプラグ８−１−２のみが、自己整合
的にビット線１０間に露出し、多結晶シリコンからなる
コンタクトプラグ８−１−１は、このままでビットコン
タクトとなる。
【００６８】続いて、図３（ｃ）に示すように、多結晶
シリコン上にのみ多結晶シリコンが成長するような方法
を用いて、多結晶シリコンからなるコンタクトプラグ８
−１−２上に、多結晶シリコンからなるパッド上部（パ
ッド部）８−２−１を形成する。
シリコン上にのみ多結晶シリコンが成長するような方法
を用いて、多結晶シリコンからなるコンタクトプラグ８
−１−２上に、多結晶シリコンからなるパッド上部（パ
ッド部）８−２−１を形成する。
【００６９】パッド上部（パッド部）８−２−１の形成
に等方的に成長する方法を用いることにより、パッド上
部（パッド部）８−２−１をコンタクトプラグ８−１−
２の直径より大きくすることができる。
に等方的に成長する方法を用いることにより、パッド上
部（パッド部）８−２−１をコンタクトプラグ８−１−
２の直径より大きくすることができる。
【００７０】この後、層間絶縁膜６”を形成し、容量コ
ンタクト１１、キャパシタ下部電極１２、絶縁膜、キャ
パシタ上部電極１３等を形成して、ＤＲＡＭを完成す
る。
ンタクト１１、キャパシタ下部電極１２、絶縁膜、キャ
パシタ上部電極１３等を形成して、ＤＲＡＭを完成す
る。
【００７１】第３の実施例では、ビットコンタクトを多
結晶シリコンからなるコンタクトプラグ８−１−１形成
時に行っているので、第１の実施例及び第２の実施例に
比ぺて、コンタクトを開孔する回数が１回少なくなる。
結晶シリコンからなるコンタクトプラグ８−１−１形成
時に行っているので、第１の実施例及び第２の実施例に
比ぺて、コンタクトを開孔する回数が１回少なくなる。
【００７２】
【発明の効果】以上、詳述したように本発明によれば、
コネクションパッドの上部のパッドを形成する時にの
み、選択成長を用いるので、選択成長の時間が短くて済
む。すなわち、成長の選択性が崩れにくく、隣接パッド
が接触することがない。したがって、パッド間の電気的
短絡による不良を低減することができる。
コネクションパッドの上部のパッドを形成する時にの
み、選択成長を用いるので、選択成長の時間が短くて済
む。すなわち、成長の選択性が崩れにくく、隣接パッド
が接触することがない。したがって、パッド間の電気的
短絡による不良を低減することができる。
【００７３】更に、多結晶シリコンからなるコンタクト
プラグをあらかじめ形成し、その多結晶シリコンからな
るコンタクトプラグ上に、多結晶シリコンからなるパッ
ドを選択成長するので、コネクションパッドを形成する
下地の材料に依存せずに、不純物拡散領域とゲート電極
へのコネクションパッドの形成を同時に行うことができ
る。
プラグをあらかじめ形成し、その多結晶シリコンからな
るコンタクトプラグ上に、多結晶シリコンからなるパッ
ドを選択成長するので、コネクションパッドを形成する
下地の材料に依存せずに、不純物拡散領域とゲート電極
へのコネクションパッドの形成を同時に行うことができ
る。
【００７４】また、パッド形成をビット線形成後に行う
ことにより、従来より、リソグラフィ回数の少ない方法
が実現される。
ことにより、従来より、リソグラフィ回数の少ない方法
が実現される。
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】本発明の第２の実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】本発明の第３の実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】従来の半導体装置の製造方法を説明するための
平面図である。
平面図である。
【図５】上記従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図６】別の従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図７】前記別の従来の半導体装置の問題点を説明する
ための平面図である。
ための平面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ 不純物拡散領域 ４ ゲート電極 ５ 絶縁膜 ６ 層間絶縁膜 ７ コンタクト ８−１ コンタクトプラグ ８−２ パッド部 ９−１ ビットコンタクト １０ ビット線 １１ 容量コンタクト １２ キャパシタ下部電極 １３ キャパシタ上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−154800（ＪＰ，Ａ) 特開 平10−270656（ＪＰ，Ａ) 特開 平11−251556（ＪＰ，Ａ) 特開 平３−295269（ＪＰ，Ａ) 特開 平４−94163（ＪＰ，Ａ) 特開 平５−160067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/768 H01L 21/8242
Claims (9)
- 【請求項１】 下層配線と、上層配線と、前記下層配線
と前記上層配線とを電気的に接続する接続部とを有し、
この接続部は、前記下層配線に接続されたコネクション
パッドと、このコネクションパッドと前記上層配線とを
接続するコンタクトとを有する半導体装置を製造する方
法であって、前記下層配線に接続された前記コネクショ
ンパッドを形成するコネクションパッド形成ステップ
と、前記コネクションパッドに接続された前記コンタク
トを形成するステップと、前記コンタクトに接続された
前記上層配線を形成するステップとを有する前記半導体
装置の製造方法において、 前記コネクションパッド形成ステップは、 半導体基板の主面に、前記下層配線として作用する領域
を形成する第１のステップと、 該領域が形成された前記主面全面に層間絶縁膜を形成す
る第２のステップと、 前記層間絶縁膜に、前記領域に連絡するコンタクト孔を
形成する第３のステップと、 該コンタクト孔に第１の導電体を埋め込み、前記領域に
接触する底面と前記層間絶縁膜の表面と同一平面をなす
上面とを有する、前記第１の導電体からなるコンタクト
プラグを、前記コンタクト孔に形成する第４のステップ
と、 前記コンタクトプラグの前記上面上に第２の導電体を等
方的に堆積し、前記コンタクトプラグの上面より大きい
底面を有する、前記第２の導電体からなるパッドを、前
記コンタクトプラグの前記上面上及び前記層間絶縁膜の
表面上に形成する第５のステップとを有し、 前記コンタクトプラグと前記パッドとが前記コネクショ
ンパッドを構成していることを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第１及び前記第２の導電体は多結晶シリコンである
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第４のステップは、 前記コンタクト孔から前記第１の導電体が上方に突出部
分として突出した状態に前記第１の導電体を厚く堆積す
ることにより、前記コンタクト孔に前記第１の導電体を
埋め込む工程と、 前記突出部分をエッチバックすることにより、前記領域
に接触する底面と前記層間絶縁膜の表面と同一平面をな
す上面とを有する、前記第１の導電体からなる前記コン
タクトプラグを、前記コンタクト孔に形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記第５のステップは、 前記第２の導電体が、前記層間絶縁膜上には実質的に堆
積されずに、前記第１の導電体上に選択的に堆積される
プロセスを用いて、前記コンタクトプラグの前記上面上
に前記第２の導電体を等方的に堆積し、前記パッドを形
成するステップであることを特徴とする半導体装置の製
造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記第１及び前記第２の導電体は多結晶シリコンであ
り、 前記第５のステップは、 前記第２の導電体である多結晶シリコンが、前記層間絶
縁膜上には実質的に堆積されずに、前記第１の導電体で
ある多結晶シリコン上に選択的に堆積される化学的気相
成長プロセスを用いて、前記コンタクトプラグの前記上
面上に前記第２の導電体である多結晶シリコンを等方的
に堆積し、前記パッドを形成するステップであることを
特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１に記載の半導体装置の製造方法
において、 前記下層配線として作用する領域が不純物拡散領域であ
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記不純物拡散領域がＭＯＳ(Metal Oxide Semiconduct
or) トランジスタのソース領域及びドレイン領域の一方
であることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１に記載の半導体装置の製造方法
において、 前記下層配線として作用する領域が一対の不純物拡散領
域であることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、 前記一対の不純物拡散領域がＭＯＳ(Metal Oxide Semic
onductor) トランジスタのソース領域及びドレイン領域
であることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045198A JP3180760B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体装置の製造方法 |
| CN99107246A CN1129963C (zh) | 1998-05-13 | 1999-05-11 | 半导体器件的制造方法 |
| US09/311,530 US6261897B1 (en) | 1998-05-13 | 1999-05-13 | Method of manufacturing a semiconductor device |
| KR1019990017151A KR100297820B1 (ko) | 1998-05-13 | 1999-05-13 | 반도체장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045198A JP3180760B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330413A JPH11330413A (ja) | 1999-11-30 |
| JP3180760B2 true JP3180760B2 (ja) | 2001-06-25 |
Family
ID=15034556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13045198A Expired - Fee Related JP3180760B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6261897B1 (ja) |
| JP (1) | JP3180760B2 (ja) |
| KR (1) | KR100297820B1 (ja) |
| CN (1) | CN1129963C (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626058B2 (ja) * | 2000-01-25 | 2005-03-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6753252B2 (en) * | 2001-05-18 | 2004-06-22 | Infineon Technologies Ag | Contact plug formation for devices with stacked capacitors |
| KR100744001B1 (ko) * | 2001-06-01 | 2007-07-30 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 형성 방법 |
| WO2020195992A1 (ja) * | 2019-03-28 | 2020-10-01 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| US11063049B2 (en) * | 2019-05-23 | 2021-07-13 | Nanya Technology Corporation | Semiconductor device with self-aligning landing pad and method of manufacturing the same |
| CN117098390A (zh) * | 2022-05-10 | 2023-11-21 | 华为技术有限公司 | 存储器及其制备方法、电子设备 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199717B2 (ja) | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH03295269A (ja) | 1990-04-13 | 1991-12-26 | Toshiba Corp | ダイナミック型メモリの製造方法 |
| JPH0494163A (ja) | 1990-08-10 | 1992-03-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH05160067A (ja) | 1991-07-23 | 1993-06-25 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2862129B2 (ja) * | 1996-11-21 | 1999-02-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3348342B2 (ja) | 1996-11-22 | 2002-11-20 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10270656A (ja) | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100258364B1 (ko) | 1997-12-27 | 2000-06-01 | 김영환 | 반도체 소자의 콘택 제조방법 |
-
1998
- 1998-05-13 JP JP13045198A patent/JP3180760B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-11 CN CN99107246A patent/CN1129963C/zh not_active Expired - Fee Related
- 1999-05-13 US US09/311,530 patent/US6261897B1/en not_active Expired - Fee Related
- 1999-05-13 KR KR1019990017151A patent/KR100297820B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100297820B1 (ko) | 2001-09-26 |
| JPH11330413A (ja) | 1999-11-30 |
| US6261897B1 (en) | 2001-07-17 |
| KR19990088255A (ko) | 1999-12-27 |
| CN1129963C (zh) | 2003-12-03 |
| CN1235374A (zh) | 1999-11-17 |
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