KR100540339B1 - Method For Making Gate Structure In The Semiconductor Device Manufacture Processing - Google Patents

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Abstract

본 발명은 반도체 소자를 제조하는데 있어, 버퍼 TEOS를 이용하여 게이트 전극과 드레인 및 소스 전극 사이에서의 전하 공유가 최소화되는 반도체 소자를 제조할 수 있도록 한 반도체 제조 공정에 있어서의 게이트 구조 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a method for forming a gate structure in a semiconductor manufacturing process that enables the manufacture of a semiconductor device in which charge sharing between the gate electrode, the drain, and the source electrode is minimized by using a buffer TEOS. will be.

본 발명에 의한 반도체 제조 공정에 있어서의 게이트 구조 형성 방법에 따르면, 버퍼 TEOS 이용하여 반도체 소자의 게이트 전극과 드레인 및 소스 전극 사이에 공핍 영역 즉, 전하 공유가 최소화되도록 게이트 구조를 형성함으로써, 단채널 효과를 방지하기 위해서 소스 및 드레인 전극의 도핑 농도를 조절하지 않고 기존의 도핑 농도 조건을 이용하면서도 반도체 소자의 단채널 효과를 쉽게 방지할 수 있게 된다.According to the method for forming a gate structure in a semiconductor manufacturing process according to the present invention, a short channel is formed by using a buffer TEOS to form a gate structure such that a depletion region, that is, charge sharing, is minimized between a gate electrode, a drain, and a source electrode of a semiconductor device. In order to prevent the effect, it is possible to easily prevent the short channel effect of the semiconductor device while using the existing doping concentration conditions without adjusting the doping concentration of the source and drain electrodes.

따라서, 본 발명은 반도체 소자의 단채널 효과로 인한 임계 전압의 하락을 방지하여 트랜지스터의 임계 전압이 설정치에 정확히 설정되고, 이로써 반도체 소자를 정확히 제어할 수 있게 되어 소자 초기 불량의 원인을 제거할 수 있게 된다.Therefore, the present invention prevents the drop of the threshold voltage due to the short channel effect of the semiconductor device, so that the threshold voltage of the transistor is accurately set at the set value, thereby enabling accurate control of the semiconductor device, thereby eliminating the cause of the initial failure of the device. Will be.

반도체 소자, 버퍼 TEOS, 게이트 산화막, 게이트 폴리, 스페이서, 이온 주입, 공핍 영역, 전하 공유, 단채널 효과Semiconductor device, buffer TEOS, gate oxide, gate poly, spacer, ion implantation, depletion region, charge sharing, short channel effect

Description

반도체 제조 공정에 있어서의 게이트 구조 형성 방법{Method For Making Gate Structure In The Semiconductor Device Manufacture Processing}Method for making gate structure in the semiconductor device manufacturing process

도 1a 내지 도 1f는 종래 반도체 소자의 게이트 구조 형성 방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of forming a gate structure of a conventional semiconductor device.

도 2a 내지 도 2j는 본 발명에 따른 반도체 제조 공정에 있어서의 게이트 구조 형성 방법을 설명하기 위한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of forming a gate structure in a semiconductor manufacturing process according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 반도체 기판 21 : 버퍼 TEOS20: semiconductor substrate 21: buffer TEOS

22 : 게이트 산화막 23 : 다결정 실리콘22 gate oxide film 23 polycrystalline silicon

24 : 질화막24: nitride film

본 발명은 반도체 제조 공정에 관한 것으로, 특히 반도체 소자를 제조하는데 있어, 버퍼 TEOS를 이용하여 게이트 전극과 드레인 및 소스 전극 사이에서의 전하 공유가 최소화되는 반도체 소자를 제조할 수 있도록 한 반도체 제조 공정에 있어서 의 게이트 구조 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process. In particular, in the manufacture of semiconductor devices, the semiconductor manufacturing process enables manufacturing a semiconductor device in which charge sharing between a gate electrode, a drain, and a source electrode is minimized using a buffer TEOS. It relates to a gate structure forming method in.

현재 상용화되고 있는 반도체 소자의 게이트(Gate) 구조는 게이트 전극의 공핍 영역이 증가하면서, 그 게이트 공핍 영역이 드레인 영역 내에 형성되고, 이러한 게이트 공핍 영역과 드레인 및 소스 내의 공핍 영역의 겹쳐짐으로 인해 게이트 공핍 영역이 감소되면서 임계 전압이 낮아지게 된다.The gate structure of a semiconductor device that is currently commercially available has a gate depletion region formed in the drain region as the depletion region of the gate electrode increases, and the gate depletion region overlaps with the depletion region in the drain and source. As the depletion region is reduced, the threshold voltage is lowered.

그리고, 게이트 공핍 영역과 드레인 및 소스 내의 공핍 영역이 겹쳐짐에 따라 임계 전압이 낮아지는 현상을 단채널효과(Short Channel Effect)라고 하는데, 이러한 단채널 효과는 게이트 구조 형성시 채널 길이를 정밀히 제어하기 어렵기 때문에 매우 중요하며, 또한 트랜지스터의 전체 특성 저하의 원인이 됨에 따라 디바이스 수율(Yield) 감소의 원인이 된다.In addition, a phenomenon in which the threshold voltage decreases as the gate depletion region overlaps with the depletion region in the drain and the source is called a short channel effect. This short channel effect is used to precisely control the channel length when forming the gate structure. This is very important because it is difficult, and also causes a decrease in device yield as it causes degradation of the overall characteristics of the transistor.

한편, 전술한 종래 반도체 소자의 게이트 구조 형성 공정을 첨부된 도면 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.Meanwhile, the gate structure forming process of the conventional semiconductor device described above will be described with reference to FIGS. 1A to 1F.

먼저, 반도체 기판(10), 예를 들어 단결정 실리콘으로 형성된 P 형 반도체 기판(10) 위에 게이트 산화막(Gate Oxide)(11)을 열 산화 공정에 의해 원하는 두께로 증착시킨 후(도 1a), 그 게이트 산화막(11) 위에 다결정 실리콘(Poly Si)(12)을 증착시켜 게이트 폴리(Gate Poly)를 형성시킨다(도 1b).First, a gate oxide film 11 is deposited to a desired thickness by a thermal oxidation process on a semiconductor substrate 10, for example, a P-type semiconductor substrate 10 formed of single crystal silicon (FIG. 1A). Polycrystalline silicon (Poly Si) 12 is deposited on the gate oxide film 11 to form a gate poly (FIG. 1B).

그 다음에, 건식 식각 공정을 이용하여 앞의 게이트 폴리(12) 및 게이트 산화막(11)을 식각하여 게이트 전극을 형성시킨다(도 1c).Next, the gate poly 12 and the gate oxide film 11 are etched using a dry etching process to form a gate electrode (FIG. 1C).

이후, 스페이서(Spacer)를 형성하기 위해 앞의 반도체 기판(10) 및 그 반도 체 기판(10) 위에 형성된 게이트 폴리 위에 질화막(SiN)(13)을 원하는 두께로 증착시킨 후(도 1d), 에치 백(etch back) 공정을 수행하여 앞의 질화막(13)을 식각함으로써 게이트 전극 측면에 대한 절연막으로서의 역할을 담당할 스페이서 구조를 형성시킨다(도 1e).Thereafter, a nitride film (SiN) 13 is deposited to a desired thickness on the semiconductor layer 10 and the gate poly formed on the semiconductor substrate 10 to form a spacer (FIG. 1D). The back nitride process is performed to etch the nitride film 13 to form a spacer structure to serve as an insulating film on the side of the gate electrode (FIG. 1E).

그리고, 앞의 반도체 기판(10) 위의 활성 영역에 형성된 게이트 및 스페이서의 접합면에 이온 주입을 실시하고, 열확산 처리를 수행하여 소스 전극과 드레인 전극을 형성시킴으로써 반도체 소자를 제조하게 된다(도 1f).The semiconductor device is fabricated by ion implantation into a junction between the gate and the spacer formed in the active region on the semiconductor substrate 10 and thermal diffusion treatment to form a source electrode and a drain electrode (FIG. 1F). ).

그런데, 전술한 종래의 게이트 형성 공정에 따르면, 도 1f에 도시된 바와 같이 게이트 전극과 드레인 및 소스 전극 사이에서의 전하 공유로 인해 게이트 전극 하부의 공핍 영역이 작아지고, 이로 인해 임계 전압의 하락을 초래하는 단채널 효과가 발생되는 문제점이 있었다.However, according to the conventional gate forming process described above, as shown in FIG. 1F, due to the charge sharing between the gate electrode, the drain, and the source electrode, the depletion region under the gate electrode is reduced, thereby reducing the threshold voltage. There was a problem that the resulting short channel effect occurs.

또한, 전술한 임계 전압의 하락은 채널 길이가 감소함에 따라서 전체 전하량 중에서 공유된 전하량이 차지하는 비율이 증가되어 단채널 효과가 점점 커지게 되고, 이러한 단채널 효과가 커짐에 따라서 임계 전압이 설정치보다 점점 낮게 결정되어 정확한 반도체 소자의 제어를 어렵게 할 뿐만 아니라 소자 초기 불량의 원인이 되는 문제점이 있었다.In addition, the decrease in the threshold voltage described above increases the ratio of the shared charge to the total charge as the channel length decreases, so that the short channel effect becomes larger, and as the short channel effect increases, the threshold voltage becomes larger than the set value. It was determined to be low, making it difficult to accurately control the semiconductor device, and there was a problem that caused the initial failure of the device.

이에, 종래에는 반도체 소자의 게이트 형성 공정에서 발생되는 단채널 효과를 방지하기 위해서 소스 및 드레인 전극의 도핑 농도를 조절하는 등의 디바이스 엔지니어링 측면에서의 공정 기술을 제안하고 있는데, 이 경우 단채널 효과는 어느 정도 개선되지만 소스 및 드레인의 고농도 도핑 등에서 나타나는 열전자 효과로 인 해 반도체 소자의 구동에 악영향을 미치는 문제점이 있었다.Accordingly, in order to prevent short channel effects generated in the gate forming process of semiconductor devices, a process technology in terms of device engineering, such as adjusting doping concentrations of source and drain electrodes, has been proposed. Although improved to some extent, there is a problem that adversely affects the driving of the semiconductor device due to the hot electron effect appearing in the high concentration doping of the source and drain.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 반도체 소자 제조시 버퍼 TEOS 이용하여 게이트 전극과 드레인 및 소스 전극 사이에 공핍 영역 즉, 전하 공유가 최소화되는 게이트 구조를 형성하고, 이를 통해 기존의 도핑 농도 조건을 이용하면서도 반도체 소자의 단채널 효과를 쉽게 방지할 수 있도록 하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to form a gate structure in which a depletion region, that is, charge sharing is minimized, is used between a gate electrode, a drain, and a source electrode by using a buffer TEOS in manufacturing a semiconductor device. By using the existing doping concentration conditions, it is possible to easily prevent the short channel effect of the semiconductor device.

본 발명의 다른 목적은, 반도체 소자의 단채널 효과를 방지하여 임계 전압이 설정치에 정확히 설정되도록 하고, 이를 통해 반도체 소자의 초기 불량 원인을 제거할 수 있도록 하는데 있다.
Another object of the present invention is to prevent the short-channel effect of the semiconductor device to accurately set the threshold voltage at the set value, thereby eliminating the cause of the initial failure of the semiconductor device.

상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 반도체 기판 위에 화학 기상 증착 공정을 이용하여 버퍼 TEOS를 증착시킨 후에 건식 식각 공정을 이용하여 상기 버퍼 TEOS에서 게이트 전극이 형성될 부분을 식각하는 과정과; 상기 반도체 기판 및 버퍼 TEOS 위에 게이트 산화막을 증착시킨 후에 화학 기계적 연마 공정을 수행하여 상기 게이트 산화막을 제거하는 과정과; 상기 게이트 산화막 및 버퍼 TEOS 위에 다결정 실리콘을 증착시켜 게이트 폴리를 형성시킨 후에 화학 기계적 연마 공정에 따라 상기에서 증착시킨 다결정 실리콘을 제거하여 게이트 구조를 형성하는 과정과; 상기 버퍼 TEOS를 건식 식각하여 버퍼 TEOS 구조를 형성시킨 후에 상기 반도체 기판 및 그 위에 형성된 다결정 실리콘 위에 질화막을 증착시킨 후에 에치 백 공정에 따라 상기 질화막을 식각하여 스페이서 구조를 형성하는 과정을 포함하여 이루어진 반도체 제조 공정에 있어서의 게이트 구조 형성 방법을 구현하는데 있다.A feature of the present invention for solving the above object is to deposit a buffer TEOS using a chemical vapor deposition process on a semiconductor substrate, and then use a dry etching process to etch the portion where the gate electrode is to be formed in the buffer TEOS. Process; Removing the gate oxide layer by performing a chemical mechanical polishing process after depositing a gate oxide layer on the semiconductor substrate and the buffer TEOS; Forming a gate poly by depositing polycrystalline silicon on the gate oxide film and the buffer TEOS, and then removing the polycrystalline silicon deposited according to a chemical mechanical polishing process to form a gate structure; Dry etching the buffer TEOS to form a buffer TEOS structure, depositing a nitride film on the semiconductor substrate and polycrystalline silicon formed thereon, and etching the nitride film to form a spacer structure by an etch back process. It is to implement the gate structure formation method in a manufacturing process.

여기서, 상기 게이트 산화막을 제거하는 과정은, 건식 식각 공정에 따라 버퍼 TEOS에서 식각하고 남은 부분인 게이트 전극이 형성될 부분에 증착된 게이트 산화막을 남겨두고 나머지 게이트 산화막을 제거하는 것을 특징으로 한다.The removing of the gate oxide layer may include removing the remaining gate oxide layer while leaving the gate oxide layer deposited on a portion where the gate electrode, which is the remaining portion of the buffer TEOS, is to be formed by etching the buffer TEOS.

또한, 상기 게이트 산화막을 제거하는 과정은, 반도체 기판 위에 직접 증착된 게이트 산화막과, 그 게이트 산화막과 연결된 버퍼 TEOS 측면의 게이트 산화막을 남겨두고 상기 버퍼 TEOS 위면에 얇게 증착된 게이트 산화막을 제거하는 것을 특징으로 한다.The removing of the gate oxide layer may include removing the gate oxide layer deposited directly on the semiconductor substrate and the gate oxide layer thinly deposited on the buffer TEOS, leaving the gate oxide layer on the side of the buffer TEOS connected to the gate oxide layer. It is done.

그리고, 상기 버퍼 TEOS 구조는, 화학 기계적 연마 공정에 따라 제거되고 남은 다결정 실리콘 및 버퍼 TEOS 위에 다결정 실리콘 영역보다 큰 영역에 대해 포토 레지스트를 도포한 후에 상기 버퍼 TEOS를 건식 식각하여 해당되는 버퍼 TEOS 구조를 형성하는 것을 특징으로 한다.The buffer TEOS structure is dried by etching the buffer TEOS after applying photoresist to a region larger than the polycrystalline silicon region on the remaining polycrystalline silicon and the buffer TEOS after the chemical mechanical polishing process. It is characterized by forming.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서는 반도체 소자를 제조하는 공정에 있어, 게이트 구조 형성시 반 도체 기판 위에 버퍼 TEOS(Tetra Ethyl Ortho Silicate)를 증착시킨 후에 그 TEOS를 건식 식각하여 게이트 전극을 위한 구조를 형성하고, 그 후에 질화막(SiN)을 증착시킨 후에 에치 백 공정을 통해 그 질화막을 식각한 후에 소스 및 드레인 전극 형성을 위한 이온 주입 및 열확산 처리를 수행함으로써, 게이트 전극과 드레인 및 소스 전극 사이에서의 전하 공유를 최소화시켜 단채널 효과를 감소시키고자 하는데, 이러한 반도체 소자의 제조 공정을 첨부한 도면 도 2를 참조하여 설명하면 다음과 같다.In the present invention, in the process of manufacturing a semiconductor device, during the formation of the gate structure, after depositing a buffer TEOS (Tetra Ethyl Ortho Silicate) on the semiconductor substrate, dry etching the TEOS to form a structure for the gate electrode, and then a nitride film After deposition of (SiN), the nitride film is etched through an etch back process, and ion implantation and thermal diffusion treatment for forming source and drain electrodes are performed to minimize charge sharing between the gate electrode and the drain and source electrodes. To reduce the channel effect, it will be described with reference to Figure 2 accompanying the manufacturing process of such a semiconductor device as follows.

즉, 본 발명에 따른 반도체 제조 공정에 있어서의 게이트 구조 형성 방법을 도 2a 내지 도 2j를 참조하여 설명하면, 먼저 반도체 기판(20), 예를 들어 단결정 실리콘으로 형성된 P 형 반도체 기판(20) 위에 버퍼 TEOS를 형성하기 위해 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 또는 플라즈마 화학 기상 증착 공정 등을 이용하여 산화막의 일종인 버퍼 TEOS(21)를 원하는 두께로 증착시킨 후(도 2a), 건식 식각 공정을 이용하여 앞의 버퍼 TEOS(21)에서 게이트 전극이 형성될 부분을 식각하게 된다(도 2b).That is, the method for forming the gate structure in the semiconductor manufacturing process according to the present invention will be described with reference to FIGS. 2A to 2J. First, on the semiconductor substrate 20, for example, the P-type semiconductor substrate 20 formed of single crystal silicon. After the deposition of the buffer TEOS 21, which is a kind of oxide film, to a desired thickness using a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process or a plasma chemical vapor deposition process, to form a buffer TEOS (FIG. 2A), The dry etching process is used to etch the portion where the gate electrode is to be formed in the previous buffer TEOS 21 (FIG. 2B).

그 다음에, 열 산화 공정을 이용하여 앞의 반도체 기판(20) 및 버퍼 TEOS(21) 위에 게이트 산화막(Gate Oxide)(22)을 원하는 두께로 증착시킨 후(도 2c), 화학 기계적 연마(CMP ; Chemical Mechanical Polishing) 공정을 수행하여 앞에서 증착시킨 게이트 산화막(22)을 제거하게 되는데, 이때 앞에서 버퍼 TEOS(21)를 식각하고 남은 부분 즉, 게이트 전극이 형성될 부분에 증착된 게이트 산화막(22)을 남겨두고 나머지 게이트 산화막을 제거하게 된다. 즉, 반도체 기판(20) 위에 직접 증착된 게이트 산화막(22)과 그 게이트 산화막(22)과 연결된 버퍼 TEOS(21) 측면의 게이트 산화막(22)을 남겨두고 버퍼 TEOS(20) 위면에 얇게 증착된 게이트 산화막을 제거하게 된다(도 2d).Subsequently, a gate oxide film 22 is deposited to a desired thickness on the semiconductor substrate 20 and the buffer TEOS 21 using a thermal oxidation process (FIG. 2C), followed by chemical mechanical polishing (CMP). Chemical oxide polishing (CVD) process to remove the gate oxide layer 22 previously deposited. At this time, the gate oxide layer 22 deposited on the remaining portion after etching the buffer TEOS 21, that is, the portion where the gate electrode is to be formed. The remaining gate oxide film is removed while leaving the. That is, the gate oxide film 22 deposited directly on the semiconductor substrate 20 and the gate oxide film 22 on the side of the buffer TEOS 21 connected to the gate oxide film 22 are thinly deposited on the top surface of the buffer TEOS 20. The gate oxide film is removed (FIG. 2D).

이후, 앞의 게이트 산화막(22) 및 버퍼 TEOS(21) 위에 다결정 실리콘(Poly Si)(23)을 증착시켜 게이트 폴리(Gate Poly)를 형성시킨 후(도 2e), 화학 기계적 연마 공정을 수행하여 앞에서 증착시킨 다결정 실리콘(23)을 제거하여 게이트 구조를 형성시킨다(도 2f).Thereafter, polycrystalline silicon (Poly Si) 23 is deposited on the gate oxide film 22 and the buffer TEOS 21 to form a gate poly (FIG. 2E), and then a chemical mechanical polishing process is performed. The previously deposited polycrystalline silicon 23 is removed to form a gate structure (FIG. 2F).

이어서, 앞에서 제거되고 남은 다결정 실리콘(23) 및 버퍼 TEOS(21) 위에 그 다결정 실리콘(23) 영역보다 큰 영역에 대해 포토 레지스트(도면에 도시되어 있지 않음)를 도포한 후에 앞의 버퍼 TEOS(21)를 건식 식각하여 버퍼 TEOS 구조를 형성시킨다(도 2g).Subsequently, the photoresist (not shown) is applied onto the polycrystalline silicon 23 and the remaining buffer TEOS 21 and the area larger than the polycrystalline silicon 23 region, which has been previously removed, and then the preceding buffer TEOS 21. ) Is dry etched to form a buffer TEOS structure (FIG. 2G).

그리고, 스페이서(Spacer)를 형성하기 위해 앞의 반도체 기판(20) 및 그 반도체 기판(20) 위에 형성된 다결정 실리콘(23) 위에 질화막(SiN)(24)을 원하는 두께로 증착시킨 후(도 2h), 에치 백(etch back) 공정을 수행하여 앞의 질화막(24)을 식각함으로써 게이트 전극 측면에 대한 절연막으로서의 역할을 담당할 스페이서 구조를 형성시킨다(도 2i).Then, a nitride film (SiN) 24 is deposited to a desired thickness on the semiconductor substrate 20 and the polycrystalline silicon 23 formed on the semiconductor substrate 20 to form a spacer (FIG. 2H). The etching of the previous nitride film 24 is performed to form a spacer structure to serve as an insulating film on the side of the gate electrode by performing an etch back process (FIG. 2I).

이후, 앞의 반도체 기판(20) 위의 활성 영역에 형성된 게이트 및 스페이서의 접합면에 이온 주입을 실시하고, 열확산 처리를 수행하여 소스 전극과 드레인 전극을 형성시킴으로써 게이트 전극과 드레인 및 소스 전극 사이에서의 전하 공유가 최소화되는 반도체 소자를 제조하게 된다(도 2j).Thereafter, ion implantation is performed on the junction surface of the gate and the spacer formed in the active region on the semiconductor substrate 20 above, and thermal diffusion is performed to form the source electrode and the drain electrode, thereby forming a gap between the gate electrode and the drain and the source electrode. To fabricate a semiconductor device is minimized the charge sharing (Fig. 2j).

또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.In addition, the embodiments according to the present invention are not limited to the above-described embodiments, and various alternatives, modifications, and changes can be made within the scope apparent to those skilled in the art.

이상과 같이, 본 발명에 의한 반도체 제조 공정에 있어서의 게이트 구조 형성 방법에 따르면, 버퍼 TEOS 이용하여 반도체 소자의 게이트 전극과 드레인 및 소스 전극 사이에 공핍 영역 즉, 전하 공유가 최소화되도록 게이트 구조를 형성함으로써, 단채널 효과를 방지하기 위해서 소스 및 드레인 전극의 도핑 농도를 조절하지 않고 기존의 도핑 농도 조건을 이용하면서도 반도체 소자의 단채널 효과를 쉽게 방지할 수 있게 된다.As described above, according to the gate structure forming method in the semiconductor manufacturing process according to the present invention, the gate structure is formed using a buffer TEOS to minimize the depletion region, that is, charge sharing between the gate electrode, the drain and the source electrode of the semiconductor device. As a result, the short channel effect of the semiconductor device may be easily prevented while using the existing doping concentration conditions without adjusting the doping concentrations of the source and drain electrodes in order to prevent the short channel effect.

따라서, 본 발명은 반도체 소자의 단채널 효과로 인한 임계 전압의 하락을 방지하여 트랜지스터의 임계 전압이 설정치에 정확히 설정되고, 이로써 반도체 소자를 정확히 제어할 수 있게 되어 소자 초기 불량의 원인을 제거할 수 있게 된다.Therefore, the present invention prevents the drop of the threshold voltage due to the short channel effect of the semiconductor device, so that the threshold voltage of the transistor is accurately set at the set value, thereby enabling accurate control of the semiconductor device, thereby eliminating the cause of the initial failure of the device. Will be.

Claims (4)

반도체 기판 위에 화학 기상 증착 공정을 이용하여 버퍼 TEOS를 증착시킨 후에 건식 식각 공정을 이용하여 상기 버퍼 TEOS에서 게이트 전극이 형성될 부분을 식각하는 과정과;Depositing a buffer TEOS on a semiconductor substrate using a chemical vapor deposition process and then etching a portion of the buffer TEOS in which the gate electrode is to be formed using a dry etching process; 상기 반도체 기판 및 버퍼 TEOS 위에 게이트 산화막을 증착시킨 후에 화학 기계적 연마 공정을 수행하여 상기 게이트 산화막을 제거하는 과정과;Removing the gate oxide layer by performing a chemical mechanical polishing process after depositing a gate oxide layer on the semiconductor substrate and the buffer TEOS; 상기 게이트 산화막 및 버퍼 TEOS 위에 다결정 실리콘을 증착시켜 게이트 폴리를 형성시킨 후에 화학 기계적 연마 공정에 따라 상기에서 증착시킨 다결정 실리콘을 제거하여 게이트 구조를 형성하는 과정과;Forming a gate poly by depositing polycrystalline silicon on the gate oxide film and the buffer TEOS, and then removing the polycrystalline silicon deposited according to a chemical mechanical polishing process to form a gate structure; 상기 버퍼 TEOS를 건식 식각하여 버퍼 TEOS 구조를 형성시킨 후에 상기 반도체 기판 및 그 위에 형성된 다결정 실리콘 위에 질화막을 증착시킨 후에 에치 백 공정에 따라 상기 질화막을 식각하여 스페이서 구조를 형성하는 과정을 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 공정에 있어서의 게이트 구조 형성 방법.Dry etching the buffer TEOS to form a buffer TEOS structure, depositing a nitride film on the semiconductor substrate and polycrystalline silicon formed thereon, and etching the nitride film to form a spacer structure by an etch back process. A gate structure formation method in the semiconductor manufacturing process characterized by the above-mentioned. 제 1항에 있어서,The method of claim 1, 상기 게이트 산화막을 제거하는 과정은, 건식 식각 공정에 따라 버퍼 TEOS에서 식각하고 남은 부분인 게이트 전극이 형성될 부분에 증착된 게이트 산화막을 남 겨두고 나머지 게이트 산화막을 제거하는 것을 특징으로 하는 반도체 제조 공정에 있어서의 게이트 구조 형성 방법.The process of removing the gate oxide layer may include removing the remaining gate oxide layer while leaving the gate oxide layer deposited on the portion where the gate electrode, which is a portion remaining after etching in the buffer TEOS, is formed in the dry etching process. The gate structure formation method in 제 1항 또는 2항에 있어서,The method according to claim 1 or 2, 상기 게이트 산화막을 제거하는 과정은, 반도체 기판 위에 직접 증착된 게이트 산화막과, 그 게이트 산화막과 연결된 버퍼 TEOS 측면의 게이트 산화막을 남겨두고 상기 버퍼 TEOS 위면에 얇게 증착된 게이트 산화막을 제거하는 것을 특징으로 하는 반도체 제조 공정에 있어서의 게이트 구조 형성 방법.The removing of the gate oxide layer may include removing the gate oxide layer deposited directly on the semiconductor substrate and the gate oxide layer thinly deposited on the buffer TEOS, leaving the gate oxide layer on the side of the buffer TEOS connected to the gate oxide layer. A gate structure formation method in a semiconductor manufacturing process. 제 1항에 있어서,The method of claim 1, 상기 버퍼 TEOS 구조는, 화학 기계적 연마 공정에 따라 제거되고 남은 다결정 실리콘 및 버퍼 TEOS 위에 다결정 실리콘 영역보다 큰 영역에 대해 포토 레지스트를 도포한 후에 상기 버퍼 TEOS를 건식 식각하여 해당되는 버퍼 TEOS 구조를 형성하는 것을 특징으로 하는 반도체 제조 공정에 있어서의 게이트 구조 형성 방법.The buffer TEOS structure is removed by a chemical mechanical polishing process, and the photoresist is applied on the remaining polycrystalline silicon and the buffer TEOS to a region larger than the polycrystalline silicon region, followed by dry etching of the buffer TEOS to form a corresponding buffer TEOS structure. A gate structure formation method in a semiconductor manufacturing process characterized by the above-mentioned.
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