JP3174636B2 - Cmos集積回路用静電放電保護 - Google Patents
Cmos集積回路用静電放電保護Info
- Publication number
- JP3174636B2 JP3174636B2 JP22297292A JP22297292A JP3174636B2 JP 3174636 B2 JP3174636 B2 JP 3174636B2 JP 22297292 A JP22297292 A JP 22297292A JP 22297292 A JP22297292 A JP 22297292A JP 3174636 B2 JP3174636 B2 JP 3174636B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- ring
- capacitor
- pad
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 49
- 230000003071 parasitic effect Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 8
- 238000010168 coupling process Methods 0.000 claims description 8
- 238000005859 coupling reaction Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 2
- 230000001066 destructive effect Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
体装置に使用する静電放電保護回路に関するものであ
る。
静電放電(ESD)に影響を受ける。しかしながら、I
C装置がより小型になると、ESD損傷が発生する蓋然
性が高くなり且つESDの発生に応答して半導体装置を
動作不能のものとさせる可能性が高まる。特に問題とな
るのは、薄いゲート酸化膜を有するMOS装置及びCM
OS装置である。
ルスとして迅速に放電される場合に静電放電即ちESD
が発生する。人間が取扱う場合に、最大で28kVまで
の電圧が発生され且つIC装置を介して10ナノ秒以下
の時間で放電される場合があることが証明されている。
静電荷は、更に、配送、貯蔵又は別のピンが接地されて
いる場合に放電される電子システム内に組込まれている
間にパッケージ化されたIC装置のリードフレームのピ
ン上に蓄積する場合がある。この高い静電圧の放電は、
約2Aの電流を発生させる場合がある。この高電流は、
別のピン又はパッドが接地される場合にIC装置を介し
て流れねばならない。この高電流により誘起される電圧
により薄いゲート酸化膜は容易に破壊される場合がある
ので、MOS装置は、特に、静電荷の放電に対して影響
を受けやすい。
理することの可能なIC装置におけるESD保護に対す
る必要性が長年の間認識されている。しかしながら、E
SD保護回路は、500V乃至3.0kVの間の静電荷
レベルに対する保護を与えるべく設計されるのが一般的
である。なぜならば、一度IC装置をシステム内に挿入
すると、ESD保護に対する必要性は最小とされるから
である。なぜならば、この様なほとんどのシステムは、
通常、優れたESD保護構成を組込んでいるからであ
る。しかしながら、その様に挿入する前においては、I
C装置は、IC装置のピン又はパッドへ印加されるES
Dパルスに対して特に影響を受けやすい。典型的なCM
OSのIC装置においては、本明細書においてはVCC
リングとして呼称する供給電圧バス乃至はリング、及び
本明細書においてはVCCリングとして呼称する接地電
圧バス乃至はリングが、IC装置の周辺部周りに経路付
けがされている。あるIC装置においては、VCCリン
グをVSSリングとは異なった導電層上に設けることが
可能ではあるが、これらのリングを互いに同心円状に設
けている。
型的に約2.0kVである人間により典型的に蓄積され
る静電荷を散逸させるために十分なESD保護を提供し
ている(これは、しばしば、人体モデル乃至は「HB
M」と呼称される)。このHBM保護は、全ての入力及
び出力(I/O)パッド及びVSS又はVCCリングの
間に標準寸法(W/L≒150μm/2μm)Nチャン
ネル又はPチャンネル出力ドライバを配置させることに
より達成される。入力パッド上において、各ドライバの
ゲートが半導体ダイの適宜の本体へ抵抗を介して接続さ
れる。
積された電荷を放電させるために、従来の保護方法では
受動的なクランプを使用しており、それは、典型的に、
標準寸法のNチャンネルMOSトランジスタである。該
クランプトランジスタのゲートは受動的であるか又は能
動的であるかの何れかとすることが可能なESD検知器
へ接続されている。この受動的検知器回路は、典型的
に、ゲートをVSSへ結合させる抵抗を有している。能
動的なクランプ回路は、例えば増幅器及び抵抗及びコン
デンサなどのデジタル及びアナログコンポーネントから
構成されている。MOSトランジスタのドレイン及びソ
ースは、それぞれ、VCCリング及びVSSリングへ接
続されている。
流を処理するために、VCCリング及びVSSリング
は、典型的に、最も厚い金属層上で50μmの幅であ
る。この保護方法は、MOS集積回路装置において広く
使用されている。なぜならば、この構成を実現するため
に必要とされるシリコン面積は最小だからである。しか
しながら、この保護方法は、400Åの厚さのゲート酸
化膜を有する2μmより大きな幾何学的形状を有するC
MOSプロセスに対して主に効果的なものであり、より
小さな幾何学的形状及びより小さなゲート酸化膜を有す
るCMOSプロセスに対して効果的なものではない。
示してある。パッド12がPNPトランジスタ14を介
してVCCリング18へ結合されており、且つパッド1
6がNPNトランジスタ20を介してVSSリング22
へ結合されている。トランジスタ14及び20のベース
及びコレクタが短絡されており、且つ、それぞれ、VC
Cリング18及びVSSリング22へ接続されており、
それらはダイオードとして機能する。抵抗24を、トラ
ンジスタ26のゲートとパッド12との間に直列的に結
合させることが可能である。
パルスに応答して、トランジスタ14及び20が約1ナ
ノ秒でオン状態へスイッチし、且つエミッタ・ベース接
合を横断して約正の5Vの順方向電圧降下を有する。N
PNトランジスタ20のベースが、通常最も低い電圧
(即ち、VSS)へ接続されるP基板から形成されるの
で、それをVSSリング22へ結合させることが自明な
設計上の選択である。通常動作期間中にPNPをオフ状
態に維持するための効率性の同様の理由から、PNPト
ランジスタ14のベースは最も高い電圧(即ち、VC
C)へ接続されている。
れぞれパッド及びパワーリング18又は22の間に結合
されているダイオード15及び17として構成された第
二トランジスタを有している。例えば、図1において、
ダイオード15(NPNトランジスタ)は、パッド12
をVSSリング22へ結合し、且つ正のパルスを有する
ESDの期間中、ダイオード15は逆バイアスされる。
図1のESD保護回路に対する一つの主要な設計考慮事
項は、ESD電流を装置を介して逆方向に強制的に流す
ことを回避することである。ほとんどのCMOSプロセ
スにおいては、逆バイアスされたPNPトランジスタは
約18Vの逆ブレークダウン電圧を有しており、且つN
PNトランジスタの逆ブレークダウン電圧は約15Vで
あり約10Vへスナップバックする。何れの場合におい
ても、CMOS装置のトランジスタがポリシリコンゲー
トを使用し且つドレイン対ソース電圧が10Vよりも大
きく且つ同時的にゲート対ソース電圧が50ナノ秒を超
えて10Vよりも大きい場合には、十分なホットキャリ
ア(即ち、同一の物質において通常遭遇する多数キャリ
アのエネルギよりも一層高いエネルギを有するキャリ
ア)が発生し、それがゲート酸化膜を破壊し且つIC装
置の一つ又はそれ以上のトランジスタのゲートを短絡さ
せることがある。Nチャンネル装置は、Pチャンネル装
置よりも、そのゲートとソースとを横断して高い振幅の
電圧を印加するのと同時的にそのドレインとソースとを
横断して高い振幅の電圧を印加することにより損傷を発
生する蓋然性が一層高い。従って、50ナノ秒を超え
て、ゲート対ソース電圧VGSが10Vよりも大きく且つ
同時的にドレイン対ソース電圧VDSが10Vよりも大き
い場合には、300Åのゲート酸化膜を破壊するのに十
分なホットエレクトロンを容易に発生することが可能で
ある。高い振幅のVGS及びVDSの同時的な印加がない場
合であっても、ゲート酸化膜は、約17Vで破壊する場
合もある。この様な装置は動作不能状態となる場合があ
る。
路の機能を示してある。パッド12における典型的なE
SD発生は、ダイオードとしてモデル化された第一PN
Pトランジスタ14においての電圧上昇、抵抗34とし
てモデル化されているVCCリング18の抵抗に起因す
る電圧上昇、クランプ32を横断しての電圧上昇、抵抗
36としてモデル化してあるVSSリング22の抵抗を
横断しての電圧上昇、及びダイオードとしてモデル化し
てあるNPNトランジスタ20を横断しての電圧上昇と
して表われる。このESD発生期間中、全体的な電圧上
昇は17Vよりも大きなものである場合があり、それは
ダイオード15又は17(図1)を逆バイアスさせるこ
とが可能であり且つIC装置のゲート酸化膜にストレス
を与える。17Vを超える電圧はNPNダイオードに対
する逆ブレークダウン電圧を超えるものであるので、I
/Oピンから逆バイアスされたダイオードを介してVS
S又はVCCの何れかのリング内に電流が流れる。従っ
て、このESD発生により発生される全体的な電圧は、
逆バイアスされたダイオードのゲート酸化膜を破壊する
場合がある。
法が2μmであり、ゲート酸化膜の厚さが400Åであ
り、且つ軽度にドープしたドレイン(LDD)領域を設
けるものでないことが一般的な設計パラメータである。
この様な構成においては、ゲート酸化膜は十分な厚さで
あり、従って酸化膜が破壊するには、図2の回路を横断
しての電圧が少なくとも20Vの上昇を経験することが
必要である。図1及び2の従来の保護回路は、十分適切
なものであった。なぜならば、ゲート酸化膜の破壊電圧
はESD電流経路内の直列要素を横断しての電圧降下の
和よりも高いものであったからである。
スの幾何学的形状を有するCMOSIC装置を保護する
のには十分である。しかしながら、装置の幾何学的形状
が縮小されるにつれ、ゲート酸化膜は一層薄くなり、且
つ多くの適用例においてLDDがいまや必要なものとさ
れているので、この様なIC装置はより低い電圧におい
てESD損傷を発生する場合がある。静電放電により発
生される電圧上昇を制限するために図1及び2の逆バイ
アスしたダイオードに依存することでは不十分であるこ
とが明らかである。
の様な逆バイアスの蓋然性は公知である。この様な電圧
上昇を制限するための一つの直接的な解決方法は、ES
D保護回路における各コンポーネントをより大型のもの
とすることである。しかしながら、このアプローチはI
C上の高価な面積を占有し、ICを非常に高価なものと
することになる。更に、この解決方法はより多くの表面
積を犠牲にして順方向バイアスコンポーネントの抵抗値
を改善するものであるが、それは、逆バイアスブレーク
ダウンレベルをほんの僅かに改善するに過ぎない。
のESDスパイクに対しVCCへの経路及び負のESD
スパイクに対しVSSへの経路を与えるに過ぎない。図
2に見られるその他の経路は、通常逆方向においてクラ
ンプ32を介して通過せねばならない。クランプ32は
逆バイアス状態に導通するためには約15Vを超える電
圧を必要とするので、この様な経路はIC装置を劣化さ
せるか又は損傷する。明らかに、CMOSゲート酸化膜
が一層薄くなる場合に、単にVCCリング及びVSSリ
ングに対してではなく、一つのI/Oパッドから別のI
/Oパッドへ付加的な経路を与えることが必要である。
も完全に満足のいくものではなく、最小のIC面積を使
用しながら効果的なESD保護回路を提供することの必
要性が存在している。
は、集積回路(IC)装置に関するものである。更に詳
細には、本発明は、CMOS集積回路装置において使用
される静電放電(ESD)保護回路に関するものであ
る。
地電圧レベルにあるI/Oパッドへ電流をシャントさせ
るために低抵抗金属VCCリング及びVSSリングを使
用することにより各入力及び出力(I/O)パッドへ及
びそれからの低電圧経路を提供する。本発明は、更に、
ESD発生期間中に逆バイアスされた場合により低い電
圧において導通状態へ迅速にスイッチさせることの可能
なクランプをVCCリングとVSSリングとの間に与え
る。このクランプは、そうでない場合にはESD発生期
間中に逆バイアスされた接合を損傷することが可能な電
流を低インピーダンスパワーバスへシャントさせること
が可能である。
集積回路装置のI/Oパッド及びパワーパッド上に設け
られるESD保護回路を有している。この保護回路は、
迅速に低インピーダンス状態へスイッチさせることの可
能なVCC又はVSSへ及びそれからの複数個の低電圧
経路を提供する。
ESD損傷を防止し、その場合に、最小の幾何学的寸法
及びゲート酸化膜厚さは減少され、約300Å以下であ
り、且つNチャンネルトランジスタはLDDにより与え
られる利点を利用すべく構成されている。該電圧の範囲
乃至は大きさが制限され且つ接合の逆バイアスストレス
が対応して減少されるのでESD損傷は著しく減少され
る。例えば、1.5μmの最小幾何学的寸法を有し且つ
300Å以下のゲート酸化膜厚さを有する典型的なMO
Sプロセスの場合、ゲート酸化膜は約17V以下で破壊
することが通常である。この低い電圧において、図2の
逆バイアスされたPチャンネル保護装置はいまだにアバ
ランシェ領域において導通状態となっておらず、且つ、
約15Vにおいてトリガし且つ10Vへスナップバック
するNチャンネル保護装置は導通状態であるが、Nチャ
ンネル装置は、15Vでストレスされると、破壊する。
用されるシリコン面積を最小のものに維持しながら、静
電放電損傷に対する保護を増加させるために四つのES
D回路構成の改良事項を有している。
る態様で結合するのではなく、本発明のESD保護回路
を構成する寄生バイポーラトランジスタは三端子装置と
して取扱われている。特に、これらのエミッタはI/O
パッドへ結合され、そのベースは最も低いVSS又は最
も高いVCCリングへ適宜結合され、且つコレクタは相
補的リングへ結合される。
ランプ及びその電圧降下をバイパスすることを可能とし
ており、その際に逆バイアスされた接合又はゲート酸化
膜を破壊する可能性を低下させている。本発明を使用す
ることにより、IC装置上の任意の二つのパッド間の過
剰なストレスは制限される。又、この構成は、ESDリ
ングに対して必要とされる面積を減少している。なぜな
らば、各リングは、発生したESDに対しより小さな電
流を受けるからである。実際上、本保護回路におけるト
ランジスタ及びリングは、ESDが発生した場合に、二
つの並列な抵抗として機能する。
ンプに加えて、該クランプのドレイン及びソースと並列
的にコンデンサが付加されている。該コンデンサは、V
CC又はVSSパッドの一つを介して直接的に放電され
るI/O上の蓄積電荷に対する付加的な保護を与えてい
る。なぜならば、該I/Oパッド上の三端子装置がこの
コンデンサを介して流れるベース電流によりオン状態に
直ぐさまバイアスされるからである。
クランプは、更に、好適には、クランプトランジスタの
ドレインとゲートとの間にコンデンサを結合することに
より変形される。該コンデンサは、クランプトランジス
タ上の逆ブレークダウンをトリガするのに必要な電圧を
減少させ、従って、ESD保護回路により見られる全体
的な電圧降下と、該クランプを電流を通過させる状態に
スイッチさせるのに必要な時間の両方を減少させる。
上に製造した例えばCMOSなどの絶縁ゲート型電界効
果トランジスタに関連して説明する。理解すべきことで
あるが、本発明は、任意のMOS集積回路技術又は任意
のタイプの基板に関連して実現することが可能なもので
ある。本発明実施例の説明においては、同一の要素に対
しては同一の参照番号を使用している。
路の一実施例が、別のパッドが接地されている場合に、
一つのI/Oパッドにおける静電荷を迅速に放電させる
ために、それぞれ、寄生PNP及びNPNトランジスタ
50及び52を使用している。
タ50は、三端子形態で接続されており、即ちエミッタ
54はパッド12へ接続されており、ベース56はVC
Cリング18へ接続されており、コレクタ58はVSS
リング22へ接続されている。同様の態様で、NPNト
ランジスタ52は三端子装置として接続されており、即
ちエミッタ60はパッド14へ接続されており、コレク
タ62はVCCリング18へ接続されており、ベース6
4はVSSリング22へ接続されている。
しているわけではないが、NPN寄生トランジスタ(不
図示)はトランジスタ52の接続と同様の態様でパッド
12へ接続されており、且つPNP寄生トランジスタ
(不図示)はトランジスタ50の接続と同様の態様でパ
ッド14へ接続されている。更に、当業者により理解さ
れる如く、各横方向トランジスタは対称的な装置であ
り、且つエミッタ及びコレクタの命名の仕方は単に便宜
上のものに過ぎない。
タ32及びIC装置の核の寸法に依存するコンデンサ7
2を有している。クランプ32は、そのドレインをVC
Cリング18へ接続しており、そのソースをVSSリン
グ22へ接続している。寄生横方向バイポーラトランジ
スタ66はクランプ32のMOSトランジスタと関連し
ている。トランジスタ66は、そのベース及びコレクタ
をノード68においてクランプ32トランジスタのソー
スへ結合している。トランジスタ66のベースは、更
に、基板本体へ接続されている。トランジスタ66のエ
ミッタはノード70においてクランプ32トランジスタ
のドレインへ結合されている。
Sリング22はコンデンサ72により結合されている。
コンデンサ72は、好適には、IC装置の核から得られ
る分散容量である。この対応においては、ダイ面積コン
デンサを構成するためにIC装置の付加的な表面積を割
当てることの必要性なしに、十分の容量を与えることが
可能である。ESDが発生した場合に経験する高い電流
において、該トランジスタのベータ(HFE)は比較的低
く、従ってトランジスタ66をオン状態に維持するため
に十分なるベース駆動を与えるためにコンデンサ72が
十分なものであることが重要である。コンデンサ72の
値は、好適には、100×100ミルMOS集積回路装
置の場合少なくとも330pFであり、且つ該集積回路
装置の核におけるトランジスタの数に依存する。
生期間中に発生される電流のかなりの量は、クランプ3
2及びそれと関連する電圧降下をバイパスすることが可
能である。図4に示した如く、パッド12において発生
する正のESDはエミッタ54とベース56との接合を
順方向バイアスさせ、従って経路74により示した如
く、電流がパッド12からベース56を介してVCCリ
ング18へ流れる。電流は、更に、エミッタ54及びコ
レクタ58を介してパッド12から経路76に沿って流
れる。しかしながら、アバランシェ領域に到達するまで
受動的クランプを介して全部の電流が強制的に流される
図2の実施例の場合と異なり、本実施例の電流は、主に
VCCリング18上を、順方向バイアスされたトランジ
スタ52の低抵抗コレクタ62−エミッタ60経路を介
して直接的にパッド14へ流れる。トランジスタ50
は、トランジスタ52を順方向バイアス状態に維持する
ために経路76に沿って十分な電流を導通させる。経路
76からの余分な電流は、MOSクランプ32の現在順
方向バイアスされているNPNトランジスタ66を介し
てVCCリング18へシャントして帰還される。しかし
ながら、経路80に沿ってクランプ32を介しての電流
は図2の従来の実施例における場合よりも、本実施例に
おいてはかなり低いものである。クランプ32はVSS
リング22からの余分のベース駆動電流をVCCバス1
8へ放電させる経路を与えねばならない。この態様にお
いて、余分のベース駆動電流はVSSリング22からV
CCバス18へシャントされ、且つトランジスタ52の
順方向バイアスされたコレクタ62−エミッタ60接合
を介してパッド14へ安全にダンプされる。
は、VCCリング18及びVSSリング22に対して必
要とされる面積が最小であるという点である。例えば、
図3の三端子形態の場合には、VSSリング22はES
D電流の約25%を取扱うものであり、従ってそうでな
い場合に必要とされる場合よりもより低い電流担持能力
を有するように構成することが可能である。
一つの好適な受動的実施例をより詳細に示してある。ト
ランジスタ32に加えて、キックスタート(動作開始)
コンデンサ84が、トランジスタ32のゲートをVCC
及びトランジスタ32のドレインへ接続している。コン
デンサ84は、逆バイアスモードにある場合に、トラン
ジスタ32をキックスタート即ち動作を開始させる。受
動的クランプの場合に一般的であるように、抵抗86
は、トランジスタ32のゲートをVSS及びトランジス
タ32のソースへ結合する。
32のゲート−ソース電圧は0Vである。しかしなが
ら、ESDパルスが発生すると、電圧上昇がコンデンサ
84によりゲートへ供給され、ゲート−ソース電圧を約
1乃至5ナノ秒で約1乃至2Vへ迅速に増加させる。コ
ンデンサ84は、瞬間的に、トランジスタ32をキック
スタート即ち動作状態とさせ、図6に示した如く、10
V逆ブレークダウン状態へスイッチさせる。
84がない場合には、トランジスタ66のベース・コレ
クタ領域を横断しての電圧は、導通が発生する前に約1
5Vへ上昇せねばならない。電流が流れ始めるや否や、
電荷の迅速な増加が、曲線79の屈曲部77により表わ
される如く、電圧において迅速な減少を発生させる傾向
となる。この屈曲部77は、ベース・コレクタアバラン
シェ領域を表わしており、その場合、ホールがベース領
域を介して横断して移動し且つ電子がコレクタ内に流れ
込む。電圧は、トランジスタ66の利得がより高い電流
レベルにおいて降下するまで減少し続ける。参照番号8
1で示した曲線の部分は、コンデンサ84の値が不十分
なものである場合の導通モードを表わしている。図6に
示した如く、非常に低いVds電圧において小さな量の
電流の流れがあるが、電圧が12Vを超えて増加するま
で屈曲部77Aが発生することはない。
場合には、MOS装置が導通領域にスイッチされ且つ1
mA以下のソース電流を導通させる。このソース電流
は、バイポーラトランジスタに対するベース駆動を与え
る。このバイポーラトランジスタのエミッタ電流は、参
照番号83で示した曲線の部分により示される如く、高
々1乃至2Aへ迅速に増加することが可能である(即
ち、1乃至2ナノ秒以内)。好適実施例においては、コ
ンデンサ84は、トランジスタ32のゲート上に1乃至
2Vのゲート駆動電圧を与え且つ約1乃至2mAのドレ
イン電流を与えるのに十分なものである。
機能を与えるために小さな面積内に構成することが可能
である。更に、好適実施例においては、トランジスタ3
2は、コンデンサ84により与えられる迅速なキックス
タート機能のために、150μmの幅及び1.5μmの
長さを有することが必要であるに過ぎない。
あり、好適には約10KΩであり、トランジスタ32の
ゲートを接地すべく接続されている。コンデンサ84
は、トランジスタ32のN+ドレイン拡散とオーバーラ
ップする第一導電性プレート85、及び第一導電性プレ
ート85とオーバーラップする第二導電性プレート87
から構成されるスタックトコンデンサ即ち積層コンデン
サである。第一酸化物層乃至は絶縁膜(不図示)が拡散
領域と第一プレート85との間に配設されており、且つ
第二酸化物層はプレート85及び87により形成される
コンデンサの一部に対する絶縁膜として作用する。第二
導電性プレート87及びトランジスタ32のN+ドレイ
ン領域は、一連のビア(貫通導体)89及びコンタクト
91によるドレイン相互接続の一部として共通接続され
ている。トランジスタ32をキックスタート即ち動作開
始させるために必要とされる容量値は100fF(フェ
ムトファラッド)以下であり、且つ好適には、約25f
Fである。
Nバイポーラ装置に対するキックスタートを与え(ホッ
トエレクトロンチャンネル電流により発生されるホール
からのベース電流)、それはこのESD装置の逆バイア
スターンオン電圧を15Vから10Vへ低下させてい
る。更に、Nチャンネルトランジスタのゲートは短時間
の間のみオン状態に維持されるものであるから、ゲート
酸化膜はホットエレクトロン注入により悪影響、例えば
破壊されることはない。
ランジスタ32と関連する寄生トランジスタ66(図
3)のバイポーラ動作はより低い電圧において開始され
る。キックスタートコンデンサ84がない場合には、1
5Vが他のESD電圧降下へ付加されることを防止する
ことは不可能である。クランプのみを横断しての電圧降
下はゲート酸化膜の破壊を発生させるのに十分なもので
ある。本発明の10Vのブレークダウンの場合、ゲート
酸化膜上のストレスは、面積の小さな寄生クランプ構成
及び300Å以下のゲート酸化膜の場合であっても約5
Vだけ減少されている。コンデンサ84がない場合に
は、能動的クランプは、ESD保護のために専用の面積
において著しい犠牲を払うことが必要となる。この様な
一つの能動的クランプは、本願出願人に譲渡されている
1989年12月19日付で出願された米国特許出願第
07/452,879号に記載されている。
圧で開始するということは、CMOS装置の寸法が縮小
される場合に特に重要である。なぜならば、電界密度が
各ゲートの端部において増加するからである。更に、ゲ
ート酸化膜がより薄くなる場合には、ゲート酸化膜は、
比較的厚いゲート酸化膜の場合よりもより低い電圧にお
いてブレークダウン乃至は破壊する。
において、比較的小さな量の電流をスイッチ動作する回
路論理から大きな量の電流をスイッチ動作させる回路論
理を分離させるために多数のVCCリング18及びVS
Sリング22が設けられている。従って、核パワーバス
VCC 18A及びドライバパワーバスDVCCリング
18Bを設けることが極めて一般的である。同様に、V
SSリング22は核VSSリング22AとドライバDV
SSリング22Bとに分割されている。電圧リング18
B,22A,22Bは、好適には、通常上部メタル層で
ある最も厚い金属層上に設けられる。VCCバス18A
はリングの形態である必要はなく、従って、例えば第一
メタル層などのより薄い金属層上に設けることが可能で
ある。
有する本発明の別の実施例を示している。DVSS電圧
バウンス即ち跳ね返り(Ldi/dt=iRにより発生
される)がVSSパッドへ供給されることを防止するた
めには、DVSSリングとVSSリングとの間の単純な
順方向ダイオードはESD保護のためには十分なもので
はない。又、I/Oパッドの保護は、Nチャンネルのソ
ースがもはやその本体へ接続されていないことによって
複雑化されており、従って、その寄生NPNはESDの
発生により順方向導通動作を与えるために十分なベース
駆動を有するものではない。
続した状態で、DVSSとVSSとの間に横方向PNP
装置(トランジスタ112)を接続することにより解決
される。通常動作条件下においては、トランジスタ11
2はオフ状態にあり且つDVSSをVSSと結合させる
ことはない。しかしながら、ESDが発生すると、トラ
ンジスタ112はオン状態へスイッチする。なぜなら
ば、それは、そのベースに接続されているチップの核容
量72から十分なベース駆動が与えられるからである。
く、VCC18Aがコンデンサ72及びクランプ32に
よりVSS22Aへ結合される。当業者により理解され
る如く、各寄生バイポーラトランジスタは関連するMO
S装置と連動しており、該MOS装置は、図面にエミッ
タ矢印で示したものと反対の方向に電流が流れねばなら
ない場合に容量的キックスタートを与える。更に、当業
者により理解される如く、横方向寄生トランジスタは対
称的装置であり、従ってエミッタ及びコレクタの命名方
法は便宜的なものであるに過ぎない。
88,90,92,94がESD保護を有している。例
えば、VCCリング18A上でのESDの発生は、NP
Nトランジスタ96によりDVCCリング18Bを介し
て放電させることが可能であり、該トランジスタ96の
エミッタ98はパッド88においてDVCCリング18
Bへ接続されており、そのコレクタ100はパッド90
においてVCCリング18Aへ接続されており、且つそ
のベース102はパッド92においてVSSリング22
Aへ接続されている。
PNトランジスタである寄生トランジスタ104により
VCCリング18AをVSS及びDVSSリング22A
及び22Bへ結合させる。特に、トランジスタ104の
エミッタ106はパッド90においてVCCリング18
Aへ結合され、コレクタ108はパッド94においてD
VSSリング22Bへ結合され、ベース110はVSS
22Aへ結合される。同様に、ESD装置であるトラン
ジスタ112(好適には、横方向PNPトランジスタで
あり、そのベースがエミッタとコレクタとの間において
フィールド酸化膜を有するNウエルである)が、VSS
リング22AとDVSSリング22Bとを結合させる。
特に、トランジスタ112のコレクタ114、エミッタ
116、ベース118が、それぞれ、VSSリング22
A、DVSSリング22B、VCCリング18Aへ接続
する。
はパッド90に隣接して位置されている。なぜならば、
VCCバスはリング形態とすることが必要ではないから
である。しかしながら、当業者にとって明らかな如く、
各リング18B,22A,22Bは、リードフレームへ
のボンドを形成される一つを超えたパッドを有すること
が可能であり、その場合には、VCCリング18Aの各
パッドに隣接した複数個のより小さな面積のトランジス
タを接続することが望ましい場合がある。
0,122,123により与えられ、それらの全ては、
好適には、NPNキックスタート寄生トランジスタであ
る。P型基板及びN型ウエルを使用する典型的なCMO
Sプロセスにおいては、全てのNPNトランジスタが、
通常の動作条件下において接合分離を確保するために最
も低い電圧即ちVSSに通常維持される基板へ接続され
たベースを有することが必要とされる。
23のベース及びコレクタは、VSSリング22Aに対
応するノード126においてトランジスタ120のベー
スへ接続されている。トランジスタ120及び122の
それぞれのエミッタ128及び130は、各々、DVC
Cリング18Bへ結合されており、一方トランジスタ1
20のコレクタ132及びトランジスタ123のエミッ
タ134はDVSS22Bへ結合されている。好適に
は、トランジスタ120,122,123は、好適に
は、IC装置の周辺部周りに分散されている。
タートトランジスタの代わりにドレイン抵抗及びガード
リングダイオードを有する出力パッドとして図示されて
いるトランジスタ136及び138によりI/Oパッド
12又は14において与えられている。トランジスタ1
36及び138は、付加的な特別の三端子NPN装置及
びPNP装置を形成する必要性を取除いているMOS出
力装置と関連する寄生バイポーラトランジスタである。
バの寄生バイポーラトランジスタが使用される。トラン
ジスタ112及び核容量72を介してトランジスタ13
6へベース駆動を与えるために特別の構成がなされてい
る。トランジスタ138はDVCCリング18Bに対す
るダイオードとして構成されており、且つ好適には、P
MOSプルアップドライバである。トランジスタ136
はドレイン抵抗140を有するNMOSプルダウンドラ
イバに対して示してある。寄生ダイオード142は、ト
ランジスタ136のベースをI/Oパッドへ結合し、且
つ実効的に、抵抗140を使用するNチャンネル出力ド
ライバを保護する。
2,114,120,122,123の相互作用は、図
9を参照することによりよりよく理解することが可能で
ある。ESDが例えばVCCリング18Aなどの一つの
リングにおいて発生すると、DVCCリング18B、V
SS22A又はDVSS22Bの何れかを介して電流を
シャントさせることが望ましい。例えば、パッド90に
おいてVCCへ正のESDパルスが付与される期間中V
CC18AからDVCCリング18Bへ電流をシャント
させるためには、トランジスタ96がコンデンサ72
(図8)により与えられるベース電流へ順方向バイアス
され、且つ電流が経路150に沿ってパッド88へ流れ
る。ESDパルスが負である場合には、電流が、トラン
ジスタ96のエミッタを示す矢印に関して反対方向にト
ランジスタ96を介して経路152に沿って流れ、従っ
てトランジスタ96、キックスタートコンデンサが使用
される。
クスタート即ち動作開始状態とさせることにより経路1
54に沿って正のESDパルスをVCCからVSSリン
グ22A(パッド92)へシャントさせることも可能で
ある。一方、そのパルスは、トランジスタ104をキッ
クスタート即ち動作可能状態とさせることにより経路1
56に沿ってDVSSリング22B(パッド94)へシ
ャントさせることが可能である。負のESDパルスは、
経路158及び160に沿ってVSSリング22Aへシ
ャントさせることが可能である。このモードにおいて
は、トランジスタ66は経路158に沿って順方向バイ
アスされ、且つトランジスタ112及び104は経路1
60に沿って順方向バイアスされ、装置112は装置1
04に対してベース駆動を与え且つコンデンサ72は装
置114に対してベース駆動を与える。
される場合には、トランジスタ122は経路162によ
り示した如く逆キックスタートされる。トランジスタ1
20も、経路164により示した如く、逆キックバイア
スされる。負のパルスの場合には、トランジスタ122
は、経路168により示した如くトランジスタ96及び
112と同様に、経路166により示した如く順方向バ
イアスされる。
はDVSSリング22Bの何れかへ付与される可能性が
ある。パッド92がパッド94と相対的に正である場合
には、トランジスタ123が経路172により示した如
く順方向バイアスされる。しかしながら、パッド94が
より高い場合には、トランジスタ112は順方向バイア
スされ、且つトランジスタ123は経路170で示した
如く逆方向バイアスされる。順方向バイアスされたトラ
ンジスタ112へのベース電流はコンデンサ72により
与えられる。
ESD保護装置が15Vではなく10Vにおいて逆ブレ
ークダウン状態へスイッチし損傷を発生させるような電
流を別の適切にバイアスされたバスへシャントさせるこ
とを確保している。コンデンサ84を使用することは、
低下された電圧ストレス条件において(図6)、バイポ
ーラESD保護トランジスタのスナップバック逆ブレー
クダウンをキックスタート即ちトリガする。コンデンサ
84の場合、IC回路の保護トランジスタ及び回路に対
する実際のストレスは制限されている。
ラ寄生装置に対し容量的キックスタートを与える。この
容量的キックスタートは、逆方向におけるストレスが発
生すると、該バイポーラ装置が迅速にその逆導通領域へ
スナップバックすることを確保している。
メタル2により付加される付加的なゲート・ドレイン容
量Cgdは約10−40フェムトファラッドであり、一方
ゲート・ソース抵抗Rgsは、典型的に、5−20KΩの
範囲内である。
ゲート酸化膜厚さが300Å以下のCMOSプロセスの
場合には、Cgdはゲート・ソース容量Cgsの約1/10
であり、従って、該容量は電源電圧の約2倍においてバ
イポーラESD保護トランジスタのスナップバック逆ブ
レークダウンをトリガする。なぜならば、典型的なCM
OS集積回路装置のパワーリングVCC18A及びDV
CC18Bは約5.0Vだからである。典型的なCMO
S集積回路装置用のRC時定数は、約2ナノ秒の時定数
を与え、それはゲート酸化膜損傷乃至はストレスを回避
するのに必要とされる10ナノ秒よりも十分に低いもの
である。
ト酸化膜容量の約半分に加えて、Nウエル拡散対基板ダ
イオード容量を有している。該核論理と関連する容量
は、通常予測される値の半分である。なぜならば、論理
装置がオフである場合には、何ら容量が与えられないか
らである。しかしながら、核論理装置の半分はオン状態
にあり且つオンしている装置を介しての電流の流れはそ
れらのゲートと関連する容量を充電する。典型的な適用
例においては、コンデンサ72は300ピコファラッド
よりも大きいが、500ピコファラッドを超えた範囲の
ものとなる場合がある。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
れ経路を示した概略図。
た受動的クランプ回路の一実施例を示した概略図。
ンジスタ動作の応答を示した概略図。
図。
発生期間中の可能な電流経路を示した説明図。
Claims (5)
- 【請求項1】 CMOS半導体装置において、前記装置
の静電放電からの損傷を防止する回路が、 第1導電型の半導体基板、 前記半導体基板の上表面上に配設されており結合用コン
デンサにより電気的に結合されている第1及び第2の離
隔されている導電性リング、 第1及び第2信号パッド、 前記第1導電性リングから前記第1パッドへ静電放電電
流を通過させる3端子NPNトランジスタであって、前
記第1パッドへ接続しているエミッタと、前記第1導電
性リングへ接続しているコレクタと、前記第2導電性リ
ングへ接続しているベースとを具備する3端子NPNト
ランジスタと、 前記第2パッドから前記第2導電性リングへ静電放電電
流を通過させる3端子PNPトランジスタであって、前
記第2パッドへ接続しているエミッタと、前記第2導電
性リングへ接続しているコレクタと、前記第1導電性リ
ングへ接続しているベースとを具備する3端子PNPト
ランジスタとであって、 前記NPN及びPNPトランジスタのベース及びコレク
タが前記結合用コンデンサと並列接続されている、3端
子NPN及びPNPトランジスタ、 前記第1及び第2導電性リングを電気的に結合させてい
るクランプ回路、 を有しており、前記クランプ回路が、 前記第1導電性リングへ結合しているドレインと前記第
2導電性リングへ結合しているソースとを具備しており
且つ前記ソース及び前記ドレインを結合する前記第1導
電型のベースを具備する寄生バイポーラトランジスタを
具備している第2導電型のMOSトランジスタ、 前記MOSトランジスタのドレイン拡散部とオーバーラ
ップする第1導電性プレート、前記第1導電性プレート
とオーバーラップする第2導電性プレート、前記第1導
電性プレートと前記拡散部との間の第1誘電体層、積層
コンデンサを形成するための前記第1及び第2導電性プ
レート間の第2誘電体層、を有し前記MOSトランジス
タのゲートを前記第1導電性リングに結合させる前記M
OSトランジスタ用の迅速スタートコンデンサ、 を有していることを特徴とする半導体装置。 - 【請求項2】 請求項1において、前記第1及び第2導
電性リングが前記半導体基板の周辺部に実質的に近接し
て配置されていることを特徴とする半導体装置。 - 【請求項3】 請求項1において、前記結合用コンデン
サが、静電放電時に、前記3端子PNP及びNPNトラ
ンジスタに対してベース駆動を与えることを特徴とする
半導体装置。 - 【請求項4】 半導体装置において、静電放電イベント
期間中にVCCリングとVSSリングとを結合させるク
ランプが、 抵抗、 MOSトランジスタのドレイン拡散部とオーバーラップ
する第1導電性プレートと、前記第1導電性プレートと
オーバーラップする第2導電性プレートと、前記第1導
電性プレートと前記拡散部との間の第1誘電体層と、積
層コンデンサを形成するために前記第1及び第2導電性
プレートの間の第2誘電体層とを具備するコンデンサ、 VCCへ接続した第1端子と、VSSへ接続した第2端
子と、基板へ結合したベースとを具備する横方向バイポ
ーラトランジスタ、 VCCへ結合したドレインと、VSSへ結合したソース
と、本体と、ゲートとを具備しているMOSトランジス
タであって、前記ゲートは前記コンデンサによってVC
Cへ結合されると共に前記抵抗によってVSSへ結合さ
れており、その際に前記MOSトランジスタの本体が前
記バイポーラトランジスタのベースへ低抵抗接続を有し
ており、且つ前記コンデンサによって非破壊的な低ブレ
ークダウン電圧においてキックスタートさせられ、それ
により誘起される導電電流が前記バイポーラトランジス
タにベース駆動を与えるMOSトランジスタ、 を有することを特徴とする半導体装置。 - 【請求項5】 請求項4において、前記抵抗が約10K
Ωの値を有していることを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US748119 | 1985-06-24 | ||
US07/748,119 US5301084A (en) | 1991-08-21 | 1991-08-21 | Electrostatic discharge protection for CMOS integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05283618A JPH05283618A (ja) | 1993-10-29 |
JP3174636B2 true JP3174636B2 (ja) | 2001-06-11 |
Family
ID=25008109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22297292A Expired - Lifetime JP3174636B2 (ja) | 1991-08-21 | 1992-08-21 | Cmos集積回路用静電放電保護 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5301084A (ja) |
JP (1) | JP3174636B2 (ja) |
KR (1) | KR100260960B1 (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644460A (en) * | 1994-01-21 | 1997-07-01 | National Semiconductor Corporation | Multi-rail electrostatic discharge protection device |
EP0688054A3 (en) * | 1994-06-13 | 1996-06-05 | Symbios Logic Inc | Protection against electrostatic discharges for a semiconductor integrated circuit device |
US5610791A (en) * | 1994-09-26 | 1997-03-11 | International Business Machines Corporation | Power sequence independent electrostatic discharge protection circuits |
FR2725848A1 (fr) * | 1994-10-17 | 1996-04-19 | Sgs Thomson Microelectronics | Dispositif de protection d'un circuit contre des surtensions |
EP0740344B1 (en) * | 1995-04-24 | 2002-07-24 | Conexant Systems, Inc. | Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp |
US5532178A (en) * | 1995-04-27 | 1996-07-02 | Taiwan Semiconductor Manufacturing Company | Gate process for NMOS ESD protection circuits |
US5615073A (en) * | 1995-06-22 | 1997-03-25 | National Semiconductor Corporation | Electrostatic discharge protection apparatus |
US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
EP0758129B1 (en) * | 1995-08-02 | 2001-05-23 | STMicroelectronics S.r.l. | Flash EEPROM with integrated device for limiting the erase source voltage |
WO1997010615A1 (en) * | 1995-09-11 | 1997-03-20 | Analog Devices, Inc. (Adi) | Electrostatic discharge protection network and method |
KR100211537B1 (ko) * | 1995-11-13 | 1999-08-02 | 김영환 | 정전기 방지기능을 갖는 트랜지스터 및 그 제조방법과 이를 이용한 데이타 출력버퍼 |
KR100211539B1 (ko) | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
US6172590B1 (en) | 1996-01-22 | 2001-01-09 | Surgx Corporation | Over-voltage protection device and method for making same |
US5949694A (en) * | 1996-04-26 | 1999-09-07 | Texas Instruments Incorporated | Method and system for extracting high current parasitic bipolar transistor parameters of an MOS device during overvoltage events |
US5892262A (en) * | 1996-06-03 | 1999-04-06 | Winbond Electronics Corp. | Capacitor-triggered electrostatic discharge protection circuit |
US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
US5838146A (en) * | 1996-11-12 | 1998-11-17 | Analog Devices, Inc. | Method and apparatus for providing ESD/EOS protection for IC power supply pins |
KR100470183B1 (ko) * | 1997-08-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호회로 |
US5926353A (en) * | 1998-03-02 | 1999-07-20 | Hewlett-Packard Co. | Method for protecting mixed signal chips from electrostatic discharge |
US6130459A (en) | 1998-03-10 | 2000-10-10 | Oryx Technology Corporation | Over-voltage protection device for integrated circuits |
US6064094A (en) * | 1998-03-10 | 2000-05-16 | Oryx Technology Corporation | Over-voltage protection system for integrated circuits using the bonding pads and passivation layer |
US5982600A (en) * | 1998-04-20 | 1999-11-09 | Macronix International Co., Ltd. | Low-voltage triggering electrostatic discharge protection |
US6236086B1 (en) | 1998-04-20 | 2001-05-22 | Macronix International Co., Ltd. | ESD protection with buried diffusion |
US6104588A (en) * | 1998-07-31 | 2000-08-15 | National Semiconductor Corporation | Low noise electrostatic discharge protection circuit for mixed signal CMOS integrated circuits |
US6069782A (en) * | 1998-08-26 | 2000-05-30 | Integrated Device Technology, Inc. | ESD damage protection using a clamp circuit |
WO2000028594A1 (en) * | 1998-11-09 | 2000-05-18 | Koninklijke Philips Electronics N.V. | Over-voltage protection for integrated analog and digital circuits |
US6411480B1 (en) | 1999-03-01 | 2002-06-25 | International Business Machines Corporation | Substrate pumped ESD network with trench structure |
US6359314B1 (en) | 1999-09-02 | 2002-03-19 | Lsi Logic Corporation | Swapped drain structures for electrostatic discharge protection |
US6583972B2 (en) | 2000-06-15 | 2003-06-24 | Sarnoff Corporation | Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits |
US6472286B1 (en) * | 2000-08-09 | 2002-10-29 | Taiwan Semiconductor Manufacturing Company | Bipolar ESD protection structure |
US6509617B2 (en) * | 2000-08-23 | 2003-01-21 | Rohm Co., Ltd. | Semiconductor device and fabrication method thereof |
JP2002305254A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
DE10148794B4 (de) * | 2001-10-02 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
US6744112B2 (en) * | 2002-10-01 | 2004-06-01 | International Business Machines Corporation | Multiple chip guard rings for integrated circuit and chip guard ring interconnect |
US7203043B2 (en) * | 2003-05-30 | 2007-04-10 | Hewlett-Packard Development Company, L.P. | Method and structure for external control of ESD protection in electronic circuits |
US6952333B1 (en) | 2003-09-15 | 2005-10-04 | National Semiconductor Corporation | ESD protection circuit for high-voltage, high DV/DT pads |
US6970336B2 (en) * | 2003-10-10 | 2005-11-29 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit and method of operation |
US7446990B2 (en) * | 2005-02-11 | 2008-11-04 | Freescale Semiconductor, Inc. | I/O cell ESD system |
KR100795328B1 (ko) * | 2006-11-30 | 2008-01-21 | 삼성전자주식회사 | 정전기 방전 특성을 고려한 전계효과 트랜지스터의 모델링회로 |
US7804669B2 (en) * | 2007-04-19 | 2010-09-28 | Qualcomm Incorporated | Stacked ESD protection circuit having reduced trigger voltage |
US9343900B2 (en) * | 2008-07-24 | 2016-05-17 | Robert Bosch Gmbh | Passive network for electrostatic protection of integrated circuits |
CN101916992B (zh) * | 2010-07-28 | 2013-07-31 | 锐迪科创微电子(北京)有限公司 | pHEMT射频开关静电保护装置及包含该装置的射频前端模块 |
JP5703103B2 (ja) * | 2011-04-13 | 2015-04-15 | 株式会社東芝 | 半導体装置及びdc−dcコンバータ |
JP5696074B2 (ja) | 2012-03-16 | 2015-04-08 | 株式会社東芝 | 半導体装置 |
US9972999B2 (en) * | 2014-08-08 | 2018-05-15 | Qorvo Us, Inc. | Electrostatic discharge (ESD) protection circuit |
US10147688B2 (en) | 2016-02-25 | 2018-12-04 | Allegro Microsystems, Llc | Integrated circuit device with overvoltage discharge protection |
US9941224B2 (en) * | 2016-08-24 | 2018-04-10 | Allegro Microsystems, Llc | Multi-die integrated circuit device with capacitive overvoltage protection |
US10145904B2 (en) | 2016-08-24 | 2018-12-04 | Allegro Microsystems, Llc | Multi-die integrated circuit device with overvoltage protection |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6048106B2 (ja) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | 半導体集積回路 |
US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
JPH07105472B2 (ja) * | 1988-07-29 | 1995-11-13 | 株式会社東芝 | 入力保護回路 |
US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
CA1314946C (en) * | 1989-02-01 | 1993-03-23 | Colin Harris | Protection of analog reference and bias voltage inputs |
US4930036A (en) * | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
-
1991
- 1991-08-21 US US07/748,119 patent/US5301084A/en not_active Expired - Lifetime
-
1992
- 1992-08-20 KR KR1019920014950A patent/KR100260960B1/ko not_active IP Right Cessation
- 1992-08-21 JP JP22297292A patent/JP3174636B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05283618A (ja) | 1993-10-29 |
US5301084A (en) | 1994-04-05 |
KR100260960B1 (ko) | 2000-07-01 |
KR930005191A (ko) | 1993-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3174636B2 (ja) | Cmos集積回路用静電放電保護 | |
US5345357A (en) | ESD protection of output buffers | |
US5237395A (en) | Power rail ESD protection circuit | |
US5218222A (en) | Output ESD protection circuit | |
US5528188A (en) | Electrostatic discharge suppression circuit employing low-voltage triggering silicon-controlled rectifier | |
TWI485834B (zh) | 結合靜電放電保護電路及方法 | |
US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
US5572394A (en) | CMOS on-chip four-LVTSCR ESD protection scheme | |
US7224560B2 (en) | Destructive electrical transient protection | |
JP3058203U (ja) | ラッチアップのない完全に保護されたcmosオンチップesd保護回路 | |
US6448123B1 (en) | Low capacitance ESD protection device | |
US5907462A (en) | Gate coupled SCR for ESD protection circuits | |
US5930094A (en) | Cascoded-MOS ESD protection circuits for mixed voltage chips | |
US5708549A (en) | Integrated circuit having enhanced transient voltage protection and associated methods | |
US7304827B2 (en) | ESD protection circuits for mixed-voltage buffers | |
US5345356A (en) | ESD protection of output buffers | |
US6912109B1 (en) | Power-rail ESD clamp circuits with well-triggered PMOS | |
US20040051146A1 (en) | ESD protection circuit with high substrate-triggering efficiency | |
JPH0653407A (ja) | 集積回路用静電気放電保護回路 | |
JPH06334443A (ja) | 動的トリガ手段を備えた静電放電防護回路 | |
JP3351559B2 (ja) | モノリシック集積回路の接続コンタクト用保護回路 | |
US5663678A (en) | ESD protection device | |
US6650165B1 (en) | Localized electrostatic discharge protection for integrated circuit input/output pads | |
US5563525A (en) | ESD protection device with FET circuit | |
US6288884B1 (en) | MOS buffer immun to ESD damage |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |