JP3174608B2 - 直線補間方式 - Google Patents
直線補間方式Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一定間隔でサンプルされ
たアナログ信号を直線補間し、連続的なアナログ信号に
変換する直線補間方式に関する。
たアナログ信号を直線補間し、連続的なアナログ信号に
変換する直線補間方式に関する。
【０００２】
【従来の技術】アナログ信号をサンプル・ホールド回路
により一定間隔でサンプルした波形はサンプル時点ごと
に階段状に不連続に変化する。また、ＤＡ変換回路の出
力信号も多くは同様の波形である。このような波形は立
ち上がりが速く、高い周波数成分を含んでいる。
により一定間隔でサンプルした波形はサンプル時点ごと
に階段状に不連続に変化する。また、ＤＡ変換回路の出
力信号も多くは同様の波形である。このような波形は立
ち上がりが速く、高い周波数成分を含んでいる。
【０００３】アナログ回路の制御信号として、このよう
に不連続に変化する信号を使うと、制御出力信号が不連
続に変化したり、また、制御回路の応答速度が充分でな
いと出力が不安定になるなど、望ましくない現象が起こ
ることがある。また、音声帯域の信号では、高域成分が
多く、聞き苦しい音となる。上記のような問題を避ける
ため、通常、各サンプル時点での値を線分で連続的につ
ないだ三角波状の波形が用いられる。この波形は、隣合
うサンプル時点でのサンプル値の差を求め、それをサン
プル間隔ごとに積分する直線補間回路より得られる。
に不連続に変化する信号を使うと、制御出力信号が不連
続に変化したり、また、制御回路の応答速度が充分でな
いと出力が不安定になるなど、望ましくない現象が起こ
ることがある。また、音声帯域の信号では、高域成分が
多く、聞き苦しい音となる。上記のような問題を避ける
ため、通常、各サンプル時点での値を線分で連続的につ
ないだ三角波状の波形が用いられる。この波形は、隣合
うサンプル時点でのサンプル値の差を求め、それをサン
プル間隔ごとに積分する直線補間回路より得られる。
【０００４】図７は本発明の前提となる従来の直線補間
回路を示す図であり、図８は図７に示す従来の直線補間
回路の動作を示すタイム・チャートである。図７におい
て、１１はサンプラー、１２はサンプル・ホールド回
路、１３は遅延回路、１４は減算回路、１５は積分回路
である。また、図８において、はサンプル点、はサ
ンプル・ホールド回路１２の出力Ｃ、は遅延回路１３
の出力Ｄ、は積分回路１５の入力Ｅおよび積分回路１
５の出力Ｆを示したタイム・チャートであり、また、
は積分回路１５の出力Ｆおよびサンプル・ホールド回路
１２の出力Ｃを重ねて描いた図である。
回路を示す図であり、図８は図７に示す従来の直線補間
回路の動作を示すタイム・チャートである。図７におい
て、１１はサンプラー、１２はサンプル・ホールド回
路、１３は遅延回路、１４は減算回路、１５は積分回路
である。また、図８において、はサンプル点、はサ
ンプル・ホールド回路１２の出力Ｃ、は遅延回路１３
の出力Ｄ、は積分回路１５の入力Ｅおよび積分回路１
５の出力Ｆを示したタイム・チャートであり、また、
は積分回路１５の出力Ｆおよびサンプル・ホールド回路
１２の出力Ｃを重ねて描いた図である。
【０００５】次に、図８のタイム・チャートを用いて、
図７に示す直線補間回路の動作を説明する。図７におけ
る、サンプラー１１は図７の波形Ａに示すアナログ信号
を図８のに示すサンプル周期Ｔでサンプリングし、図
７の波形Ｂに示すサンプル出力を発生する。
図７に示す直線補間回路の動作を説明する。図７におけ
る、サンプラー１１は図７の波形Ａに示すアナログ信号
を図８のに示すサンプル周期Ｔでサンプリングし、図
７の波形Ｂに示すサンプル出力を発生する。
【０００６】サンプル・ホールド回路１２はサンプラー
１１の出力であるサンプル信号Ｂを各サンプル周期の
間、保持し、図８のに示す階段状の波形Ｃに変換す
る。遅延回路１３はサンプル・ホールド回路１２の出力
Ｃを１サンプル周期だけ遅延させ、図８のに示す信号
Ｄを発生する。減算回路１４はサンプル・ホールド回路
１２の出力信号Ｃと、遅延回路１３の出力信号Ｄを減算
し、１サンプル周期間の信号の大きさの変化分Ｅ（図８
のの実線）を求める。すなわち、図８に示すように、
遅延回路１３によりサンプル周期Ｎ−１時点の入力信号
ＶN-1 を求め、減算回路１４により下式に示す計算を行
い、入力信号ＶN-1 とサンプル周期Ｎ時点の入力信号Ｖ
N の差ΔＶN を求める（図８では下式におけるｋをｋ＝
１としている）。
１１の出力であるサンプル信号Ｂを各サンプル周期の
間、保持し、図８のに示す階段状の波形Ｃに変換す
る。遅延回路１３はサンプル・ホールド回路１２の出力
Ｃを１サンプル周期だけ遅延させ、図８のに示す信号
Ｄを発生する。減算回路１４はサンプル・ホールド回路
１２の出力信号Ｃと、遅延回路１３の出力信号Ｄを減算
し、１サンプル周期間の信号の大きさの変化分Ｅ（図８
のの実線）を求める。すなわち、図８に示すように、
遅延回路１３によりサンプル周期Ｎ−１時点の入力信号
ＶN-1 を求め、減算回路１４により下式に示す計算を行
い、入力信号ＶN-1 とサンプル周期Ｎ時点の入力信号Ｖ
N の差ΔＶN を求める（図８では下式におけるｋをｋ＝
１としている）。
【０００７】ΔＶN ＝ｋ（ＶN −ＶN-1 ） 積分回路１５は減算回路１４の出力Ｅを積分し、図８の
の点線に示す出力Ｆ信号を発生する。ここで、積分回
路１５の出力Ｆは、積分回路１５の入力Ｅに比例した傾
きで上昇（または減少）し、その出力Ｆの傾きは、その
サンプル周期のサンプル・ホールド回路１２の出力ＶN
と１サンプル周期前のサンプル・ホールド回路１２の出
力ＶN-1 の差をΔＶN とすると、ΔＶN ／τである。
（τは積分定数であり、図８においては、τ＝Ｔとして
いるため積分回路１５の出力ＥN(t)の傾きはΔＶN／Ｔ
となる）。また、積分回路１５の出力Ｆが各サンプル周
期間に増加する（または減少する）量は積分回路１５の
入力Ｅに比例し、また、サンプル周期Ｔの長さに比例す
る。
の点線に示す出力Ｆ信号を発生する。ここで、積分回
路１５の出力Ｆは、積分回路１５の入力Ｅに比例した傾
きで上昇（または減少）し、その出力Ｆの傾きは、その
サンプル周期のサンプル・ホールド回路１２の出力ＶN
と１サンプル周期前のサンプル・ホールド回路１２の出
力ＶN-1 の差をΔＶN とすると、ΔＶN ／τである。
（τは積分定数であり、図８においては、τ＝Ｔとして
いるため積分回路１５の出力ＥN(t)の傾きはΔＶN／Ｔ
となる）。また、積分回路１５の出力Ｆが各サンプル周
期間に増加する（または減少する）量は積分回路１５の
入力Ｅに比例し、また、サンプル周期Ｔの長さに比例す
る。
【０００８】したがって、サンプル周期をＴとすると、
サンプル点Ｎ＋１では、ｔ＝Ｔであるから、積分回路１
５の出力ＥN(t)が各サンプル周期の間に変化する量ΔＥ
N は下式となる（図８では、τ＝Ｔとしたため、ΔＥN
＝ΔＶN となっている）。 ΔＥN ＝ＥN(T)＝ΔＶN ×Ｔ／τ＝ｋ（ＶN −ＶN-1 ）×Ｔ／τ すなわち、積分回路１５は図８のに示すように、階段
状に変化するサンプル・ホールド回路１２の出力Ｃを積
分し、そのサンプル点での値を線分で結んだ、図８の
に示す三角波状の信号を出力する。
サンプル点Ｎ＋１では、ｔ＝Ｔであるから、積分回路１
５の出力ＥN(t)が各サンプル周期の間に変化する量ΔＥ
N は下式となる（図８では、τ＝Ｔとしたため、ΔＥN
＝ΔＶN となっている）。 ΔＥN ＝ＥN(T)＝ΔＶN ×Ｔ／τ＝ｋ（ＶN −ＶN-1 ）×Ｔ／τ すなわち、積分回路１５は図８のに示すように、階段
状に変化するサンプル・ホールド回路１２の出力Ｃを積
分し、そのサンプル点での値を線分で結んだ、図８の
に示す三角波状の信号を出力する。
【０００９】なお、実際には、積分回路の出力は初期状
態によって一定しない。そこで、積分回路の動作を僅か
に不完全にする（例えば、積分回路のコンデンサに高抵
抗を並列に接続するなど）ことにより、出力信号の平均
値を一定の値に固定することができる。ところで、上記
した直線補間回路はサンプル間隔を変えると、その出力
信号の振幅が変化するという問題点があった。
態によって一定しない。そこで、積分回路の動作を僅か
に不完全にする（例えば、積分回路のコンデンサに高抵
抗を並列に接続するなど）ことにより、出力信号の平均
値を一定の値に固定することができる。ところで、上記
した直線補間回路はサンプル間隔を変えると、その出力
信号の振幅が変化するという問題点があった。
【００１０】つぎに、この点を、図９のタイム・チャー
トを用いて説明する。同図はサンプル・ホールド回路１
２の出力の大きさを同一として、サンプル周期を２Ｔと
した場合のタイム・チャートであり、同図のはサンプ
ル点を示し、はサンプル・ホールド回路１２の出力Ｃ
を示し、は積分回路１５の入力Ｅおよび積分回路１５
の出力Ｆを示す。
トを用いて説明する。同図はサンプル・ホールド回路１
２の出力の大きさを同一として、サンプル周期を２Ｔと
した場合のタイム・チャートであり、同図のはサンプ
ル点を示し、はサンプル・ホールド回路１２の出力Ｃ
を示し、は積分回路１５の入力Ｅおよび積分回路１５
の出力Ｆを示す。
【００１１】図９から明らかなように、サンプル・ホー
ルド回路１２の出力の大きさ（図９）が図８の場合と
同じであると、減算回路１４の出力Ｅ（図９のの積分
回路入力Ｅ）の大きさも変わらないので、積分回路１５
の出力Ｆの傾きも図８の場合と同じとなる。一方、積分
回路１５の出力Ｆはサンプル周期の長さに比例して増加
し、図９の場合はサンプル周期が図８の場合の２倍とな
っているので、積分回路１５の出力Ｆもそれに応じて増
加し、その振幅は図８の場合と較べ２倍となる。
ルド回路１２の出力の大きさ（図９）が図８の場合と
同じであると、減算回路１４の出力Ｅ（図９のの積分
回路入力Ｅ）の大きさも変わらないので、積分回路１５
の出力Ｆの傾きも図８の場合と同じとなる。一方、積分
回路１５の出力Ｆはサンプル周期の長さに比例して増加
し、図９の場合はサンプル周期が図８の場合の２倍とな
っているので、積分回路１５の出力Ｆもそれに応じて増
加し、その振幅は図８の場合と較べ２倍となる。
【００１２】すなわち、直線補間回路の出力の振幅と、
その入力の変化分の比を利得とすると、サンプル周期を
長くすると、直線補間回路の利得は増加し、また、サン
プル周期を短くすると、上記の場合と逆に利得は減少す
ることとなる。以上のように、従来の直線補間回路にお
いては、サンプル周期の長さを変えると、直線補間回路
の利得も変化してしまうという欠点があった。
その入力の変化分の比を利得とすると、サンプル周期を
長くすると、直線補間回路の利得は増加し、また、サン
プル周期を短くすると、上記の場合と逆に利得は減少す
ることとなる。以上のように、従来の直線補間回路にお
いては、サンプル周期の長さを変えると、直線補間回路
の利得も変化してしまうという欠点があった。
【００１３】
【発明が解決しようとする課題】本発明は上記した従来
技術の欠点を改善するためになされたものであって、サ
ンプル周期の長さを変えても、利得の変化することがな
い直線補間方式を提供することを目的とする。
技術の欠点を改善するためになされたものであって、サ
ンプル周期の長さを変えても、利得の変化することがな
い直線補間方式を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明は図１に示すように構成したものであり、本
発明の請求項１の発明は、一定周期で入力信号をサンプ
ルして、つぎのサンプル時点まで前回のサンプル値を保
持することにより、階段状に不連続に変化する出力を発
生するサンプル・ホールド回路２と、サンプル・ホール
ド回路２の出力を１サンプル周期だけ遅延させる遅延回
路３と、遅延回路３とサンプル・ホールド回路２の出力
の差を求めることにより、サンプル・ホールド回路２の
出力の変化分を求める減算回路４と、減算回路４の出力
を積分する積分回路６とを備え、階段状に不連続に変化
する信号を、その各サンプル時点を線分で結んだ三角波
状の信号に変換する直線補間方式において、サンプル周
期に応じて、階段状に変化する信号から、三角波状の信
号に変換する際の変換利得を変化させる利得補償手段７
を設けたものである。
め、本発明は図１に示すように構成したものであり、本
発明の請求項１の発明は、一定周期で入力信号をサンプ
ルして、つぎのサンプル時点まで前回のサンプル値を保
持することにより、階段状に不連続に変化する出力を発
生するサンプル・ホールド回路２と、サンプル・ホール
ド回路２の出力を１サンプル周期だけ遅延させる遅延回
路３と、遅延回路３とサンプル・ホールド回路２の出力
の差を求めることにより、サンプル・ホールド回路２の
出力の変化分を求める減算回路４と、減算回路４の出力
を積分する積分回路６とを備え、階段状に不連続に変化
する信号を、その各サンプル時点を線分で結んだ三角波
状の信号に変換する直線補間方式において、サンプル周
期に応じて、階段状に変化する信号から、三角波状の信
号に変換する際の変換利得を変化させる利得補償手段７
を設けたものである。
【００１５】そして、利得補償手段７により、サンプル
周期の変化によっても、階段状に変化する信号から、三
角波状の信号に変換する際の変換利得が一定となるよう
補償する。また、本発明の請求項２の発明は、積分回路
６の時定数を可変とすることにより、利得の変化を補償
するものであり、また、請求項３の発明は、減算回路４
の利得を可変とすることにより、利得の変化を補償す
る。
周期の変化によっても、階段状に変化する信号から、三
角波状の信号に変換する際の変換利得が一定となるよう
補償する。また、本発明の請求項２の発明は、積分回路
６の時定数を可変とすることにより、利得の変化を補償
するものであり、また、請求項３の発明は、減算回路４
の利得を可変とすることにより、利得の変化を補償す
る。
【００１６】さらに、請求項４の発明は、利得の変化を
補償する手段として、別途、可変利得回路５を付加する
ものである。
補償する手段として、別途、可変利得回路５を付加する
ものである。
【００１７】
【作用】サンプル・ホールド回路２は一定周期でサンプ
ルされる入力信号を、つぎのサンプル時点まで保持する
ことにより、階段状に不連続に変化する出力を発生す
る。サンプル・ホールド回路２の階段状に変化する出力
信号は、遅延回路３により１サンプル周期遅延される。
減算回路４は遅延回路３の出力とサンプル・ホールド回
路２の差を求めることにより、サンプル・ホールド回路
２の出力の変化分を求める。積分回路６は減算回路４の
出力を積分し、階段状に変化する信号を、その各サンプ
ル時点を線分で結んだ三角波状の信号に変換する。
ルされる入力信号を、つぎのサンプル時点まで保持する
ことにより、階段状に不連続に変化する出力を発生す
る。サンプル・ホールド回路２の階段状に変化する出力
信号は、遅延回路３により１サンプル周期遅延される。
減算回路４は遅延回路３の出力とサンプル・ホールド回
路２の差を求めることにより、サンプル・ホールド回路
２の出力の変化分を求める。積分回路６は減算回路４の
出力を積分し、階段状に変化する信号を、その各サンプ
ル時点を線分で結んだ三角波状の信号に変換する。
【００１８】サンプル周期が変化すると、積分回路６の
出力の傾きは一定で、積分時間が変化するため、積分回
路の出力の振幅、すなわち利得が変化する。利得補償手
段７は、サンプル周期に応じて、積分回路の時定数、減
算回路の利得、もしくは別途付加された利得可変回路な
どの利得を変化させ、利得の変化を補償する。
出力の傾きは一定で、積分時間が変化するため、積分回
路の出力の振幅、すなわち利得が変化する。利得補償手
段７は、サンプル周期に応じて、積分回路の時定数、減
算回路の利得、もしくは別途付加された利得可変回路な
どの利得を変化させ、利得の変化を補償する。
【００１９】
【実施例】図２および図３は本発明の第１および第２の
実施例を示す図である。本発明の第１および第２の実施
例は図７に示した積分回路１５の積分時定数をサンプル
周期に応じて変化させ、サンプル周期による利得の変化
を補償する実施例であり、図２および図３には、積分時
定数を変化させるための積分回路１５の実施例が示され
ている。
実施例を示す図である。本発明の第１および第２の実施
例は図７に示した積分回路１５の積分時定数をサンプル
周期に応じて変化させ、サンプル周期による利得の変化
を補償する実施例であり、図２および図３には、積分時
定数を変化させるための積分回路１５の実施例が示され
ている。
【００２０】図２の第１の実施例において、ＯＰ１は演
算増幅器、Ｃ１はコンデンサ、Ｒ１ないしＲＮは抵抗、
Ｓ１はスイッチである。同図において、演算増幅器ＯＰ
１は帰還回路に設けられたコンデンサＣ１と入力回路に
設けられた抵抗Ｒ１ないし抵抗ＲＮにより積分回路を構
成している。また、スイッチＳ１はリレーあるいは切換
えスイッチなどの手段により切り換えられるスイッチで
あり、サンプル周期に応じて抵抗Ｒ１ないし抵抗ＲＮを
切り換え、積分時定数を変化させる。
算増幅器、Ｃ１はコンデンサ、Ｒ１ないしＲＮは抵抗、
Ｓ１はスイッチである。同図において、演算増幅器ＯＰ
１は帰還回路に設けられたコンデンサＣ１と入力回路に
設けられた抵抗Ｒ１ないし抵抗ＲＮにより積分回路を構
成している。また、スイッチＳ１はリレーあるいは切換
えスイッチなどの手段により切り換えられるスイッチで
あり、サンプル周期に応じて抵抗Ｒ１ないし抵抗ＲＮを
切り換え、積分時定数を変化させる。
【００２１】同図における積分回路の積分時定数τは下
式（１）で表される（ＣはコンデンサＣ１の容量、Ｒは
抵抗Ｒ１ないしＲＮの抵抗値）。 τ＝ＣＲ （１） また、積分回路の出力電圧Ｖo は（初期状態を無視すれ
ば）入力電圧Ｖi に対して下式（２）で表される。
式（１）で表される（ＣはコンデンサＣ１の容量、Ｒは
抵抗Ｒ１ないしＲＮの抵抗値）。 τ＝ＣＲ （１） また、積分回路の出力電圧Ｖo は（初期状態を無視すれ
ば）入力電圧Ｖi に対して下式（２）で表される。
【００２２】 Ｖo ＝−Ｖi ×ｔ／τ （２） したがって、図２に示す第１の実施例において、サンプ
ル周期の変化に対して、直線補間回路の利得が一定にな
るようにするためには、積分時定数τをサンプル周期Ｔ
に対して、τ／Ｔ＝一定になるように変化させればよ
い。なお、上記実施例においては、スイッチＳ１によ
り、積分回路の入力抵抗Ｒ１ないしＲＮの値を切り換え
ているが、例えば、積分時定数の切り換え数が多い場合
あるいは積分時定数を連続的に変化させたい場合には、
積分回路の入力抵抗を変化させる手段として、可変抵抗
などの連続的に抵抗値を変化させる手段を用いることも
できる。
ル周期の変化に対して、直線補間回路の利得が一定にな
るようにするためには、積分時定数τをサンプル周期Ｔ
に対して、τ／Ｔ＝一定になるように変化させればよ
い。なお、上記実施例においては、スイッチＳ１によ
り、積分回路の入力抵抗Ｒ１ないしＲＮの値を切り換え
ているが、例えば、積分時定数の切り換え数が多い場合
あるいは積分時定数を連続的に変化させたい場合には、
積分回路の入力抵抗を変化させる手段として、可変抵抗
などの連続的に抵抗値を変化させる手段を用いることも
できる。
【００２３】また、上記実施例においては、スイッチＳ
１により、積分回路の入力抵抗Ｒ１ないしＲＮの値を切
り換えているが、その他、例えば、積分回路のコンデン
サを複数設け、コンデンサをスイッチにより切り換える
ことにより、同様に積分時定数を変化させることができ
る。図３に示す本発明の第２の実施例において、図２と
同一のものには同一の符号が付されており、ＤＡ１は乗
算形ＤＡコンバータである。
１により、積分回路の入力抵抗Ｒ１ないしＲＮの値を切
り換えているが、その他、例えば、積分回路のコンデン
サを複数設け、コンデンサをスイッチにより切り換える
ことにより、同様に積分時定数を変化させることができ
る。図３に示す本発明の第２の実施例において、図２と
同一のものには同一の符号が付されており、ＤＡ１は乗
算形ＤＡコンバータである。
【００２４】図３において、演算増幅器ＯＰ１は帰還回
路に設けられたコンデンサＣ１と入力回路に設けられた
乗算形ＤＡコンバータＤＡ１により積分回路を構成して
いる。また、ＤＡコンバータＤＡ１は電流出力形の乗算
形ＤＡコンバータであり、その構成は図４に示されてい
る。図４において、同図の点線内がＤＡコンバータであ
り、端子Ｔ１ないしＴ６にデジタル入力が、端子ＶREF
に基準電圧が加えられ、端子ＯＵＴ１，ＯＵＴ２より出
力が得られる。なお、同図は出力端子ＯＵＴ１，ＯＵＴ
２に帰還回路にコンデンサを持つ演算増幅器０Ｐ２を接
続した例が示されている。
路に設けられたコンデンサＣ１と入力回路に設けられた
乗算形ＤＡコンバータＤＡ１により積分回路を構成して
いる。また、ＤＡコンバータＤＡ１は電流出力形の乗算
形ＤＡコンバータであり、その構成は図４に示されてい
る。図４において、同図の点線内がＤＡコンバータであ
り、端子Ｔ１ないしＴ６にデジタル入力が、端子ＶREF
に基準電圧が加えられ、端子ＯＵＴ１，ＯＵＴ２より出
力が得られる。なお、同図は出力端子ＯＵＴ１，ＯＵＴ
２に帰還回路にコンデンサを持つ演算増幅器０Ｐ２を接
続した例が示されている。
【００２５】同図に示すＤＡコンバータは、抵抗Ｒをラ
ダー・ネットワーク形に接続し、端子Ｔ１ないしＴ６に
与えられるデジタル入力信号により切換スイッチＳＤ１
ないしＳＤ６を切り換え、端子Ｔ１ないしＴ６に与えら
れるデジタル信号に対応したアナログ信号を出力端子Ｏ
ＵＴ１，ＯＵＴ２に得るものであり、端子ＶREF より与
えられる入力電流はＲ−２Ｒのラダー・ネットワークに
より同図に示すように、２進に重み付けられ、切換スイ
ッチＳＤ１ないしＳＤ６によって出力端子ＯＵＴ１また
は、出力端子ＯＵＴ２に流れる。
ダー・ネットワーク形に接続し、端子Ｔ１ないしＴ６に
与えられるデジタル入力信号により切換スイッチＳＤ１
ないしＳＤ６を切り換え、端子Ｔ１ないしＴ６に与えら
れるデジタル信号に対応したアナログ信号を出力端子Ｏ
ＵＴ１，ＯＵＴ２に得るものであり、端子ＶREF より与
えられる入力電流はＲ−２Ｒのラダー・ネットワークに
より同図に示すように、２進に重み付けられ、切換スイ
ッチＳＤ１ないしＳＤ６によって出力端子ＯＵＴ１また
は、出力端子ＯＵＴ２に流れる。
【００２６】そして、端子Ｔ１ないしＴ６に加わるデジ
タル入力の論理が１のときは抵抗２Ｒに流れる電流は出
力端子ＯＵＴ１に流れ、デジタル入力が論理０の場合に
は、抵抗２Ｒに流れる電流は出力端子ＯＵＴ２に流れ
る。したがつて、出力端子ＯＵＴ１，ＯＵＴ２がアース
電位にあるとすると、端子ＶREF より見た入力抵抗は切
換スイッチＳＤ１ないしＳＤ６の切り換え位置に関係な
く一定となる。
タル入力の論理が１のときは抵抗２Ｒに流れる電流は出
力端子ＯＵＴ１に流れ、デジタル入力が論理０の場合に
は、抵抗２Ｒに流れる電流は出力端子ＯＵＴ２に流れ
る。したがつて、出力端子ＯＵＴ１，ＯＵＴ２がアース
電位にあるとすると、端子ＶREF より見た入力抵抗は切
換スイッチＳＤ１ないしＳＤ６の切り換え位置に関係な
く一定となる。
【００２７】上記のような乗算形のＤＡコンバータの出
力電流ｉは、外部から与えられる基準電圧をＶREF 、Ｄ
をデジタル信号で０≦Ｄ＜２N の整数、ｒをＤＡコンバ
ータ内のラダー抵抗の定数とすると、一般に、Ｎビット
のＤＡコンバータについて下式（３）で表される。 ｉ＝ＶREF ×（Ｄ／２N ）／ｒ （３） したがって、ＤＡコンバータの入力電圧Ｖi と出力電流
ｉの関係は、下式（４）となる。
力電流ｉは、外部から与えられる基準電圧をＶREF 、Ｄ
をデジタル信号で０≦Ｄ＜２N の整数、ｒをＤＡコンバ
ータ内のラダー抵抗の定数とすると、一般に、Ｎビット
のＤＡコンバータについて下式（３）で表される。 ｉ＝ＶREF ×（Ｄ／２N ）／ｒ （３） したがって、ＤＡコンバータの入力電圧Ｖi と出力電流
ｉの関係は、下式（４）となる。
【００２８】 Ｖi/ｉ＝ｒ×２N ／Ｄ （４） 図３において、図４に示すＤＡコンバータの端子ＶREF
は図３のＥ点に接続され、また、図４に示す出力端子Ｏ
ＵＴ１およびＯＵＴ２はそれぞれ図３の演算増幅器ＯＰ
１の入力端およびアースに接続される。図３に示す積分
回路において、その入力回路に上記した特性を持つＤＡ
コンバータが接続されており、また、上記（４）式に示
す入力電圧Ｖi と出力電流ｉの比は積分時定数を決める
入力抵抗の値に相当するから、外部から与えるデジタル
制御データＤを変えることにより、Ｖi ／ｉを変えるこ
とができ、積分回路の時定数を変えることができる。
は図３のＥ点に接続され、また、図４に示す出力端子Ｏ
ＵＴ１およびＯＵＴ２はそれぞれ図３の演算増幅器ＯＰ
１の入力端およびアースに接続される。図３に示す積分
回路において、その入力回路に上記した特性を持つＤＡ
コンバータが接続されており、また、上記（４）式に示
す入力電圧Ｖi と出力電流ｉの比は積分時定数を決める
入力抵抗の値に相当するから、外部から与えるデジタル
制御データＤを変えることにより、Ｖi ／ｉを変えるこ
とができ、積分回路の時定数を変えることができる。
【００２９】そして、Ｒを下式（５）のようにおくと、 Ｒ＝Ｖi ／ｉ＝ｒ×２N ／Ｄ （５） 積分時定数τは（６）式となるから τ＝ＣＲ＝Ｃｒ×２N ／Ｄ （６） 積分回路の出力ΔＥN は下式（７）となる。
【００３０】 ΔＥN ＝ｋ（ＶN −ＶN-1 ）×Ｔ×Ｄ／Ｃｒ×２N （７） したがって、デジタル制御データＤを、サンプル周期Ｔ
に対して、つぎの（８）式のように定めることにより、
直線補間回路の利得をサンプル周期に対して、一定にす
ることが出来る。 Ｔ×Ｄ＝一定 （８） なお、ＤＡコンバータを用いる実施例の欠点として、一
般に、安価なＤＡコンバータではラダー抵抗の定数ｒが
幅広くばらつく（標準値に対して１／２ないし２倍程
度）ので、積分時定数を相対的に制御することが出来る
が、絶対的な正確さをもって制御するには充分でない。
このため、本実施例の場合には、各ＤＡコンバータ毎に
積分時定数の値を個別に較正するための調整部分を設け
る必要がある。
に対して、つぎの（８）式のように定めることにより、
直線補間回路の利得をサンプル周期に対して、一定にす
ることが出来る。 Ｔ×Ｄ＝一定 （８） なお、ＤＡコンバータを用いる実施例の欠点として、一
般に、安価なＤＡコンバータではラダー抵抗の定数ｒが
幅広くばらつく（標準値に対して１／２ないし２倍程
度）ので、積分時定数を相対的に制御することが出来る
が、絶対的な正確さをもって制御するには充分でない。
このため、本実施例の場合には、各ＤＡコンバータ毎に
積分時定数の値を個別に較正するための調整部分を設け
る必要がある。
【００３１】以上説明した本発明の第１および第２の実
施例によれば、図７に示した積分回路１５として、サン
プル周期の変化に応じて積分時定数τを変化させること
ができる積分回路を用いるので、例えば、前記した図９
に示すようにサンプル周期が２倍になった場合、積分時
定数τが２倍となり、図９おける積分回路１５の出力Ｆ
の傾きを半分とすることができる。したがって、図９の
ように、サンプル周期が２倍になっても、利得を図８の
場合と同じとすることができる。
施例によれば、図７に示した積分回路１５として、サン
プル周期の変化に応じて積分時定数τを変化させること
ができる積分回路を用いるので、例えば、前記した図９
に示すようにサンプル周期が２倍になった場合、積分時
定数τが２倍となり、図９おける積分回路１５の出力Ｆ
の傾きを半分とすることができる。したがって、図９の
ように、サンプル周期が２倍になっても、利得を図８の
場合と同じとすることができる。
【００３２】図５は本発明の第３の実施例を示す図であ
る。本発明の第３の実施例は図７に示した減算回路１４
の利得をサンプル周期に応じて変化させ、サンプル周期
による利得の変化を補償する実施例であり、図５には減
算回路１５の１実施例が示されている。図５において、
ＯＰ３は演算増幅器、ＲＦ１ないしＲＦＮ、Ｒ１ないし
ＲＮおよびＲＩ１，ＲＩ２は抵抗、Ｓ１，Ｓ２はスイッ
チである。
る。本発明の第３の実施例は図７に示した減算回路１４
の利得をサンプル周期に応じて変化させ、サンプル周期
による利得の変化を補償する実施例であり、図５には減
算回路１５の１実施例が示されている。図５において、
ＯＰ３は演算増幅器、ＲＦ１ないしＲＦＮ、Ｒ１ないし
ＲＮおよびＲＩ１，ＲＩ２は抵抗、Ｓ１，Ｓ２はスイッ
チである。
【００３３】同図に示す本発明の第３の実施例におい
て、演算増幅器ＯＰ３は帰還回路に設けられた抵抗ＲＦ
１ないしＲＦＮおよび入力回路に設けられた抵抗Ｒ１な
いしＲＮおよびＲＩ１，ＲＩ２により差動増幅器を構成
しており、入力端子Ｃ，Ｄの差を出力端子Ｅに出力す
る。また、スイッチＳ１，Ｓ２は、連動して作動するリ
レーあるいは切換えスイッチなどの手段により切り換え
られるスイッチであり、サンプル周期に応じて抵抗ＲＦ
１ないしＲＦＮおよび抵抗Ｒ１ないしＲＮを切り換え、
差動増幅器の利得を変化させる。
て、演算増幅器ＯＰ３は帰還回路に設けられた抵抗ＲＦ
１ないしＲＦＮおよび入力回路に設けられた抵抗Ｒ１な
いしＲＮおよびＲＩ１，ＲＩ２により差動増幅器を構成
しており、入力端子Ｃ，Ｄの差を出力端子Ｅに出力す
る。また、スイッチＳ１，Ｓ２は、連動して作動するリ
レーあるいは切換えスイッチなどの手段により切り換え
られるスイッチであり、サンプル周期に応じて抵抗ＲＦ
１ないしＲＦＮおよび抵抗Ｒ１ないしＲＮを切り換え、
差動増幅器の利得を変化させる。
【００３４】図５に示す減算回路において、入力端子Ｃ
の入力電圧をＶi2，入力端子Ｄの入力電圧をＶi1、差動
増幅器の利得をｋとすると、出力端子Ｄの出力電圧Ｖo
は下式（９）で表される。 Ｖo ＝ｋ（Ｖi1−Ｖi2） （９） 差動増幅器の利得ｋは、帰還回路に設けられた抵抗ＲＦ
１ないしＲＦＮおよび入力回路に設けられた抵抗Ｒ１な
いしＲＮおよびＲＩ１，ＲＩ２の４本の抵抗の比率によ
り定まるが、出力電圧Ｖo を２つの入力信号の差（Ｖi1
−Ｖi2）に比例させて利得ｋを変えるには、少なくとも
２本の抵抗（抵抗ＲＦ１ないしＲＦＮおよび抵抗Ｒ１な
いしＲＮ）を変える必要がある。
の入力電圧をＶi2，入力端子Ｄの入力電圧をＶi1、差動
増幅器の利得をｋとすると、出力端子Ｄの出力電圧Ｖo
は下式（９）で表される。 Ｖo ＝ｋ（Ｖi1−Ｖi2） （９） 差動増幅器の利得ｋは、帰還回路に設けられた抵抗ＲＦ
１ないしＲＦＮおよび入力回路に設けられた抵抗Ｒ１な
いしＲＮおよびＲＩ１，ＲＩ２の４本の抵抗の比率によ
り定まるが、出力電圧Ｖo を２つの入力信号の差（Ｖi1
−Ｖi2）に比例させて利得ｋを変えるには、少なくとも
２本の抵抗（抵抗ＲＦ１ないしＲＦＮおよび抵抗Ｒ１な
いしＲＮ）を変える必要がある。
【００３５】このため、図５に示すスイッチＳ１，Ｓ２
は連動して抵抗ＲＦ１ないしＲＦＮおよび抵抗Ｒ１ない
しＲＮを切り換え、差動増幅器の利得ｋを変化させる。
すなわち、差動増幅器の利得ｋを、サンプル周期Ｔに対
して、次の（１０）式のように定めることにより、直線
補間回路の利得をサンプル周期に対して、一定にするこ
とが出来る。
は連動して抵抗ＲＦ１ないしＲＦＮおよび抵抗Ｒ１ない
しＲＮを切り換え、差動増幅器の利得ｋを変化させる。
すなわち、差動増幅器の利得ｋを、サンプル周期Ｔに対
して、次の（１０）式のように定めることにより、直線
補間回路の利得をサンプル周期に対して、一定にするこ
とが出来る。
【００３６】 Ｔ×ｋ＝一定 （１０） 以上のように、本実施例によれば、図７に示した減算回
路１４の利得をサンプル周期Ｔに応じて変化させること
ができるので、直線補間回路の利得をサンプル周期Ｔが
変化しても一定とすることができる。なお、上記実施例
においては、切り換える抵抗の数が図２に示した実施例
のものの２倍となり、構成が複雑となる欠点がある。
路１４の利得をサンプル周期Ｔに応じて変化させること
ができるので、直線補間回路の利得をサンプル周期Ｔが
変化しても一定とすることができる。なお、上記実施例
においては、切り換える抵抗の数が図２に示した実施例
のものの２倍となり、構成が複雑となる欠点がある。
【００３７】本発明の第４の実施例は図７に示す直線補
間回路に、別途、可変利得回路を設け、その利得をサン
プル周期に応じて変化させ、サンプル周期による利得の
変化を補償する実施例であり、図６には、可変利得回路
の１実施例が示されている。図６において、ＯＰ４は演
算増幅器、ＤＡ２は図４に示した乗算形ＤＡコンバー
タ、ＲＦ１は抵抗である。演算増幅器ＯＰ４は帰還回路
に設けられた抵抗ＲＦ１と入力回路に設けられた乗算形
ＤＡコンバータＤＡ２により可変利得回路を構成してい
る。
間回路に、別途、可変利得回路を設け、その利得をサン
プル周期に応じて変化させ、サンプル周期による利得の
変化を補償する実施例であり、図６には、可変利得回路
の１実施例が示されている。図６において、ＯＰ４は演
算増幅器、ＤＡ２は図４に示した乗算形ＤＡコンバー
タ、ＲＦ１は抵抗である。演算増幅器ＯＰ４は帰還回路
に設けられた抵抗ＲＦ１と入力回路に設けられた乗算形
ＤＡコンバータＤＡ２により可変利得回路を構成してい
る。
【００３８】また、ＤＡコンバータＤＡ２は図４に示し
た電流入力形の乗算形ＤＡコンバータであり、図３に示
した場合と同様、ＤＡコンバータの端子ＶREF は図６の
Ｅ１点に接続され、また、図４に示す出力端子ＯＵＴ１
およびＯＵＴ２はそれぞれ図６の演算増幅器ＯＰ４の入
力端およびアースに接続される。本実施例において、図
６の可変利得回路は、図７における減算回路１４と積分
回路１５の間に設けることが望ましいが、その他、積分
回路１５の出力側あるはサンプル・ホールド回路１２の
入力側、出力側に設けることができる。
た電流入力形の乗算形ＤＡコンバータであり、図３に示
した場合と同様、ＤＡコンバータの端子ＶREF は図６の
Ｅ１点に接続され、また、図４に示す出力端子ＯＵＴ１
およびＯＵＴ２はそれぞれ図６の演算増幅器ＯＰ４の入
力端およびアースに接続される。本実施例において、図
６の可変利得回路は、図７における減算回路１４と積分
回路１５の間に設けることが望ましいが、その他、積分
回路１５の出力側あるはサンプル・ホールド回路１２の
入力側、出力側に設けることができる。
【００３９】図６において、ＤＡコンバータＤＡ２の出
力電流ｉは前記した（３）式で表されるので、抵抗ＲＦ
１の抵抗値をＲ、ＤＡコンバータＤＡ２の入力電圧をＶ
i とすると、演算増幅器ＯＰ４の出力電圧Ｖo は下式
（１１）で表される。 Ｖo ＝−Ｒ×ｉ＝−Ｖi ×（Ｒ／ｒ）×（Ｄ／２N ） （１１） ところで、前記したように、ＤＡコンバータのラダー抵
抗の値はばらつくが、演算増幅器ＯＰ４の帰還抵抗ＲＦ
１として、ＤＡコンバータＤＡ２に内蔵された抵抗（図
４において、出力端子ＯＵＴ１に一端が接続され、他端
が外部端子として出力されている抵抗）を用いれば、ラ
ダー抵抗の値のばらつきを相殺することができる。
力電流ｉは前記した（３）式で表されるので、抵抗ＲＦ
１の抵抗値をＲ、ＤＡコンバータＤＡ２の入力電圧をＶ
i とすると、演算増幅器ＯＰ４の出力電圧Ｖo は下式
（１１）で表される。 Ｖo ＝−Ｒ×ｉ＝−Ｖi ×（Ｒ／ｒ）×（Ｄ／２N ） （１１） ところで、前記したように、ＤＡコンバータのラダー抵
抗の値はばらつくが、演算増幅器ＯＰ４の帰還抵抗ＲＦ
１として、ＤＡコンバータＤＡ２に内蔵された抵抗（図
４において、出力端子ＯＵＴ１に一端が接続され、他端
が外部端子として出力されている抵抗）を用いれば、ラ
ダー抵抗の値のばらつきを相殺することができる。
【００４０】すなわち、ＤＡコンバータに内蔵された抵
抗はラダー抵抗と同一の条件で製造されるので、内蔵さ
れた抵抗とラダー抵抗の相互間のばらつきは非常にすく
なく、ラダー抵抗値の標準値からのずれを内蔵抵抗値の
標準値からのずれにより相殺することができる。ＤＡコ
ンバータに内蔵された抵抗の抵抗値はＤＡコンバータ内
のラダー抵抗の定数ｒと等しいので、帰還抵抗ＲＦ１と
して、ＤＡコンバータＤＡ２に内蔵された抵抗を用いた
場合には、演算増幅器ＯＰ４の出力電圧Ｖo は下式（１
２）で表される。
抗はラダー抵抗と同一の条件で製造されるので、内蔵さ
れた抵抗とラダー抵抗の相互間のばらつきは非常にすく
なく、ラダー抵抗値の標準値からのずれを内蔵抵抗値の
標準値からのずれにより相殺することができる。ＤＡコ
ンバータに内蔵された抵抗の抵抗値はＤＡコンバータ内
のラダー抵抗の定数ｒと等しいので、帰還抵抗ＲＦ１と
して、ＤＡコンバータＤＡ２に内蔵された抵抗を用いた
場合には、演算増幅器ＯＰ４の出力電圧Ｖo は下式（１
２）で表される。
【００４１】 Ｖo ＝−Ｖi ×（Ｄ／２N ） （１２） ここで、図６に示す可変利得回路の利得をＧとすると、
利得Ｇは下式（１３）で表される。 Ｇ＝Ｖo ／Ｖi ＝−（Ｄ／２N ） （１３） 図７に示した直線補間回路に上記利得Ｇを持つ可変利得
回路を付加すると、直線補間回路全体の出力ΔＥN は下
式（１４）で表される。
利得Ｇは下式（１３）で表される。 Ｇ＝Ｖo ／Ｖi ＝−（Ｄ／２N ） （１３） 図７に示した直線補間回路に上記利得Ｇを持つ可変利得
回路を付加すると、直線補間回路全体の出力ΔＥN は下
式（１４）で表される。
【００４２】 ΔＥN ＝Ｇ×ｋ（ＶN −ＶN-1 ）×Ｔ／ｒ ＝−（Ｄ／２N ）×ｋ（ＶN −ＶN-1 ）×Ｔ／ｒ （１４） したがって、デジタル制御データＤを下式（１５）のよ
うに定めることによりサンプル周期が変化しても、直線
補間回路全体の利得を一定とすることができる。
うに定めることによりサンプル周期が変化しても、直線
補間回路全体の利得を一定とすることができる。
【００４３】 Ｔ×Ｄ＝一定 （１５） 以上のように、本実施例によれば、図７に可変利得回路
を付加して、その利得をサンプル周期Ｔに応じて変化さ
せることができるので、直線補間回路の利得をサンプル
周期Ｔが変化しても一定とすることができる。また、第
１および第３の実施例に示したように抵抗値を切り換え
るスイッチを用いる必要がないので、構成を簡単にする
ことができる。
を付加して、その利得をサンプル周期Ｔに応じて変化さ
せることができるので、直線補間回路の利得をサンプル
周期Ｔが変化しても一定とすることができる。また、第
１および第３の実施例に示したように抵抗値を切り換え
るスイッチを用いる必要がないので、構成を簡単にする
ことができる。
【００４４】さらに、演算増幅器ＯＰ４の帰還抵抗とし
て、ＤＡコンバータ内蔵の抵抗を用いることができるの
で、第２の実施例のように、各ＤＡコンバータのラダー
抵抗のばらつきを個別に較正するための調整部分を設け
る必要がない。なお、上記実施例においては、アナログ
信号をサンプルした階段状の波形を線分により補間する
場合について説明したが、本発明は上記実施例に限定さ
れるものではなく、例えば、ＤＡコンバータの出力信号
など、階段状の変化する信号を補間する場合にも適用す
ることができる。
て、ＤＡコンバータ内蔵の抵抗を用いることができるの
で、第２の実施例のように、各ＤＡコンバータのラダー
抵抗のばらつきを個別に較正するための調整部分を設け
る必要がない。なお、上記実施例においては、アナログ
信号をサンプルした階段状の波形を線分により補間する
場合について説明したが、本発明は上記実施例に限定さ
れるものではなく、例えば、ＤＡコンバータの出力信号
など、階段状の変化する信号を補間する場合にも適用す
ることができる。
【００４５】
【発明の効果】以上説明したことから明らかなように、
本発明は、サンプル周期の変化にともなう直線補間回路
の利得の変化を、利得補償手段により補償しているの
で、サンプル周期が変化しても直線補間回路の利得を一
定に保つことができる。
本発明は、サンプル周期の変化にともなう直線補間回路
の利得の変化を、利得補償手段により補償しているの
で、サンプル周期が変化しても直線補間回路の利得を一
定に保つことができる。
【図１】本発明の基本構成を示す図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】乗算形ＤＡコンバータの構成を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】本発明の第４の実施例を示す図である。
【図７】本発明の前提となる従来の直線補間回路を示す
図である。
図である。
【図８】従来の直線補間回路のタイム・チャートを示す
図である。
図である。
【図９】従来の直線補間回路のタイム・チャートを示す
図である。
図である。
２ サンプ
ル・ホールド回路 ３ 遅延回
路 ４ 減算回
路 ５ 可変利
得回路 ６ 積分回
路 ７ 利得補
償手段 ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４ 演算増
幅器 Ｃ１ コンデ
ンサ ＤＡ１、ＤＡ２ 乗算形
ＤＡコンバータ Ｒ１…ＲＮ、ＲＦ１…ＲＦＮ、ＲＩ１，ＲＩ２ 抵抗 Ｓ１，Ｓ２ スイッ
チ
ル・ホールド回路 ３ 遅延回
路 ４ 減算回
路 ５ 可変利
得回路 ６ 積分回
路 ７ 利得補
償手段 ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４ 演算増
幅器 Ｃ１ コンデ
ンサ ＤＡ１、ＤＡ２ 乗算形
ＤＡコンバータ Ｒ１…ＲＮ、ＲＦ１…ＲＦＮ、ＲＩ１，ＲＩ２ 抵抗 Ｓ１，Ｓ２ スイッ
チ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (4)
- 【請求項１】 一定周期で入力信号をサンプルして、つ
ぎのサンプル時点まで前回のサンプル値を保持すること
により、階段状に不連続に変化する出力を発生するサン
プル・ホールド回路（２）と、 サンプル・ホールド回路（２）の出力を１サンプル周期
だけ遅延させる遅延回路（３）と、 遅延回路（３）とサンプル・ホールド回路（２）の出力
の差を求めることにより、サンプル・ホールド回路
（２）の出力の変化分を求める減算回路（４）と、 減算回路（４）の出力を積分する積分回路（６）とを備
え、階段状に不連続に変化する信号を、その各サンプル
時点を線分で結んだ三角波状の信号に変換する直線補間
方式において、 サンプル周期に応じて、階段状に変化する信号から、三
角波状の信号に変換する際の変換利得を変化させる利得
補償手段（７）を設け、利得補償手段（７）により、サ
ンプル周期の変化によっても、階段状に変化する信号か
ら、三角波状の信号に変換する際の変換利得が一定とな
るよう補償することを特徴とする直線補間方式。 - 【請求項２】 前記利得補償手段として、積分回路
（６）の時定数を可変とすることを特徴とする請求項１
の直線補間方式。 - 【請求項３】 前記利得補償手段として、減算回路
（４）の利得を可変とすることを特徴とする請求項１の
直線補間方式。 - 【請求項４】 前記利得補償手段として、別途、可変利
得回路（５）を付加することを特徴とする請求項１の直
線補間方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03075992A JP3174608B2 (ja) | 1992-02-18 | 1992-02-18 | 直線補間方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03075992A JP3174608B2 (ja) | 1992-02-18 | 1992-02-18 | 直線補間方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235762A JPH05235762A (ja) | 1993-09-10 |
| JP3174608B2 true JP3174608B2 (ja) | 2001-06-11 |
Family
ID=12312619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03075992A Expired - Fee Related JP3174608B2 (ja) | 1992-02-18 | 1992-02-18 | 直線補間方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3174608B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279180B2 (en) * | 2006-05-02 | 2012-10-02 | Apple Inc. | Multipoint touch surface controller |
-
1992
- 1992-02-18 JP JP03075992A patent/JP3174608B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235762A (ja) | 1993-09-10 |
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