JP3174523B2 - Layout input device and method, and layout verification device and method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、レイアウト入力装
置および方法、ならびにレイアウト検証装置および方法
に関する。The present invention relates to a layout input device and method, and a layout verification device and method.

【０００２】[0002]

【従来の技術】近年、半導体集積回路の集積度は益々向
上し、動作速度も速くなってきた。これに伴い、種々の
大規模なシステムが、ワンチップ上に形成した半導体集
積回路によって実現されつつあり、そのようなシステム
の小型化・低価格化に大きく貢献している。2. Description of the Related Art In recent years, the degree of integration of semiconductor integrated circuits has been increasing and the operating speed has been increasing. Along with this, various large-scale systems are being realized by semiconductor integrated circuits formed on one chip, and have greatly contributed to miniaturization and cost reduction of such systems.

【０００３】しかしながら、最小寸法がクオーターミク
ロン以下に縮小された半導体集積回路を製造するために
は、特に多額の設備投資が必要となってきている。ま
た、半導体集積回路のチップ面積の増加や高集積化に伴
って、製造歩留まりを高くすることも困難となってきて
いる。このため、大規模なシステムをワンチップの大規
模半導体集積回路で実現するよりも、旧世代のプロセス
で作られた寸法の比較的に大きな複数の半導体集積回路
を組み合わせて実現するほうが低価格化に適している場
合もある。[0003] However, in order to manufacture a semiconductor integrated circuit having a minimum dimension reduced to a quarter micron or less, a large capital investment is particularly required. Also, as the chip area of semiconductor integrated circuits increases and the degree of integration increases, it has become difficult to increase the manufacturing yield. For this reason, it is more cost-effective to combine a large number of semiconductor integrated circuits with relatively large dimensions manufactured by the previous generation process than to implement a large-scale system with a single-chip large-scale semiconductor integrated circuit. It may be suitable for

【０００４】そこで、半導体集積回路の製造コストを削
減し、実装面積を小さくすることを目的として、図３４
（ａ）から（ｄ）に示すような実装技術が提案された。
この実装技術によれば、図３４（ａ）に示すような第１
のＬＳＩが形成された半導体チップ（第１のＬＳＩチッ
プ）と第２のＬＳＩが形成された半導体チップ（第２の
ＬＳＩチップ）とが重なり合うようにして一つのパッケ
ージ内に実装される。例えば、第１のＬＳＩチップとし
ては、ＣＰＵ（中央演算処理ユニット）が形成された半
導体集積回路チップが用いられ、第２のＬＳＩチップと
しては、ＳＲＡＭ（スタティックラム）が形成された半
導体集積回路チップが用いられる。To reduce the manufacturing cost and the mounting area of a semiconductor integrated circuit, FIG.
Mounting techniques as shown in (a) to (d) have been proposed.
According to this mounting technology, the first as shown in FIG.
The semiconductor chip (first LSI chip) on which the above LSI is formed and the semiconductor chip (second LSI chip) on which the second LSI is formed are mounted in one package so as to overlap. For example, a semiconductor integrated circuit chip on which a CPU (central processing unit) is formed is used as the first LSI chip, and a semiconductor integrated circuit chip on which an SRAM (static ram) is formed as the second LSI chip Is used.

【０００５】通常の半導体集積回路は、半導体基板（半
導体チップ）の一つの主面に形成された多数の半導体素
子やこれらの素子を相互接続する配線によって形成され
る。フリップ・スタック実装によれば、図３４（ｂ）か
ら（ｄ）に示すように、半導体集積回路が形成されてい
る面が対向するようにして２つの半導体チップが配置さ
れる。パッケージの端子ピン（不図示）は、第１のＬＳ
Ｉチップの周辺に設けられたボンディングパッドに対し
てボンデイングワイヤを介して電気的に接続されてい
る。他方、第２のＬＳＩチップの入出力端子Ｉ／Ｏは、
第１のＬＳＩチップ上に特別に設けられたフリップ・ス
タック実装用入出力端子に接続されている。このような
接続を行うため、第１のＬＳＩチップ及び第２のＬＳＩ
チップは、図３４（ａ）に示すように、「ミラー反転」
の関係にある電気的接続部を備えている必要がある。A typical semiconductor integrated circuit is formed by a large number of semiconductor elements formed on one main surface of a semiconductor substrate (semiconductor chip) and wiring interconnecting these elements. According to the flip stack mounting, as shown in FIGS. 34B to 34D, two semiconductor chips are arranged so that the surfaces on which the semiconductor integrated circuits are formed face each other. The terminal pins (not shown) of the package are the first LS
It is electrically connected to bonding pads provided around the I chip via bonding wires. On the other hand, the input / output terminal I / O of the second LSI chip is
It is connected to a flip stack mounting input / output terminal specially provided on the first LSI chip. In order to make such a connection, a first LSI chip and a second LSI
The chip has a “mirror inversion” as shown in FIG.
It is necessary to provide an electrical connection having the following relationship.

【０００６】前述したように、従来のフリップ・スタッ
ク実装技術によれば、第１及び第２のＬＳＩとして、Ｃ
ＰＵやＳＲＡＭのように、機能および用途の異なる２つ
の半導体集積回路が用いられていた。これら２つの半導
体集積回路に関するレイアウト設計は、ミラー反転の関
係にある接続部の座標のみが規定された後、従来のレイ
アウト入力方法に従って、各々半導体集積回路について
全く独立に行われてきた。As described above, according to the conventional flip stack mounting technology, the first and second LSIs are C
Two semiconductor integrated circuits having different functions and applications, such as a PU and an SRAM, have been used. The layout design for these two semiconductor integrated circuits has been performed completely independently for each of the semiconductor integrated circuits according to a conventional layout input method, after only the coordinates of the connection portions having a mirror inversion relationship are defined.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、従来の
レイアウト入力方法によれば、２つのＬＳＩについて、
同時にレイアウト設計を行うことができなかった。この
ため、最適なレイアウトを決定することが困難であり、
レイアウト設計に要する期間が増加していた。また、レ
イアウト検証も２つのＬＳＩについて全く独立に行う必
要があったため、個々のＬＳＩの為のネットリスト作成
工程数が増加するという問題かあった。更に、２つのＬ
ＳＩの接続確認は人手に頼っていたため、検証時間が増
加し、信頼性が低下する問題もあった。However, according to the conventional layout input method, two LSIs are required.
At the same time, layout design could not be performed. For this reason, it is difficult to determine the optimal layout,
The time required for layout design has increased. In addition, since the layout verification must be performed completely independently for the two LSIs, there is a problem that the number of steps for creating a netlist for each LSI increases. Furthermore, two L
Since the connection confirmation of the SI relies on human beings, there is a problem that the verification time is increased and the reliability is reduced.

【０００８】本発明は上記観点に鑑みてなされたもので
あり、その目的とするところは、複数のＬＳＩを同時に
レイアウトすることのできるレイアウト入力装置および
方法、ならびに複数のＬＳＩのレイアウトを同時に検証
することのできるレイアウト検証装置および方法を提供
することにある。The present invention has been made in view of the above viewpoints, and has as its object to provide a layout input apparatus and method capable of simultaneously laying out a plurality of LSIs, and to simultaneously verify layouts of a plurality of LSIs. It is an object of the present invention to provide a layout verification apparatus and method capable of performing the above.

【０００９】[0009]

【課題を解決するための手段】本発明のレイアウト入力
装置は、第１の半導体集積回路が形成された半導体チッ
プと、第２の半導体集積回路が形成された半導体チップ
とを、第１および第２の半導体集積回路同士が接続され
るように相互に重なり合わせて実装する際に、第１およ
び第２の半導体集積回路のレイアウト設計するために使
用されるレイアウト入力装置であって、第１の半導体集
積回路に含まれる第１の回路部分の位置を示す第１の座
標情報と第２の半導体集積回路に含まれる第２の回路部
分の位置を示す第２の座標情報とを入力する入力部と、
該第２の座標情報に対して所定の座標変換を行う制御部
と、該第１の座標情報を該第１の半導体集積回路のレイ
アウトを表す第１のレイアウトデータの少なくとも一部
として格納し、該座標変換された第２の座標情報を該第
２の半導体集積回路のレイアウトを表す第２のレイアウ
トデータの少なくとも一部として格納する格納部とを備
えており、これにより上記目的が達成される。A layout input device according to the present invention comprises a semiconductor chip on which a first semiconductor integrated circuit is formed.
And a semiconductor chip on which a second semiconductor integrated circuit is formed
Is connected between the first and second semiconductor integrated circuits.
When mounting on top of each other,
And the layout design of the second semiconductor integrated circuit.
Layout input device used, wherein first coordinate information indicating a position of a first circuit portion included in a first semiconductor integrated circuit and a position of a second circuit portion included in a second semiconductor integrated circuit An input unit for inputting second coordinate information indicating
A control unit for performing predetermined coordinate conversion on the second coordinate information; storing the first coordinate information as at least a part of first layout data representing a layout of the first semiconductor integrated circuit; A storage unit for storing the coordinate-transformed second coordinate information as at least a part of second layout data representing a layout of the second semiconductor integrated circuit, thereby achieving the object described above. .

【００１０】前記制御部は、前記第２の座標情報を前記
格納部に格納する際に前記所定の座標変換を行ってもよ
い。The control section may perform the predetermined coordinate conversion when storing the second coordinate information in the storage section.

【００１１】前記制御部は、前記第２の座標情報の入力
に応答して前記所定の座標変換を行ってもよい。The control unit may perform the predetermined coordinate conversion in response to the input of the second coordinate information.

【００１２】前記所定の座標変換は、所定の軸に対する
対称変換を含んでいてもよい。[0012] The predetermined coordinate transformation may include a symmetric transformation with respect to a predetermined axis.

【００１３】前記所定の座標変換は、所定の方向に沿っ
た平行移動をさらに含んでいてもよい。[0013] The predetermined coordinate transformation may further include a parallel movement along a predetermined direction.

【００１４】前記第１のレイアウトデータのための第１
の座標系は、前記第２のレイアウトデータのための第２
の座標系とは異なっていてもよい。The first data for the first layout data
Is a second coordinate system for the second layout data.
May be different from the coordinate system.

【００１５】前記第１の座標系および第２の座標系のそ
れぞれは、Ｘ軸とＹ軸とを有しており、該第１の座標系
における原点は、該第２の座標系における原点に対して
該Ｘ軸の方向に所定のＸオフセットだけシフトしてお
り、該Ｙ軸の方向に所定のＹオフセットだけシフトして
いてもよい。Each of the first coordinate system and the second coordinate system has an X axis and a Y axis, and the origin in the first coordinate system is set to the origin in the second coordinate system. On the other hand, it may be shifted by a predetermined X offset in the direction of the X axis, and may be shifted by a predetermined Y offset in the direction of the Y axis.

【００１６】前記所定のＹオフセット＝０であってもよ
い。[0016] The predetermined Y offset may be zero.

【００１７】前記所定のＸオフセット＝０、かつ、前記
所定のＹオフセット＝０であってもよい。The predetermined X offset = 0 and the predetermined Y offset = 0.

【００１８】本発明のレイアウト入力方法は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１および第２の半導体集
積回路のレイアウト設計するために実施されるレイアウ
ト入力方法であって、第１の半導体集積回路に含まれる
第１の回路部分の位置を示す第１の座標情報と第２の半
導体集積回路に含まれる第２の回路部分の位置を示す第
２の座標情報とを入力するステップと、該第２の座標情
報に対して所定の座標変換を行うステップと、該第１の
座標情報を該第１の半導体集積回路のレイアウトを表す
第１のレイアウトデータの少なくとも一部として格納
し、該座標変換された第２の座標情報を該第２の半導体
集積回路のレイアウトを表す第２のレイアウトデータの
少なくとも一部として格納するステップとを包含してお
り、これにより上記目的が達成される。According to the layout input method of the present invention, the first half
A semiconductor chip on which a conductor integrated circuit is formed and a second semiconductor
A semiconductor chip on which a body integrated circuit is formed;
The second semiconductor integrated circuits overlap each other so as to be connected to each other.
When mounting together, the first and second semiconductor
Layout implemented for layout design of integrated circuit
A first coordinate information indicating a position of a first circuit portion included in the first semiconductor integrated circuit and a second coordinate information indicating a position of a second circuit portion included in the second semiconductor integrated circuit. Inputting the second coordinate information, performing a predetermined coordinate conversion on the second coordinate information, and converting the first coordinate information into a first coordinate representing a layout of the first semiconductor integrated circuit. Storing the converted second coordinate information as at least a part of the second layout data representing the layout of the second semiconductor integrated circuit. Thus, the above object is achieved.

【００１９】本発明のレイアウト検証装置は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１および第２の半導体集
積回路のレイアウトを検証するレイアウト検証装置であ
って、第１の半導体集積回路のレイアウトを表す第１の
レイアウトデータと第２の半導体集積回路のレイアウト
を表す第２のレイアウトデータと第１の半導体集積回路
と第２の半導体集積回路とを接続する接続部の位置を規
定する接続情報とを格納する格納部と、該接続情報に基
づいて、該接続部の位置に対応する第１のレイアウトデ
ータにおける第１の位置と該接続部の位置に対応する第
２のレイアウトデータにおける第２の位置とを特定し、
該第１の位置と該第２の位置とが接続されているとみな
して、該第１および第２の半導体集積回路のレイアウト
を検証する制御部とを備えており、これにより上記目的
が達成される。The layout verification apparatus according to the present invention has a first half.
A semiconductor chip on which a conductor integrated circuit is formed and a second semiconductor
A semiconductor chip on which a body integrated circuit is formed;
The second semiconductor integrated circuits overlap each other so as to be connected to each other.
When mounting together, the first and second semiconductor
A layout verification device that verifies the layout of integrated circuits.
I, the first layout data and the second layout data representing a layout of the second semiconductor integrated circuit and the first semiconductor integrated circuit and the second semiconductor integrated circuit that represents the layout of the first semiconductor integrated circuit A storage unit for storing connection information defining a position of a connection unit to be connected, and a first position and a position of the connection unit in first layout data corresponding to the position of the connection unit based on the connection information And a second position in the second layout data corresponding to
A control unit for verifying the layout of the first and second semiconductor integrated circuits by assuming that the first position and the second position are connected to each other, thereby achieving the above object. Is done.

【００２０】前記接続部の位置と前記第１の位置と前記
第２の位置とは、同一の座標によって表されてもよい。[0020] The position of the connection portion, the first position, and the second position may be represented by the same coordinates.

【００２１】前記第１のレイアウトデータは複数の第１
の層を含んでおり、前記第２のレイアウトデータは複数
の第２の層を含んでおり、前記第１の位置は、該複数の
第１の層のうち前記接続部が形成されている第１の層に
設けられており、前記第２の位置は、該複数の第２の層
のうち該接続部が形成されている第２の層に設けられて
いてもよい。The first layout data includes a plurality of first layout data.
And the second layout data includes a plurality of second layers, and the first position is a position where the connection portion of the plurality of first layers is formed. The second position may be provided on one layer, and the second position may be provided on a second layer of the plurality of second layers on which the connection portion is formed.

【００２２】前記接続部が形成されている前記第１の層
は、前記複数の第１の層のうち最上位層であり、該接続
部が形成されている前記第２の層は、前記複数の第２の
層のうち最上位層であってもよい。The first layer on which the connection portion is formed is an uppermost layer of the plurality of first layers, and the second layer on which the connection portion is formed is formed of the plurality of first layers. Of the second layer may be the uppermost layer.

【００２３】前記制御部は、前記第１のレイアウトデー
タと前記第２のレイアウトデータとが同一の座標系上で
互いに重なり合わないように、該第１のレイアウトデー
タと該第２のレイアウトデータとを配置し、該第１のレ
イアウトデータに含まれる第１の層と該第２のレイアウ
トデータに含まれる第２の層とを１つの処理単位とし
て、検証処理を実行してもよい。The control unit may control the first layout data and the second layout data so that the first layout data and the second layout data do not overlap each other on the same coordinate system. May be arranged, and the verification process may be executed using the first layer included in the first layout data and the second layer included in the second layout data as one processing unit.

【００２４】前記制御部は、前記第１および第２のレイ
アウトデータとネットリストとを照合してもよい。[0024] The control unit may collate the first and second layout data with a net list.

【００２５】前記制御部は、前記第１および第２のレイ
アウトデータによって表される論理素子の入出力間のオ
ープン／ショートを検証してもよい。The control unit may verify open / short between input and output of the logic element represented by the first and second layout data.

【００２６】本発明のレイアウト検証方法は、第１の半
導体集積回路が形成された半導体チップと、第２の半導
体集積回路が形成された半導体チップとを、第１および
第２の半導体集積回路同士が接続されるように相互に重
なり合わせて実装する際に、第１の半導体集積回路のレ
イアウトを表す第１のレイアウトデータと第２の半導体
集積回路のレイアウトを表す第２のレイアウトデータと
第１の半導体集積回路と第２の半導体集積回路とを接続
する接続部の位置を規定する接続情報とに基づいて、第
１および第２の半導体集積回路のレイアウトを検証する
レイアウト検証方法であって、ａ）該接続情報に基づい
て、該接続部の位置に対応する第１のレイアウトデータ
における第１の位置と該接続部の位置に対応する第２の
レイアウトデータにおける第２の位置とを特定するステ
ップと、ｂ）該第１の位置と該第２の位置とが接続され
ているとみなして、該第１および第２の半導体集積回路
のレイアウトを検証するステップとを包含しており、こ
れにより上記目的が達成される。The layout verification method according to the present invention employs a first half.
A semiconductor chip on which a conductor integrated circuit is formed and a second semiconductor
A semiconductor chip on which a body integrated circuit is formed;
The second semiconductor integrated circuits overlap each other so as to be connected to each other.
At the time of mounting together, the first layout data representing the layout of the first semiconductor integrated circuit, the second layout data representing the layout of the second semiconductor integrated circuit, the first semiconductor integrated circuit, and the second A layout verification method for verifying a layout of a first and a second semiconductor integrated circuit based on connection information defining a position of a connection portion connecting the semiconductor integrated circuit, the method comprising: a) based on the connection information; Identifying a first position in the first layout data corresponding to the position of the connection portion and a second position in the second layout data corresponding to the position of the connection portion; b) the first position And verifying the layout of the first and second semiconductor integrated circuits assuming that the position of the first and second semiconductor integrated circuits are connected to each other. It is achieved.

【００２７】本発明では、上記構成により、２つのＬＳ
Ｉのレイアウトを同一画面上で重ね合わせて表示しなが
らレイアウトを行えるため、双方の変更情報が即座に反
映できるため、レイアウトの最適化が容易となり設計時
間も短縮可能である。In the present invention, with the above configuration, two LSs
Since the layout can be performed while the layout of I is superimposed and displayed on the same screen, the change information of both can be immediately reflected, so that the layout can be optimized easily and the design time can be shortened.

【００２８】また、本発明は上記した方法によって、２
つのＬＳＩのレイアウトを同時に読み込みその接続を予
め認識するため、２つのＬＳＩを合わせたネットリスト
のみでレイアウトの論理検証が可能であり、ネットリス
トの作成工数の削減と接続部の人手によるチェックによ
り生じるミスを削減できる。Further, the present invention provides a method according to the above-described method.
Since the layouts of two LSIs are read at the same time and their connections are recognized in advance, the logic of the layout can be verified only by the netlist combining the two LSIs. You can reduce mistakes.

【００２９】[0029]

【発明の実施の形態】本発明のレイアウト入力装置およ
び方法は、複数のＬＳＩを同時にレイアウトする能力を
提供する。このようなレイアウト入力装置および方法
は、フリップ・スタック実装に用いられる半導体チップ
のレイアウト設計に特に適している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The layout input apparatus and method of the present invention provide the ability to lay out a plurality of LSIs simultaneously. Such a layout input device and method are particularly suitable for layout design of a semiconductor chip used for flip stack mounting.

【００３０】図１（ａ）は、フリップ・スタック実装さ
れた２つのＬＳＩチップを模式的に示し、図１（ｂ）は
フリップ・スタック実装前の２つのＬＳＩチップのレイ
アウトを模式的に示している。図１（ａ）に示されるよ
うに、２つのチップを電気的に接続するために接続部
は、実装状態において、対向する位置に配置される。こ
れに対して、各チップ上に形成される半導体集積回路の
レイアウト図中の接続部は、図１（ｂ）に示されるよう
に、対向する位置から相互にシフトしている。FIG. 1A schematically shows two LSI chips mounted on a flip stack, and FIG. 1B schematically shows a layout of the two LSI chips before the flip stack is mounted. I have. As shown in FIG. 1A, a connection portion for electrically connecting two chips is arranged at a position facing each other in a mounted state. On the other hand, the connection portions in the layout diagram of the semiconductor integrated circuit formed on each chip are mutually shifted from opposing positions as shown in FIG. 1B.

【００３１】本発明によるレイアウト入力装置は、フリ
ップ・スタック実装された２つのＬＳＩチップについ
て、図１（ａ）のように重なり合う２つの半導体集積回
路部分を、第２のＬＳＩチップを透視した状態で表示す
る。このため、重なり合う２つのレイアウト図面の中で
２つのＬＳＩチップの接続部の位置がわかりやすく表示
される。その結果、レイアウト設計に要する時間が大幅
に短縮されることとなる。一方のレイアウトの変更情報
が即座に他方のレイアウトに反映できるため、重なり合
った２つのＬＳＩのレイアウトの最適化が容易となり、
設計時間も短縮される。In the layout input device according to the present invention, for two LSI chips mounted in a flip stack, two semiconductor integrated circuit portions overlapping each other as shown in FIG. 1A are seen through the second LSI chip. indicate. For this reason, the position of the connection portion of the two LSI chips is clearly displayed in the two overlapping layout drawings. As a result, the time required for the layout design is greatly reduced. Since the change information of one layout can be immediately reflected in the other layout, it is easy to optimize the layout of the two LSIs overlapping each other,
Design time is also reduced.

【００３２】フリップ・スタック実装に用いられる複数
の半導体集積回路は、例えば、レイアウト設計段階で、
複数の論理ブロックを含む単一の半導体集積回路を複数
の半導体集積回路部分に分割することによって得られ
る。このような半導体集積回路の分割は、例えば、単一
の半導体集積回路が複数の論理ブロックを含む場合にお
いて、その複数の論理ブロックのそれぞれについてその
論理ブロックの特徴を表すパラメータを抽出し、そのパ
ラメータに応じて複数の論理ブロックを複数のグループ
に分類することによって達成される。同一のグループに
属する論理ブロックが同一の半導体集積回路部分に割り
当てられる。A plurality of semiconductor integrated circuits used for flip-stack mounting are, for example, in a layout design stage.
It is obtained by dividing a single semiconductor integrated circuit including a plurality of logic blocks into a plurality of semiconductor integrated circuit portions. For example, in the case where a single semiconductor integrated circuit includes a plurality of logic blocks, such a division of the semiconductor integrated circuit extracts a parameter representing a characteristic of the logic block for each of the plurality of logic blocks, and extracts the parameter. This is achieved by classifying a plurality of logical blocks into a plurality of groups according to. Logical blocks belonging to the same group are assigned to the same semiconductor integrated circuit portion.

【００３３】図２（ａ）は、複数の論理ブロック（ＢＬ
Ｃ Ａ、ＢＬＣ Ｂ、ＢＬＣ Ｃ、及びＢＬＣ Ｄ）を含む
一つの半導体集積回路（ＬＳＩ ０）を模式的に示して
いる。ここで、論理ブロック（ＢＬＣ Ａ及びＢＬＣ
Ｂ）の動作速度は２５ＭＨｚであり、論理ブロック（Ｂ
ＬＣ Ｃ及びＢＬＣ Ｄ）の動作速度は５０ＭＨｚであ
る。複数の論理ブロック（ＢＬＣ Ａ、ＢＬＣ Ｂ、ＢＬ
Ｃ Ｃ、及びＢＬＣ Ｄ）は、それぞれ、異なる特徴や共
通する特徴を有している。例えば、ある論理ブロック
（ＢＬＣ Ｂ及びＢＬＣ Ｄ）がデジタル回路から形成さ
れ、他の論理ブロック（ＢＬＣ Ａ及びＢＬＣ Ｃ）がア
ナログ回路から形成されている場合がある。この場合、
デジタル回路かアナログ回路かという論理ブロックの特
徴を示すパラメータによって、これらの論理ブロック
を、第１のグループ（論理ブロックＢＬＣＡ及びＢＬＣ
Ｃ）と、第２のグループ（論理ブロックＢＬＣ Ｂ及び
ＢＬＣ Ｄ）とに分割することもできる。このように、
グループの分け方は、着目する特徴パラメータに応じて
異なる。FIG. 2A shows a plurality of logical blocks (BL
1 schematically illustrates one semiconductor integrated circuit (LSI 0) including CA, BLC B, BLC C, and BLC D). Here, the logical blocks (BLC A and BLC
The operating speed of B) is 25 MHz, and the logical block (B)
The operating speed of LC C and BLC D) is 50 MHz. A plurality of logical blocks (BLC A, BLC B, BL
CC and BLC D) have different features and common features, respectively. For example, some logic blocks (BLC B and BLC D) may be formed from digital circuits and other logic blocks (BLC A and BLC C) may be formed from analog circuits. in this case,
These logical blocks are classified into a first group (logical blocks BLCA and BLC) according to a parameter indicating the characteristics of the logical blocks such as digital circuits and analog circuits.
C) and a second group (logical blocks BLC B and BLC D). in this way,
The method of grouping differs depending on the feature parameter of interest.

【００３４】図２（ｂ）は、動作速度に基づいて、４つ
の論理ブロック（ＢＬＣ Ａ、ＢＬＣ Ｂ、ＢＬＣ Ｃ、
及びＢＬＣ Ｄ）を２つのグループに分割し、２つのグ
ループを各々２つの半導体チップに割り当てた場合を模
式的に示している。より詳細には、論理ブロック（ＢＬ
Ｃ Ａ及びＢＬＣ Ｂ）は、第１の半導体集積回路部分Ｌ
ＳＩ １に割り当てられ、論理ブロック（ＢＬＣ Ｃ及び
ＢＬＣ Ｄ）は、第２の半導体集積回路部分ＬＳＩ ２に
割り当てられている。これらの２つの半導体集積回路部
分は、各々、公知の半導体製造プロセスによって異なる
半導体チップ上に形成される。その後、マルチチップ実
装技術によって、複数の半導体チップが一つのパッケー
ジ内に実装され、電気的に相互接続される。このように
して、複数の半導体チップが、一つの半導体装置として
一体化される。FIG. 2B shows four logic blocks (BLC A, BLC B, BLC C,
And BLC D) are divided into two groups, and the two groups are each assigned to two semiconductor chips. More specifically, the logical block (BL
C A and BLC B) are the first semiconductor integrated circuit portion L
The logical blocks (BLC C and BLC D) are allocated to the second semiconductor integrated circuit part LSI 2. These two semiconductor integrated circuit portions are formed on different semiconductor chips by a known semiconductor manufacturing process. Thereafter, a plurality of semiconductor chips are mounted in one package by a multi-chip mounting technique and are electrically interconnected. Thus, a plurality of semiconductor chips are integrated as one semiconductor device.

【００３５】このように、レイアウト設計の段階で一つ
の半導体集積回路を複数の半導体集積回路部分に分割す
ることによって、マルチチップ実装に適した複数の半導
体集積回路チップを効率的に製造することが可能とな
る。また、こうして得られた複数の半導体集積回路部分
の各々は、特徴パラメータに基づいてグループ分けされ
た論理ブロックを構成要素として持つため、全体とし
て、無駄なスペースを省き、しかも、動作速度の向上に
適したレイアウトを得ることが可能となる。例えば、マ
ルチチップ実装される一対の半導体チップの一方には、
０．５μｍルールで設計された半導体集積回路部分が形
成され、他方には１．０μｍルールで設計された半導体
集積回路部分が形成される場合、設計ルールの緩い半導
体チップが相対的に高い歩留まりで安価に製造されるこ
とになるため、全体として半導体集積回路のパッケージ
価格が低減されることになる。また、モルチチップ実装
される複数の半導体チップ上に異なるクロック周波数で
動作する半導体集積回路部分を形成した場合は、それぞ
れの半導体集積回路部分が電力を無駄に消費することな
く、必要なクロック周波数で動作するため、全体して消
費電力が低減される。As described above, by dividing one semiconductor integrated circuit into a plurality of semiconductor integrated circuit portions at the stage of layout design, it is possible to efficiently manufacture a plurality of semiconductor integrated circuit chips suitable for multi-chip mounting. It becomes possible. In addition, since each of the plurality of semiconductor integrated circuit parts thus obtained has a logical block grouped based on the characteristic parameter as a constituent element, unnecessary space is omitted as a whole, and furthermore, the operation speed is improved. A suitable layout can be obtained. For example, one of a pair of semiconductor chips mounted on a multi-chip
When a semiconductor integrated circuit portion designed according to the 0.5 μm rule is formed, and a semiconductor integrated circuit portion designed according to the 1.0 μm rule is formed on the other side, a semiconductor chip having a loose design rule can be produced at a relatively high yield. Since the semiconductor integrated circuit is manufactured at low cost, the package price of the semiconductor integrated circuit is reduced as a whole. Also, when semiconductor integrated circuit portions operating at different clock frequencies are formed on a plurality of semiconductor chips mounted on a mortch chip, each of the semiconductor integrated circuit portions operates at a required clock frequency without wasting power. Therefore, power consumption is reduced as a whole.

【００３６】次に、図３を参照しながら、このような半
導体集積回路の分割工程を含む半導体集積回路の設計フ
ロー全体について、その概略を説明する。Next, the outline of the entire design flow of the semiconductor integrated circuit including the step of dividing the semiconductor integrated circuit will be described with reference to FIG.

【００３７】まず、図３に示されるように、構成ブロッ
クのパラメータによって各グループを定義した後、各グ
ループに応じた階層をネットリスト上に生成することに
よって、一つの半導体集積回路を少なくとも２つの半導
体集積回路部分に分割する。First, as shown in FIG. 3, after each group is defined by the parameters of the constituent blocks, a hierarchy corresponding to each group is generated on a netlist, thereby forming one semiconductor integrated circuit into at least two It is divided into semiconductor integrated circuit parts.

【００３８】次に、分割された半導体集積回路部分のレ
イアウト入力を行った後、各半導体集積回路部分のレイ
アウトルール検証を行う。その後、レイアウトされた半
導体集積回路とネットリストの間のレイアウト論理検証
を行う。Next, after inputting the layout of the divided semiconductor integrated circuit portions, the layout rules of each semiconductor integrated circuit portion are verified. Thereafter, layout logic verification between the laid-out semiconductor integrated circuit and the netlist is performed.

【００３９】このようにしてレイアウト設計が完了した
後、公知の方法でマスクデータを作成し、そのマスクデ
ータに基づいて複数のマスク（フォトマスク）が作製さ
れる。こうして作製された複数のマスクを用いて半導体
製造プロセスを実行することにより、分割された半導体
集積回路部分をそれぞれ別々の半導体チップ上に作製す
ることができる。After the layout design is completed in this manner, mask data is created by a known method, and a plurality of masks (photomasks) are created based on the mask data. By executing the semiconductor manufacturing process using the plurality of masks thus manufactured, the divided semiconductor integrated circuit portions can be manufactured on different semiconductor chips.

【００４０】このように、半導体集積回路の分割は、一
つの半導体集積回路を、一つの半導体チップ上に配置す
るべき複数の機能ブロックに分割するものではなく、少
なくとも２つの半導体チップ上に割り当てられる複数の
半導体集積回路部分に分割するものである。As described above, the division of the semiconductor integrated circuit does not divide one semiconductor integrated circuit into a plurality of functional blocks to be arranged on one semiconductor chip, but is assigned to at least two semiconductor chips. It is divided into a plurality of semiconductor integrated circuit portions.

【００４１】次に、図４を参照しながら、半導体集積回
路の分割方法の一例をより詳細に説明する。Next, an example of a method of dividing a semiconductor integrated circuit will be described in more detail with reference to FIG.

【００４２】まず、ＳＴＥＰ１で、ネットリスト及び半
導体集積回路を構成する各ブロックのパラメータを読み
込み、各ブロックのパラメータをチェックする。この
時、ネットリストの階層は、ＬＳＩ０の下に、ブロック
Ａ、Ｂ、Ｃ及びＤが並列的に位置する構造を有している
（図４の下中央部を参照）。First, in STEP 1, the net list and the parameters of each block constituting the semiconductor integrated circuit are read, and the parameters of each block are checked. At this time, the hierarchy of the netlist has a structure in which blocks A, B, C, and D are located in parallel below LSI0 (see the lower center part in FIG. 4).

【００４３】各ブロックに関するパラメータは、論理特
徴、動作周波数特徴、プロセス特徴等を示すパラメータ
に分けられる。論理特徴としては、ロジック、ＲＯＭ、
ＲＡＭ、演算器、アナログ等があり、動作周波数特徴と
しては、２５ＭＨｚ、５０ＭＨｚ等の周波数の高低があ
る。また、プロセス特徴としては、ＣＭＯＳ、ＤＲＡ
Ｍ、バイポーラ、バイＣＭＯＳ等があり、それ以外の特
徴としては、メモリコアか周辺回路かの相違、デザイン
ルール、トランジスタの閾値等がある。The parameters relating to each block are divided into parameters indicating logical characteristics, operating frequency characteristics, process characteristics, and the like. Logic, ROM,
There are a RAM, an arithmetic unit, an analog, and the like, and the operating frequency characteristics include the level of frequencies such as 25 MHz and 50 MHz. The process features include CMOS, DRA
There are M, bipolar, biCMOS, and the like, and other features include a difference between a memory core and a peripheral circuit, a design rule, a transistor threshold, and the like.

【００４４】ＳＴＥＰ２では、上記パラメータの中から
指定された特徴を基に論理ブロックのグループ分けを行
う。この例では、動作周波数特徴によってグループ分け
を行うこととする。論理ブロック（ＢＬＣ Ａ及びＢ）
の動作周波数は２５ＭＨｚであり、論理ブロック（ＢＬ
Ｃ Ｃ及びＤ）の動作周波数は５０ＭＨｚであるとす
る。この場合、グループ１（ＬＳＩ １：動作周波数２
５ＭＨｚ）＝論理ブロックＡ及びＢと、グループ２（Ｌ
ＳＩ ２：動作周波数５０ＭＨｚ）＝論理ブロックＣ及
びＤの２つのグループに分類される。これらのグループ
に応じた階層をネットリストに追加する。この例の場
合、ネットリストの階層は、図４の下右部に記載するよ
うに、ＬＳＩ ０の下に、ＬＳＩ １及びＬＳＩ ２が位
置する構造を持つことになる。In STEP 2, logical blocks are grouped based on features specified from the above parameters. In this example, grouping is performed according to the operating frequency characteristics. Logical block (BLC A and B)
Has an operating frequency of 25 MHz, and the logic block (BL)
The operating frequencies of CC and D) are assumed to be 50 MHz. In this case, group 1 (LSI 1: operating frequency 2)
5 MHz) = logic blocks A and B and group 2 (L
SI 2: operating frequency 50 MHz) = logic blocks C and D are classified into two groups. The hierarchy corresponding to these groups is added to the netlist. In the case of this example, the hierarchy of the netlist has a structure in which LSI 1 and LSI 2 are located below LSI 0 as described in the lower right part of FIG.

【００４５】こうして、一つの半導体集積回路ＬＳＩ
０を、２つの半導体集積回路部分（ＬＳＩ １及びＬＳ
Ｉ ２）に分割することができる。その後、それぞれの
半導体集積回路部分について、レイアウト設計のための
レイアウト入力を行う。そのようなレイアウト入力にお
いては、２つの半導体集積回路部分を相互に接続する接
続部を適切な位置に配置する必要がある。従って、本発
明の場合、グループ分けされた複数の機能ブロックを同
一半導体チップ上に配置する場合のレイアウトとは異な
るレイアウトを、分割された各半導体集積回路部分につ
いて設計する必要がある。Thus, one semiconductor integrated circuit LSI
0 to two semiconductor integrated circuit parts (LSI 1 and LS
I2). After that, layout input for layout design is performed for each semiconductor integrated circuit portion. In such a layout input, it is necessary to arrange a connection portion for connecting two semiconductor integrated circuit portions to each other at an appropriate position. Therefore, in the case of the present invention, it is necessary to design a layout different from the layout when a plurality of functional blocks grouped on the same semiconductor chip are arranged for each divided semiconductor integrated circuit portion.

【００４６】以下、半導体集積回路部分（ＬＳＩ １）
を「第１のＬＳＩ」といい、半導体集積回路部分（ＬＳ
Ｉ ２）を「第２のＬＳＩ」という。ただし、「第１の
ＬＳＩ」および「第２のＬＳＩ」は、単一の半導体集積
回路を複数の半導体集積回路部分に分割することによっ
て得られるものには限定されない。本発明のレイアウト
入力装置および方法は、相互に関連するレイアウトデー
タを有する任意の複数の半導体集積回路部分に適用され
得る。Hereinafter, the semiconductor integrated circuit portion (LSI 1)
Is referred to as a “first LSI” and a semiconductor integrated circuit portion (LS
I2) is referred to as "second LSI". Note that the “first LSI” and the “second LSI” are not limited to those obtained by dividing a single semiconductor integrated circuit into a plurality of semiconductor integrated circuit portions. The layout input device and method of the present invention can be applied to any of a plurality of semiconductor integrated circuit parts having interrelated layout data.

【００４７】以下、本発明の実施の形態を説明する。Hereinafter, embodiments of the present invention will be described.

【００４８】（実施の形態１）図５から図１４を参照し
ながら、本発明の実施の形態１のレイアウト入力装置お
よびレイアウト入力方法を説明する。Embodiment 1 A layout input device and a layout input method according to Embodiment 1 of the present invention will be described with reference to FIGS.

【００４９】まず、図５を参照する。図５のレイアウト
入力装置は、レイアウト設計者等がレイアウト入力を行
うための入力装置４と、レイアウトデータの２次元入力
層等をレイアウト設計者のために表示することのできる
表示装置３とを備えている。入力装置４は、例えばキー
ボードやマウスなどを含むものであり、表示装置３はＣ
ＲＴやフラットパネルディスプレイを含むものである。
これらの表示装置３及び入力装置４は、入出力インター
フェース２を介してＣＰＵ１に接続されている。ＣＰＵ
１は、ＲＡＭ５、及び図形入力プログラム５０１及び座
標変換プログラム５０２等を格納したＲＯＭ６に接続さ
れている。First, reference is made to FIG. The layout input device of FIG. 5 includes an input device 4 for a layout designer or the like to input a layout, and a display device 3 for displaying a two-dimensional input layer of layout data or the like for the layout designer. ing. The input device 4 includes, for example, a keyboard and a mouse.
It includes an RT and a flat panel display.
The display device 3 and the input device 4 are connected to the CPU 1 via the input / output interface 2. CPU
1 is connected to a RAM 5 and a ROM 6 storing a graphic input program 501, a coordinate conversion program 502, and the like.

【００５０】データ格納部７は、第１のＬＳＩのレイア
ウトデータ５０３、第２のＬＳＩのレイアウトデータ５
０４、及び第１のＬＳＩと第２のＬＳＩとの接続部を示
すレイアウトデータ（接続情報）５０５を格納する。第
１のＬＳＩのレイアウトデータ５０３及び第２のＬＳＩ
のレイアウトデータ５０４の各々は、複数の二次元入力
層から構成される。二次元入力層は、半導体集積回路の
製造プロセスで用いられる各マスクのパターンに対応し
たデータを有している。The data storage unit 7 stores the layout data 503 of the first LSI and the layout data 5 of the second LSI.
04, and layout data (connection information) 505 indicating a connection between the first LSI and the second LSI. Layout data 503 of first LSI and second LSI
Is composed of a plurality of two-dimensional input layers. The two-dimensional input layer has data corresponding to the pattern of each mask used in the semiconductor integrated circuit manufacturing process.

【００５１】図６を参照しながら、レイアウトデータを
説明する。半導体集積回路のレイアウトデータは、製造
プロセスで用いるマスク（リソグラフィ工程で使用され
るマスク）の基になる複数のマスク要素から構成され
る。これらのマスク要素を重ね合わせることによって、
半導体集積回路を構成するトランジスタ、配線、及び配
線コンタクト等の形状および配置が規定される。The layout data will be described with reference to FIG. The layout data of a semiconductor integrated circuit is composed of a plurality of mask elements that are the basis of a mask used in a manufacturing process (a mask used in a lithography process). By overlapping these mask elements,
The shape and arrangement of transistors, wirings, wiring contacts, and the like that constitute a semiconductor integrated circuit are defined.

【００５２】次に、図７を参照しながら、レイアウトデ
ータ５０３〜５０５を作成する手順を説明する。Next, a procedure for creating the layout data 503 to 505 will be described with reference to FIG.

【００５３】まず、ＳＴＥＰ１では、ＣＰＵ１は、デー
タベースを作成するために、データ格納部７内にレイア
ウトデータ５０３〜５０５を格納するために必要な空き
領域を確保する。このような空き領域の確保は、例え
ば、レイアウト設計者によって入力装置４から入力され
る「レイアウト開始」命令に応答して実行される。First, in STEP 1, the CPU 1 secures a free area necessary for storing the layout data 503 to 505 in the data storage unit 7 in order to create a database. Such an empty area is secured, for example, in response to a “layout start” command input from the input device 4 by a layout designer.

【００５４】次に、ＳＴＥＰ２では、レイアウト設計者
によって第１のＬＳＩおよび第２のＬＳＩのレイアウト
が入力される。第１のＬＳＩを入力する場合に使用され
る座標系は、第２のＬＳＩのレイアウトを入力する場合
に使用される座標系と同一である。入力装置４から入力
される座標は、座標変換されることなく、表示装置３に
表示される。これにより、第１のＬＳＩおよび第２のＬ
ＳＩのレイアウトを同一画面上で重ね合わせて表示しな
がら、第１のＬＳＩおよび第２のＬＳＩのレイアウトを
行うことが可能になる。Next, in STEP 2, the layout designer inputs the layouts of the first LSI and the second LSI. The coordinate system used when inputting the first LSI is the same as the coordinate system used when inputting the layout of the second LSI. The coordinates input from the input device 4 are displayed on the display device 3 without being subjected to coordinate conversion. Thereby, the first LSI and the second L
The layout of the first LSI and the second LSI can be performed while displaying the SI layout on the same screen in an overlapping manner.

【００５５】また、ＳＴＥＰ２では、第１のＬＳＩおよ
び第２のＬＳＩを互いに接続する接続部のレイアウトが
入力される。In STEP 2, the layout of a connection section that connects the first LSI and the second LSI to each other is input.

【００５６】図８（ａ）および（ｂ）は、第１のＬＳＩ
に含まれる回路部分６０３１−１〜６０３１−２、６０
３２−１、６０３３−１〜６０３３−３の位置を示す各
座標と第２のＬＳＩに含まれる回路部分６０４１−１〜
６０４１−２、６０４２−１、６０４３−１〜６０４３
−３の位置を示す各座標と接続部６０５１−１の位置を
示す座標とを入力した後の表示装置３の画面の例を示
す。回路部分が四角形である場合には、入力すべき座標
は、例えば、その四角形の左上端の座標とその四角形の
右下端の座標とである。FIGS. 8A and 8B show the first LSI.
Circuit parts 6031-1 to 6031-2, 60 included in
32-1, 6033-1 to 6033-1, and the circuit parts 6041-1 to 6041-1 included in the second LSI.
6041-2, 6042-1, 6043-1 to 6043
3 illustrates an example of a screen of the display device 3 after inputting coordinates indicating a position of −3 and coordinates indicating a position of a connection unit 6051-1. When the circuit portion is a rectangle, the coordinates to be input are, for example, the coordinates of the upper left corner of the rectangle and the coordinates of the lower right corner of the rectangle.

【００５７】図８（ａ）および（ｂ）において、実線は
第１のＬＳＩに関連する回路部分を示し、破線は第２の
ＬＳＩに関連する回路部分を示し、太線は接続部を示
す。通常、表示装置３の画面には座標軸（Ｘ軸およびＹ
軸）は表示されないが、図８（ａ）および（ｂ）では、
第１のＬＳＩと第２のＬＳＩについて共通の入力座標系
を使用することを強調するためにＸ軸とＹ軸とを表示し
ている。入力装置４から入力された座標情報は座標変換
されることなくＲＡＭ５に格納される。このような座標
情報の入力は、例えば、ＲＯＭ６に格納される図形入力
プログラム５０１を用いて達成され得る。In FIGS. 8A and 8B, a solid line indicates a circuit portion related to the first LSI, a broken line indicates a circuit portion related to the second LSI, and a thick line indicates a connection portion. Normally, the screen of the display device 3 displays coordinate axes (X axis and Y axis).
Axis) is not displayed, but in FIGS. 8A and 8B,
The X axis and the Y axis are displayed to emphasize the use of a common input coordinate system for the first LSI and the second LSI. The coordinate information input from the input device 4 is stored in the RAM 5 without being subjected to coordinate conversion. The input of such coordinate information can be achieved using, for example, the graphic input program 501 stored in the ROM 6.

【００５８】図９は、第１のＬＳＩおよび第２のＬＳＩ
のレイアウトが入力された結果、ＲＡＭ５に格納された
座標情報６０３〜６０５の例を示す。この例では、第１
のＬＳＩの座標情報６０３と第２のＬＳＩの座標情報６
０４とはそれぞれ３層構造を有しており、座標情報６０
５の接続層６０５１によって相互に関連づけられてい
る。FIG. 9 shows a first LSI and a second LSI.
5 shows an example of coordinate information 603 to 605 stored in the RAM 5 as a result of the input of the layout of FIG. In this example, the first
LSI coordinate information 603 and second LSI coordinate information 6
04 have a three-layer structure, and coordinate information 60
They are interconnected by five connection layers 6051.

【００５９】座標情報６０３は、層６０３１にレイアウ
トされた回路部分６０３１−１〜６０３１−２の座標情
報と、層６０３２にレイアウトされた回路部分６０３２
−１の座標情報と、層６０３３にレイアウトされた回路
部分６０３３−１〜６０３３−３の座標情報とを含む。The coordinate information 603 includes the coordinate information of the circuit parts 6031-1 to 6031-2 laid out on the layer 6031 and the circuit part 6032 laid out on the layer 6032.
-1 and the coordinate information of the circuit portions 6033-1 to 6033-3 laid out on the layer 6033.

【００６０】座標情報６０４は、層６０４１にレイアウ
トされた回路部分６０４１−１〜６０４１−２の座標情
報と、層６０４２にレイアウトされた回路部分６０４２
−１の座標情報と、層６０４３にレイアウトされた回路
部分６０４３−１〜６０４３−３の座標情報とを含む。The coordinate information 604 includes the coordinate information of the circuit portions 6041-1 to 6041-2 laid out on the layer 6041 and the circuit portion 6042 laid out on the layer 6042.
-1 and the coordinate information of the circuit portions 6043-1 to 6043-3 laid out on the layer 6043.

【００６１】第１のＬＳＩまたは第２のＬＳＩに含まれ
る特定の層上に特定の回路部分をレイアウトするために
は、その特定の回路部分の位置を特定する座標情報に加
えて、第１のＬＳＩと第２のＬＳＩとを識別する情報
と、その特定の層を指示する情報とを入力すればよい。
このような入力は、通常、表示装置３に表示されるメニ
ューを選択することによって実行され得る。To lay out a specific circuit portion on a specific layer included in the first LSI or the second LSI, in addition to the coordinate information for specifying the position of the specific circuit portion, What is necessary is just to input information for identifying the LSI and the second LSI, and information indicating the specific layer.
Such an input can be usually performed by selecting a menu displayed on the display device 3.

【００６２】実施の形態１では、ＲＡＭ５に格納される
座標情報６０３の座標系と座標情報６０４の座標系とは
同一である。また、これらの座標系は、上述した入力座
標系とも同一である。このことは、入力装置４から入力
された座標情報が座標変換されることなくＲＡＭ５に格
納されることを意味する。In the first embodiment, the coordinate system of the coordinate information 603 stored in the RAM 5 is the same as the coordinate system of the coordinate information 604. These coordinate systems are also the same as the input coordinate system described above. This means that the coordinate information input from the input device 4 is stored in the RAM 5 without being subjected to coordinate conversion.

【００６３】次に、ＳＴＥＰ２の詳細を図１０を参照し
ながら説明する。Next, the details of STEP 2 will be described with reference to FIG.

【００６４】まず、レイアウト設計者は、ＳＵＢ＿ＳＴ
ＥＰ１で、インバータ・ＮＡＮＤ・ＮＯＲ等の単純な論
理を実現するセルと呼ばれる部品のレイアウトを行う。First, the layout designer sets SUB_ST
In EP1, a layout of components called cells realizing simple logic such as inverter, NAND, and NOR is performed.

【００６５】次に、ＳＵＢ＿ＳＴＥＰ２で、レイアウト
設計者は、ブロックレベルネットリストの論理に応じて
セルの配置及び配線を行う。Next, in SUB_STEP 2, the layout designer arranges and wires cells according to the logic of the block level netlist.

【００６６】その後、ＳＵＢ＿ＳＴＥＰ３で、レイアウ
ト設計者は、トップレベルネットリストに応じてブロッ
クレイアウトの配置及び配線を行う。Thereafter, in SUB_STEP3, the layout designer arranges and routes the block layout according to the top-level netlist.

【００６７】上記各ステップにおいて、レイアウト設計
者は仮配置と配線見積等を行いながら、レイアウトの最
適化を進める。本実施の形態では、レイアウト設計者
は、第１及び第２のＬＳＩの接続部の概略配置を予め行
った後、ＳＵＢ＿ＳＴＥＰ３を行って不都合があれば、
ＳＵＢ＿ＳＴＥＰ２を再度行う。図１０の各ステップで
作成したレイアウトの関係を図１１に示す。In each of the above steps, the layout designer advances the layout optimization while performing temporary placement and wiring estimation. In the present embodiment, the layout designer performs the SUB_STEP3 after the rough arrangement of the connection portions of the first and second LSIs in advance, and if there is any inconvenience,
SUB_STEP2 is performed again. FIG. 11 shows the relationship of the layout created in each step of FIG.

【００６８】ＳＴＥＰ２を終了したら、ＳＴＥＰ３に進
む。ＳＴＥＰ３では、レイアウト設計者は、接続により
生じた不具合等を確認した後、修正の必要があればＳＴ
ＥＰ２へ戻り、最適化を進める。問題がない場合はＳＴ
ＥＰ４へ進む。After the end of STEP 2, the process proceeds to STEP 3. In STEP 3, the layout designer confirms a defect or the like caused by the connection and, if necessary, corrects the ST.
Return to EP2 and proceed with optimization. ST if no problem
Proceed to EP4.

【００６９】ＳＴＥＰ４では、ＣＰＵ１は、ＲＡＭ５に
格納されている座標情報に対して座標変換を行うか否か
を判定する。このような判定は、例えば、レイアウト設
計者によって入力装置４から入力される「レイアウト終
了／レイアウトデータセーブ」命令に応答して実行され
る。In STEP 4, the CPU 1 determines whether or not to perform coordinate conversion on the coordinate information stored in the RAM 5. Such a determination is performed, for example, in response to a “layout end / layout data save” command input from the input device 4 by a layout designer.

【００７０】ＳＴＥＰ４において座標変換を行うと判定
された場合には、処理はＳＴＥＰ５に進む。一方、それ
以外の場合には、処理はＳＴＥＰ７に進む。If it is determined in STEP 4 that coordinate conversion is to be performed, the process proceeds to STEP 5. On the other hand, in other cases, the processing proceeds to STEP7.

【００７１】ＳＴＥＰ５では、座標情報に対してＹ軸対
称変換を行う。その後、ＳＴＥＰ６では、その座標情報
をＹ軸対称変換することによって得られる結果に対して
さらに原点移動変換を行う。In STEP 5, Y-axis symmetric transformation is performed on the coordinate information. Then, in STEP 6, the origin movement conversion is further performed on the result obtained by performing the Y-axis symmetric conversion on the coordinate information.

【００７２】ＳＴＥＰ７では、ＣＰＵ１は、上記手順に
従って作成されたレイアウトデータ５０３〜５０５をデ
ータ格納部７に出力する。At STEP 7, the CPU 1 outputs the layout data 503 to 505 created according to the above procedure to the data storage 7.

【００７３】例えば、フリップ・スタック実装に用いる
第１のＬＳＩおよび第２のＬＳＩのレイアウトデータ５
０３〜５０５を作成する場合には、ＣＰＵ１は、第１の
ＬＳＩの座標情報６０３に対して座標変換を行うことな
く、座標情報６０３をレイアウトデータ５０３の少なく
とも一部としてデータ格納部７に格納し、第２のＬＳＩ
の座標情報６０４に対して座標変換を行い、座標情報６
０４を座標変換することによって得られる結果をレイア
ウトデータ５０４の少なくとも一部としてデータ格納部
７に格納する。このように、座標情報６０４に対する座
標変換は、ＲＡＭ５から座標情報６０４を読み出した
後、座標情報６０４をデータ格納部７に格納する前に実
行される。For example, layout data 5 of a first LSI and a second LSI used for flip stack mounting
In the case of creating 03 to 505, the CPU 1 stores the coordinate information 603 as at least a part of the layout data 503 in the data storage unit 7 without performing the coordinate conversion on the coordinate information 603 of the first LSI. , The second LSI
Coordinate conversion is performed on the coordinate information 604 of
04 is stored in the data storage unit 7 as at least a part of the layout data 504 as a result of performing the coordinate transformation. As described above, the coordinate conversion for the coordinate information 604 is executed after the coordinate information 604 is read from the RAM 5 and before the coordinate information 604 is stored in the data storage unit 7.

【００７４】なお、フリップ・スタック実装以外のマル
チチップ実装の場合は、上述した座標変換を行う必要は
ない。In the case of multi-chip mounting other than flip-stack mounting, it is not necessary to perform the coordinate conversion described above.

【００７５】図１２は、データ格納部７に格納されたレ
イアウトデータ５０３〜５０５の例を示す。図１２のレ
イアウトデータ５０３および５０５は、図９の座標情報
６０３および６０５と同一である。図１２のレイアウト
データ５０４は、図９の座標情報６０４に対してＹ軸対
称変換を行い、さらに原点移動変換を行うことによって
得られる結果に等しい。FIG. 12 shows an example of the layout data 503 to 505 stored in the data storage unit 7. The layout data 503 and 505 in FIG. 12 are the same as the coordinate information 603 and 605 in FIG. The layout data 504 in FIG. 12 is equivalent to the result obtained by performing the Y-axis symmetric transformation on the coordinate information 604 in FIG. 9 and further performing the origin movement transformation.

【００７６】次に、上記Ｙ軸対称変換及び原点移動変換
をより詳細に説明する。Next, the Y-axis symmetric transformation and the origin movement transformation will be described in more detail.

【００７７】トランジスタ、配線及び配線コンタクト等
を規定するマスク要素のパターンは、通常、図６に示さ
れるように、座標平面上に設けた四角形の組み合わせで
表現される。座標平面上の四角形は、対角線の両端２頂
点の座標で表現される。この２頂点の座標が、例えば、
（１０、１０）（２０、２０）の場合、Ｙ軸対称変換後
の座標は、（−１０，１０）（−２０，２０）で与えら
れる。A pattern of a mask element that defines a transistor, a wiring, a wiring contact, and the like is usually represented by a combination of squares provided on a coordinate plane, as shown in FIG. A rectangle on the coordinate plane is represented by the coordinates of two vertices at both ends of a diagonal line. The coordinates of these two vertices are, for example,
In the case of (10, 10) (20, 20), the coordinates after the Y-axis symmetric transformation are given by (−10, 10) (−20, 20).

【００７８】第２のＬＳＩの外形のＸ成分が１０００の
場合、原点移動変換は、四角形の２頂点の座標に（１０
００、０）を加えることによって行われる。If the X component of the outer shape of the second LSI is 1000, the origin movement conversion is performed by adding (10
(00, 0).

【００７９】これらの座標変換の結果、四角形の２頂点
は、（９９０、１０）（９８０、２０）で表現される。
座標情報６０４に含まれる各層の各回路部分について、
上記座標変換を行うことにより、レイアウトデータ５０
４が得られる。As a result of these coordinate transformations, the two vertices of the rectangle are represented by (990, 10) (980, 20).
For each circuit part of each layer included in the coordinate information 604,
By performing the above coordinate conversion, the layout data 50
4 is obtained.

【００８０】図１３は、このような座標変換を行うこと
によって、第２のＬＳＩのレイアウト図形（元図形）が
どのように変化するかを模式的に示している。図１３に
示される元図形は、図１（ａ）に示す状態で、第２のＬ
ＳＩチップをその上方から透視し、第２のＬＳＩチップ
の下面に形成された半導体集積回路部分を見た場合のレ
イアウト図形に対応している。これに対して、座標変換
後の図形は、図１（ｂ）に示す配置の第２のＬＳＩチッ
プの上面に形成された半導体集積回路部分を、上方から
直接に見た場合のレイアウト図形に対応している。座標
変換後の図形を用いて、マスクデータが作製されること
になる。FIG. 13 schematically shows how the layout graphic (original graphic) of the second LSI changes by performing such a coordinate conversion. The original graphic shown in FIG. 13 is in the state shown in FIG.
This corresponds to a layout figure when the SI chip is seen through from above and a semiconductor integrated circuit portion formed on the lower surface of the second LSI chip is viewed. On the other hand, the figure after coordinate conversion corresponds to a layout figure when the semiconductor integrated circuit portion formed on the upper surface of the second LSI chip having the arrangement shown in FIG. are doing. Mask data is created using the figure after the coordinate conversion.

【００８１】図１４は、第１及び第２のＬＳＩについて
作製する各レイアウト図と、それらのレイアウト図を重
ね合わせたもの（透視図）を示す。図１４の左には、２
つの半導体チップの主面に形成された半導体集積回路部
分の上面図が示されており、図１４の右には、互いの主
面が対向するように、第１の半導体チップ（ＬＳＩ１）
の上に第２の半導体チップ（ＬＳＩ ２）を重ね合わせ
た状態を示す上面図が示されている。これは、フリップ
・スタック実装に対応した重ね合わせ方であり、第２の
半導体チップについては、基板を透視して見えるレイア
ウト図が第１の半導体チップのレイアウト図に重ねられ
て描かれている。FIG. 14 shows respective layout diagrams produced for the first and second LSIs and a superimposition of those layout diagrams (perspective view). In the left of FIG.
A top view of a semiconductor integrated circuit portion formed on the main surface of one semiconductor chip is shown. On the right side of FIG. 14, the first semiconductor chip (LSI1) is arranged so that the main surfaces face each other.
A top view showing a state in which a second semiconductor chip (LSI 2) is superimposed on is shown. This is a method of superimposition corresponding to flip-stack mounting. For the second semiconductor chip, a layout diagram seen through the substrate is drawn over the layout diagram of the first semiconductor chip.

【００８２】図５の装置によれば、図形入力層の指定が
行われた後、入力される図形の形状及び位置を示す座標
情報が入力装置４から入力される。入力される図形の大
半は四角形である。入力される図形が四角形の場合は、
その座標情報は、その四角形の対角２頂点の座標であり
得る。入力された座標情報は、図形入力プログラム５０
１に従ってＲＡＭ５に格納される。また、ＣＰＵ１は、
ＲＡＭ５に格納された座標情報を座標変換することな
く、表示装置３に表示する。従って、第１及び第２のＬ
ＳＩのレイアウトは、図１４の右に示されるように表示
される。座標情報の入力が終了した後、ＣＰＵ１は、座
標変換プログラム５０２を用いてＲＡＭ５に格納されて
いる座標情報を選択的に座標変換する。その変換結果が
レイアウトデータとしてデータ格納部７に格納される。According to the apparatus shown in FIG. 5, after designating the figure input layer, coordinate information indicating the shape and position of the figure to be inputted is inputted from the input device 4. Most of the input figures are quadrangular. If the input shape is a rectangle,
The coordinate information may be coordinates of two diagonal vertices of the rectangle. The input coordinate information is stored in the graphic input program 50.
1 is stored in the RAM 5. Also, the CPU 1
The coordinate information stored in the RAM 5 is displayed on the display device 3 without performing coordinate conversion. Therefore, the first and second L
The layout of the SI is displayed as shown on the right side of FIG. After inputting the coordinate information, the CPU 1 selectively converts the coordinate information stored in the RAM 5 using the coordinate conversion program 502. The conversion result is stored in the data storage unit 7 as layout data.

【００８３】本実施の形態によれば、図１４の右に示さ
れるようなレイアウト図形を表示装置３に表示させなが
ら、レイアウト入力を行うことが可能になる。その結
果、フリップ・スタック実装を行う２つのＬＳＩのレイ
アウトを同時に設計できるため、２つのＬＳＩの接続部
の配置変更等による双方のレイアウトへの影響を一目で
把握でき、即座に対応できる。このため、設計期間の短
縮とレイアウトの最適化（高集積化）が可能である。According to the present embodiment, it is possible to input a layout while displaying a layout graphic as shown on the right side of FIG. As a result, the layout of the two LSIs to be flip-stack mounted can be designed at the same time. Therefore, it is possible to grasp at a glance the influence of the layout change of the connection portion of the two LSIs on both layouts, and to respond immediately. Therefore, it is possible to shorten the design period and optimize the layout (high integration).

【００８４】（実施の形態２）次に、図１５から図１９
を参照しながら、本発明の実施の形態２のレイアウト入
力装置およびレイアウト入力方法を説明する。(Embodiment 2) Next, FIGS.
A layout input device and a layout input method according to Embodiment 2 of the present invention will be described with reference to FIG.

【００８５】まず、図１５を参照する。図１５のレイア
ウト入力装置は、レイアウト設計者等がレイアウト入力
を行うための入力装置４と、レイアウトデータの２次元
入力層等をレイアウト設計者のために表示することので
きる表示装置３とを備えている。入力装置４は、例えば
キーボードやマウスなどを含むものであり、表示装置３
はＣＲＴやフラットパネルディスプレイを含むものであ
る。これらの表示装置３及び入力装置４は、入出力イン
ターフェース２を介してＣＰＵ１に接続されている。Ｃ
ＰＵ１は、ＲＡＭ５、及び図形入力プログラム８０１等
を格納したＲＯＭ６に接続されている。First, reference is made to FIG. The layout input device of FIG. 15 includes an input device 4 for a layout designer or the like to input a layout, and a display device 3 for displaying a two-dimensional input layer of layout data or the like for the layout designer. ing. The input device 4 includes, for example, a keyboard and a mouse.
Include a CRT and a flat panel display. The display device 3 and the input device 4 are connected to the CPU 1 via the input / output interface 2. C
The PU 1 is connected to the RAM 5 and the ROM 6 storing the graphic input program 801 and the like.

【００８６】データ格納部７は、第１のＬＳＩのレイア
ウトデータ８０２、第２のＬＳＩのレイアウトデータ８
０３、第１のＬＳＩおよび第２のＬＳＩを互いに接続す
る接続部を示すレイアウトデータ８０４を格納する。第
１のＬＳＩのレイアウトデータ８０２及び第２のＬＳＩ
のレイアウトデータ８０３の各々は、複数の二次元入力
層から構成される。二次元入力層は、半導体集積回路の
製造プロセスで用いられる各マスクのパターンに対応し
たデータを有している。The data storage unit 7 stores the layout data 802 of the first LSI and the layout data 8 of the second LSI.
03, storing layout data 804 indicating a connection part for connecting the first LSI and the second LSI to each other. First LSI layout data 802 and second LSI
Each of the layout data 803 includes a plurality of two-dimensional input layers. The two-dimensional input layer has data corresponding to the pattern of each mask used in the semiconductor integrated circuit manufacturing process.

【００８７】次に、図１６を参照しながら、レイアウト
データ８０２〜８０４を作成する手順を説明する。Next, a procedure for creating the layout data 802 to 804 will be described with reference to FIG.

【００８８】まず、ＳＴＥＰ１では、ＣＰＵ１は、デー
タベースを作成するために、データ格納部７内にレイア
ウトデータ８０２〜８０４を格納するために必要な空き
領域を確保する。このような空き領域の確保は、例え
ば、レイアウト設計者によって入力装置４から入力され
る「レイアウト開始」命令に応答して実行される。First, in STEP 1, the CPU 1 secures a free area necessary for storing the layout data 802 to 804 in the data storage unit 7 in order to create a database. Such an empty area is secured, for example, in response to a “layout start” command input from the input device 4 by a layout designer.

【００８９】次に、ＳＴＥＰ２では、レイアウト設計者
によって第１のＬＳＩおよび第２のＬＳＩのレイアウト
が入力される。実施の形態１と同様にして、第１のＬＳ
Ｉを入力する場合に使用される座標系は、第２のＬＳＩ
のレイアウトを入力する場合に使用される座標系と同一
である。入力装置４から入力される座標は、座標変換さ
れることなく、表示装置３に表示される。これにより、
第１のＬＳＩおよび第２のＬＳＩのレイアウトを同一画
面上で重ね合わせて表示しながら、第１のＬＳＩおよび
第２のＬＳＩのレイアウトを行うことが可能になる。Next, in STEP 2, the layout designer inputs the layouts of the first LSI and the second LSI. Similarly to the first embodiment, the first LS
The coordinate system used when inputting I is the second LSI
Is the same as the coordinate system used when inputting the layout of. The coordinates input from the input device 4 are displayed on the display device 3 without being subjected to coordinate conversion. This allows
The layout of the first LSI and the second LSI can be performed while the layouts of the first LSI and the second LSI are superimposed and displayed on the same screen.

【００９０】また、ＳＴＥＰ２では、第１のＬＳＩおよ
び第２のＬＳＩを互いに接続する接続部のレイアウトが
入力される。In STEP 2, the layout of a connection unit that connects the first LSI and the second LSI to each other is input.

【００９１】入力装置４から入力される座標情報は、Ｒ
ＯＭ６に格納されている図形入力プログラム８０１に従
ってＲＡＭ５に格納される。入力装置４から入力される
座標情報が第２のＬＳＩの座標情報である場合には、図
形入力プログラム８０１は、その第２のＬＳＩの座標情
報の入力に応答してその第２のＬＳＩの座標情報に対し
て座標変換を行い、その第２のＬＳＩの座標情報を座標
変換することによって得られる結果をＲＡＭ５に格納す
る。入力装置４から入力される座標情報が第１のＬＳＩ
の座標情報である場合には、図形入力プログラム８０１
は、その第１のＬＳＩの座標情報に対して座標変換を行
うことなく、その第１のＬＳＩの座標情報をＲＡＭ５に
格納する。The coordinate information input from the input device 4 is R
The data is stored in the RAM 5 according to the graphic input program 801 stored in the OM 6. When the coordinate information input from the input device 4 is the coordinate information of the second LSI, the graphic input program 801 responds to the input of the coordinate information of the second LSI and outputs the coordinates of the second LSI. The information is subjected to coordinate conversion, and the result obtained by performing coordinate conversion on the coordinate information of the second LSI is stored in the RAM 5. The coordinate information input from the input device 4 is the first LSI
In the case of the coordinate information of FIG.
Stores the coordinate information of the first LSI in the RAM 5 without performing the coordinate conversion on the coordinate information of the first LSI.

【００９２】このようにしてＲＡＭ５に格納された第１
のＬＳＩおよび第２のＬＳＩの座標情報は、図１２に示
されるレイアウトデータ５０３〜５０５と同様の構造を
有することとなる。従って、実施の形態１と異なり、Ｒ
ＡＭ５に格納されている第２のＬＳＩの座標情報をデー
タ格納部７に出力する時点で第２のＬＳＩの座標情報に
対して座標変換を行う必要はない。The first data stored in the RAM 5 in this way is
And the coordinate information of the second LSI have the same structure as the layout data 503 to 505 shown in FIG. Therefore, unlike Embodiment 1, R
When the coordinate information of the second LSI stored in the AM 5 is output to the data storage unit 7, there is no need to perform coordinate conversion on the coordinate information of the second LSI.

【００９３】また、ＣＰＵ１は、ＲＡＭ５に格納された
第２のＬＳＩの座標情報に対して座標変換を行った後、
その変換後の座標情報に基づいてレイアウト図形を表示
装置３に表示する。このため、表示装置３には、図１４
の右に示すように、第２のＬＳＩのレイアウトは、チッ
プ裏面から透視したように表示される。The CPU 1 performs coordinate conversion on the coordinate information of the second LSI stored in the RAM 5,
The layout figure is displayed on the display device 3 based on the coordinate information after the conversion. For this reason, the display device 3 shown in FIG.
, The layout of the second LSI is displayed as seen through from the back surface of the chip.

【００９４】図１６に示すＳＴＥＰ３およびＳＴＥＰ４
における処理は、図７に示すＳＴＥＰ３およびＳＴＥＰ
７における処理と同一である。従って、ここではその説
明を省略する。STEP 3 and STEP 4 shown in FIG.
Are performed in STEP3 and STEP3 shown in FIG.
7 is the same as the process in FIG. Therefore, the description is omitted here.

【００９５】実施の形態２において、データ格納部７に
格納されるレイアウトデータ８０２〜８０４は、図１２
に示されるレイアウトデータ５０３〜５０５と同一の構
造を有する。より詳しく言うと、図１７に示すように、
第２のＬＳＩのためのレイアウトデータ８０３の座標平
面のＸ軸の正負が、第１のＬＳＩのためのレイアウトデ
ータ８０２の座標平面のＸ軸の正負とは反対になってい
る。さらに、第２のＬＳＩのためのレイアウトデータ８
０３の座標平面の原点は、第１のＬＳＩのためのレイア
ウトデータ８０２の座標平面の原点に対して、第１のＬ
ＳＩのためのレイアウトデータ８０２のＸ軸方向に沿っ
て所定のオフセット（Ｘｏｆｆ）だけシフトしている。
このため、レイアウト設計を進めるにあたって、第１の
ＬＳＩと第２のＬＳＩとの接続部を入力する際は、表示
装置３上に表示されるレイアウト図の接続部が重なり合
うように入力すればよい。In the second embodiment, the layout data 802 to 804 stored in the data storage 7
Has the same structure as the layout data 503 to 505 shown in FIG. More specifically, as shown in FIG.
The sign of the X-axis of the coordinate plane of the layout data 803 for the second LSI is opposite to the sign of the X-axis of the coordinate plane of the layout data 802 for the first LSI. Further, layout data 8 for the second LSI
03 with respect to the origin of the coordinate plane of the layout data 802 for the first LSI with respect to the origin of the first L
The layout data 802 for SI is shifted by a predetermined offset (Xoff) along the X-axis direction.
For this reason, when proceeding with the layout design, when inputting the connection between the first LSI and the second LSI, the input may be performed so that the connection of the layout diagram displayed on the display device 3 overlaps.

【００９６】なお、図１８に示すように、第２のＬＳＩ
チップのためのレイアウトデータ８０３の座標平面の原
点を、第１のＬＳＩのためのレイアウトデータ８０２の
座標平面の原点に対して、第１のＬＳＩのレイアウトデ
ータ８０２のＸ軸方向に沿って所定のオフセット（Ｘｏ
ｆｆ）だけシフトし、かつ、Ｙ軸方向に沿って所定のオ
フセット（Ｙｏｆｆ）だけシフトしてもよい。また、図
１９に示すように、第２のＬＳＩチップのためのレイア
ウトデータ８０３の座標平面の原点を、第１のＬＳＩの
レイアウトデータ８０２の原点に一致させても良い。As shown in FIG. 18, the second LSI
The origin of the coordinate plane of the layout data 803 for the chip is set at a predetermined value along the X-axis direction of the layout data 802 of the first LSI with respect to the origin of the coordinate plane of the layout data 802 for the first LSI. Offset (Xo
ff) and a predetermined offset (Yoff) along the Y-axis direction. Further, as shown in FIG. 19, the origin of the coordinate plane of the layout data 803 for the second LSI chip may be matched with the origin of the layout data 802 of the first LSI.

【００９７】（実施の形態３）以下、図２０から図３３
を参照しながら、本発明の実施の形態３のレイアウト検
証装置およびレイアウト検証方法を説明する。(Embodiment 3) FIGS. 20 to 33
A layout verification device and a layout verification method according to a third embodiment of the present invention will be described with reference to FIG.

【００９８】まず、図２０を参照する。図２０のレイア
ウト検証装置は、入力装置４と、レイアウトデータの２
次元入力層等をレイアウト設計者のために表示すること
のできる表示装置３とを備えている。入力装置４は、例
えばキーボードやマウスなどを含むものであり、表示装
置３はＣＲＴやフラットパネルディスプレイを含むもの
である。これらの表示装置３及び入力装置４は、入出力
インターフェース２を介してＣＰＵ１に接続されてい
る。ＣＰＵ１は、ＲＡＭ５およびＲＯＭ６に接続されて
いる。ＲＯＭ６は、レイアウト接続部検出プログラム２
００３、座標変換プログラム２００４、マスク要素の格
納プログラム２００１、論理検証プログラム２００２お
よびＥＲＣ検証プログラム２００９を格納している。Ｒ
ＯＭ６は、選択プログラム２０１０、複製プログラム２
０１２およびデザインルール検証プログラム２０１１を
さらに格納している。First, reference is made to FIG. The layout verification device shown in FIG.
A display device 3 capable of displaying a dimension input layer or the like for a layout designer. The input device 4 includes, for example, a keyboard and a mouse, and the display device 3 includes a CRT and a flat panel display. The display device 3 and the input device 4 are connected to the CPU 1 via the input / output interface 2. The CPU 1 is connected to the RAM 5 and the ROM 6. The ROM 6 stores the layout connection portion detection program 2
003, a coordinate conversion program 2004, a mask element storage program 2001, a logic verification program 2002, and an ERC verification program 2009. R
OM6 is a selection program 2010, a replication program 2
012 and a design rule verification program 2011 are further stored.

【００９９】データ格納部７は、第１のＬＳＩのレイア
ウトデータ２００５、第２のＬＳＩのレイアウトデータ
２００６、第１のＬＳＩおよび第２のＬＳＩを互いに接
続する接続部を示すレイアウトデータ（接続情報）２０
０７、およびネットリスト２００８を格納する。ネット
リスト２００８は、第１のＬＳＩと第２のＬＳＩの全体
のネットリストである。第１のＬＳＩのレイアウトデー
タ２００５及び第２のＬＳＩのレイアウトデータ２００
６の各々は、複数の二次元入力層から構成される。二次
元入力層は、半導体集積回路の製造プロセスで用いられ
る各マスクのパターンに対応したデータを有している。The data storage unit 7 includes layout data 2005 of the first LSI, layout data 2006 of the second LSI, layout data (connection information) indicating a connection unit connecting the first LSI and the second LSI to each other. 20
07 and the netlist 2008 are stored. The netlist 2008 is an entire netlist of the first LSI and the second LSI. First LSI layout data 2005 and second LSI layout data 200
Each of 6 includes a plurality of two-dimensional input layers. The two-dimensional input layer has data corresponding to the pattern of each mask used in the semiconductor integrated circuit manufacturing process.

【０１００】半導体集積回路のレイアウト検証は、ＤＲ
Ｃ(Design Rule Check)とＥＲＣ(Electric Rule Check)
とＬＶＳ(Layout Vs Schematic)とに分類される。The layout verification of the semiconductor integrated circuit is performed by DR
C (Design Rule Check) and ERC (Electric Rule Check)
And LVS (Layout Vs Schematic).

【０１０１】ＤＲＣは、レイアウト図形の形状および配
置に関する設計ルールを検証するためのものである。Ｄ
ＲＣでは、例えば、線幅、線間隔等が検証される。The DRC is for verifying design rules relating to the shape and arrangement of layout figures. D
In the RC, for example, a line width, a line interval, and the like are verified.

【０１０２】ＥＲＣは、レイアウトに実現された回路の
電気的ルールを検証するためのものである。ＥＲＣで
は、例えば、ゲート／ノードのオープン／ショート等が
検証される。The ERC is for verifying the electrical rules of the circuit implemented in the layout. In the ERC, for example, open / short of a gate / node is verified.

【０１０３】ＬＶＳは、ネットリストにより表現される
回路とレイアウトに実現された回路の同一性を検証する
ためのものである。The LVS is for verifying the identity of the circuit represented by the netlist and the circuit realized in the layout.

【０１０４】本発明のレイアウト検証装置は、ＤＲＣ、
ＥＲＣおよびＬＶＳのいずれにも適用可能である。The layout verifying apparatus according to the present invention has a DRC,
It is applicable to both ERC and LVS.

【０１０５】はじめに、本発明のレイアウト検証装置を
ＬＶＳに適用する場合について説明する。First, a case where the layout verification apparatus of the present invention is applied to LVS will be described.

【０１０６】図２１は、第２のＬＳＩのレイアウトデー
タ２００６に対して座標変換を行ってＬＶＳを行う場合
におけるレイアウト検証装置の動作手順を示す。FIG. 21 shows an operation procedure of the layout verification apparatus in the case where the coordinate conversion is performed on the layout data 2006 of the second LSI to perform the LVS.

【０１０７】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
及びネットリスト２００８を読み出す。レイアウトデー
タ２００５〜２００７は、例えば、ＧＤＳ２フォーマッ
トに従って形成されている。ＣＰＵ１は、レイアウトデ
ータ２００５〜２００７をＲＡＭ５にロード（Ｌｏａ
ｄ）する。同様に、ＣＰＵ１は、ネットリスト２００８
をＲＡＭ５にロード（Ｌｏａｄ）する。In STEP 1, the CPU 1 sets the layout data 2005-2007 stored in the data storage
And the netlist 2008 is read. The layout data 2005 to 2007 are formed, for example, according to the GDS2 format. The CPU 1 loads the layout data 2005 to 2007 into the RAM 5 (Loa
d). Similarly, the CPU 1 executes the netlist 2008
Is loaded into the RAM 5.

【０１０８】ＳＴＥＰ２およびＳＴＥＰ３では、ＣＰＵ
１は、ＲＯＭ６に格納されているレイアウト接続部検出
プログラム２００３を用いて、第１のＬＳＩのレイアウ
トと第２のＬＳＩのレイアウトとの間の接続部を検出す
る。In STEP 2 and STEP 3, the CPU
1 detects a connection between the layout of the first LSI and the layout of the second LSI using the layout connection detection program 2003 stored in the ROM 6.

【０１０９】図２２は、第１のＬＳＩのレイアウトデー
タ２００５の構造と、第２のＬＳＩのレイアウトデータ
２００６の構造と、第１のＬＳＩと第２のＬＳＩとの間
の接続部を規定するレイアウトデータ２００７の構造と
を示す。図２２に示す例では、レイアウトデータ２００
５は、配線層Ｍ１２とコンタクト層Ｃ１３と配線層Ｍ１
３とを含む。レイアウトデータ２００６は、配線層Ｍ２
２とコンタクト層Ｃ２３と配線層Ｍ２３とを含む。レイ
アウトデータ２００７は、接続層Ｚを含む。FIG. 22 shows the structure of the layout data 2005 of the first LSI, the structure of the layout data 2006 of the second LSI, and the layout that defines the connection between the first LSI and the second LSI. 2 shows the structure of data 2007. In the example shown in FIG.
5 is a wiring layer M12, a contact layer C13 and a wiring layer M1.
3 is included. The layout data 2006 includes the wiring layer M2
2, a contact layer C23 and a wiring layer M23. The layout data 2007 includes a connection layer Z.

【０１１０】ＣＰＵ１は、レイアウト接続部検出プログ
ラム２００３に従って、以下の１）〜５）に示すステッ
プを実行する。The CPU 1 executes the following steps 1) to 5) according to the layout connection portion detection program 2003.

【０１１１】１）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合う第１のＬＳＩの最上位層Ｍ１３
を検索する。1) Connection layer Z of layout data 2007
Layer M13 of the first LSI overlapping the pattern of
Search for.

【０１１２】２）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合ったレイアウトデータ２００５の
最上位層Ｍ１３のパターンにプロパティ「Ａ＄１」を付
加する。例えば、最上位層Ｍ１３のパターンが矩形であ
る場合には、プロパティ「Ａ＄１」はその矩形の中央に
付加される。2) Connection layer Z of layout data 2007
The property “A $ 1” is added to the pattern of the uppermost layer M13 of the layout data 2005 that overlaps with the pattern of FIG. For example, when the pattern of the uppermost layer M13 is a rectangle, the property “A $ 1” is added to the center of the rectangle.

【０１１３】３）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合う第２のＬＳＩの最上位層Ｍ２３
を検索する。3) Connection layer Z of layout data 2007
Layer M23 of the second LSI overlapping the pattern of
Search for.

【０１１４】４）レイアウトデータ２００７の接続層Ｚ
のパターンと重なり合ったレイアウトデータ２００６の
最上位層Ｍ２３のパターンにプロパティ「Ａ＄２」を付
加する。例えば、最上位層Ｍ２３のパターンが矩形であ
る場合には、プロパティ「Ａ＄２」はその矩形の中央に
付加される。4) Connection layer Z of layout data 2007
The property “A $ 2” is added to the pattern of the uppermost layer M23 of the layout data 2006 that overlaps with the pattern of FIG. For example, when the pattern of the uppermost layer M23 is a rectangle, the property “A $ 2” is added to the center of the rectangle.

【０１１５】５）プロパティが付加された層を特定する
情報およびその層においてプロパティが付加された位置
を示す座標情報をプロパティ情報としてＲＡＭ５に格納
する。5) Information specifying the layer to which the property is added and coordinate information indicating the position where the property is added in the layer are stored in the RAM 5 as property information.

【０１１６】なお、プロパティが付加される層は、最上
位層には限定されない。プロパティは、レイアウトデー
タの複数の層に含まれる任意の層に付加することができ
る。The layer to which the property is added is not limited to the uppermost layer. The property can be added to any layer included in a plurality of layers of the layout data.

【０１１７】図２３は、ＲＡＭ５に格納されるプロパテ
ィ情報の例を示す。例えば、図２３は、「Ａ」というプ
ロパティ名を有するプロパティが第１のＬＳＩの配線層
Ｍ１３の座標（１００，１００）と第２のＬＳＩの配線
層Ｍ２３の座標（１００，１００）に共通に付加されて
いることを示す。後述するＳＴＥＰ９および１０のレイ
アウト検証処理においては、共通のプロパティが付加さ
れている第１のＬＳＩの点と第２のＬＳＩの点とは、電
気的に等価である（すなわち、電気的に接続されてい
る）とみなされる。例えば、図２２において、プロパテ
ィ「Ａ＄１」が付加された点とプロパティ「Ａ＄２」が
付加された点とは、電気的に等価であるとみなされる。
好ましくは、接続部の位置とプロパティ「Ａ＄１」が付
加された点の位置とプロパティ「Ａ＄２」が付加された
点の位置とは、同一の座標によって表される。FIG. 23 shows an example of property information stored in the RAM 5. For example, FIG. 23 shows that the property having the property name “A” is common to the coordinates (100, 100) of the wiring layer M13 of the first LSI and the coordinates (100, 100) of the wiring layer M23 of the second LSI. Indicates that it has been added. In the layout verification processing in STEPs 9 and 10 to be described later, the first LSI point and the second LSI point to which the common property is added are electrically equivalent (that is, electrically connected. Is considered). For example, in FIG. 22, the point to which the property “A $ 1” is added and the point to which the property “A $ 2” is added are considered to be electrically equivalent.
Preferably, the position of the connection portion, the position of the point to which the property “A $ 1” is added, and the position of the point to which the property “A $ 2” is added are represented by the same coordinates.

【０１１８】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。In STEP 4, the CPU 1 sets the second LS
The layout data 2006 of I is selected.

【０１１９】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている座標変換プログラム２００４を用いて図
２４に示すＹ軸対称変換を行う。In STEP 5, the CPU 1 performs the Y-axis symmetric transformation shown in FIG. 24 using the coordinate transformation program 2004 stored in the ROM 6.

【０１２０】平面上の四角形をその２頂点の座標で以下
のように表す場合、 （１０、１０）（２０、２０） その四角形のＹ軸対称変換後の２頂点の座標は、 （−１０，１０）（−２０，２０） で与えられる。また、ＳＴＥＰ３において検出されたプ
ロパティ情報における座標もＹ軸対称変換される。ただ
し、このような座標変換は、Ｙ軸対称変換には限定され
ない。第１のＬＳＩのレイアウトデータ２００５と第２
のＬＳＩのレイアウトデータ２００６とが同一の座標系
上で重なり合わないようにレイアウトデータ２００５と
レイアウトデータ２００６とが配置される限り、Ｙ軸対
称変換の代わりに任意の座標変換が採用され得る。図２
４および図２５にＳＴＥＰ２〜５の処理のイメージを示
す。When a quadrilateral on a plane is represented by the coordinates of its two vertices as follows: (10, 10) (20, 20) The coordinates of the two vertices of the quadrangle after the Y-axis symmetric transformation are (−10, 10) (−20, 20). Further, the coordinates in the property information detected in STEP 3 are also subjected to Y-axis symmetric transformation. However, such a coordinate transformation is not limited to the Y-axis symmetric transformation. First LSI layout data 2005 and second LSI
As long as the layout data 2005 and the layout data 2006 are arranged so that the LSI layout data 2006 does not overlap on the same coordinate system, any coordinate transformation can be adopted instead of the Y-axis symmetric transformation. FIG.
4 and FIG. 25 show images of the processing in STEPS 2 to 5.

【０１２１】ＳＴＥＰ６では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ５において座標変換された第２のＬＳＩのレイアウ
トデータ２００６の各マスク要素を標準マスク要素番号
１〜９によって指示される位置に格納する。マスク要素
と標準マスク要素番号との対応関係は、例えば、図２６
に示されるように予め決定される。In STEP 6, the CPU 1 uses the storage program 2001 stored in the ROM 6 to execute ST
Each mask element of the layout data 2006 of the second LSI that has been subjected to coordinate conversion in EP5 is stored at a position designated by standard mask element numbers 1 to 9. The correspondence between the mask element and the standard mask element number is, for example, as shown in FIG.
Is determined in advance as shown in FIG.

【０１２２】ＳＴＥＰ７では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。In STEP 7, the CPU 1 sets the first LS
The layout data 2005 of I is selected.

【０１２３】ＳＴＥＰ８では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２６に示されるように予め決定される。In STEP 8, the CPU 1 uses the storage program 2001 stored in the ROM 6 to perform the first
Of the LSI layout data 2005 is stored in the positions designated by the standard mask element numbers 1 to 9. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１２４】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図２６に示される番号１〜１０は、標準マスク要素番号
に相当する。例えば、標準マスク要素番号１は、ウェル
層のマスク要素の番号を示し、標準マスク要素番号５
は、第１配線層のマスク要素の番号を示している。The "standard mask element number" is information indicating a position where each mask element (two-dimensional input layer) is stored.
Numbers 1 to 10 shown in FIG. 26 correspond to standard mask element numbers. For example, the standard mask element number 1 indicates the number of the mask element in the well layer, and the standard mask element number 5
Indicates the number of the mask element of the first wiring layer.

【０１２５】ＳＴＥＰ９およびＳＴＥＰ１０では、ＣＰ
Ｕ１は、ＳＴＥＰ６およびＳＴＥＰ８において同一の標
準マスク要素番号に格納されたレイアウトデータ２００
５のマスク要素とレイアウトデータ２００６のマスク要
素とを１つの処理単位としてレイアウト検証処理を実行
する。例えば、ＣＰＵ１は、そのような１つの処理単位
に対して、ＲＯＭ６に格納されている論理検証プログラ
ム２００２を用いてレイアウトより論理・接続の抽出を
行い、レイアウトデータ２００５および２００６とネッ
トリスト２００８とを比較する。In STEP 9 and STEP 10, the CP
U1 is the layout data 200 stored in the same standard mask element number in STEP6 and STEP8.
The layout verification processing is executed using the mask element of No. 5 and the mask element of the layout data 2006 as one processing unit. For example, for one such processing unit, the CPU 1 extracts the logic and connection from the layout using the logic verification program 2002 stored in the ROM 6, and extracts the layout data 2005 and 2006 and the netlist 2008. Compare.

【０１２６】図２６において、記号「＋」は論理和演算
を示す。例えば、ＣＰＵ１は、第１のＬＳＩのマスク要
素ＮＷと第２のＬＳＩのマスク要素ＮＷを座標変換する
ことによって得られるマスク要素ＮＷ’との論理和をと
ることにより、マスク要素ＮＷとマスク要素ＮＷ’とを
１つの処理単位としてレイアウト検証処理を実行する。
他のマスク要素についても同様である。また、ＣＰＵ１
は、共通のプロパティが付加されている第１のＬＳＩの
点と第２のＬＳＩとが接続されているとみなして、レイ
アウト検証処理を実行する。In FIG. 26, the symbol “+” indicates a logical sum operation. For example, the CPU 1 calculates the logical sum of the mask element NW of the first LSI and the mask element NW ′ obtained by performing coordinate transformation of the mask element NW of the second LSI, thereby forming the mask element NW and the mask element NW. 'And the layout verification process is executed with one processing unit.
The same applies to other mask elements. CPU1
Executes the layout verification process on the assumption that the point of the first LSI to which the common property is added and the second LSI are connected.

【０１２７】ＳＴＥＰ１１では、ＣＰＵ１は、レイアウ
ト論理検証結果を出力する。In STEP 11, the CPU 1 outputs a layout logic verification result.

【０１２８】図２７は、座標変換を行うことなくＬＶＳ
を行う場合におけるレイアウト検証装置の動作手順を示
す。FIG. 27 shows an LVS without performing coordinate conversion.
The operation procedure of the layout verification apparatus when performing the above will be described.

【０１２９】ＳＴＥＰ１〜ＳＴＥＰ３は、図２１と同様
であるので説明を省略する。Steps 1 to 3 are the same as those in FIG. 21 and will not be described.

【０１３０】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。In STEP 4, the CPU 1 sets the second LS
The layout data 2006 of I is selected.

【０１３１】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第２
のＬＳＩのレイアウトデータ２００６の各マスク要素を
標準マスク要素番号１１〜１９によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図２８に示されるように予め決定され
る。In STEP 5, the CPU 1 uses the storage program 2001 stored in the ROM 6 to execute the second
Of the LSI layout data 2006 is stored at the positions designated by the standard mask element numbers 11 to 19. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１３２】ＳＴＥＰ６では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。In STEP 6, the CPU 1 sets the first LS
The layout data 2005 of I is selected.

【０１３３】ＳＴＥＰ７では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２８に示されるように予め決定される。In STEP 7, the CPU 1 uses the storage program 2001 stored in the ROM 6 to perform the first
Of the LSI layout data 2005 is stored in the positions designated by the standard mask element numbers 1 to 9. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１３４】ＳＴＥＰ８およびＳＴＥＰ９では、ＲＯＭ
６に格納されている論理検証プログラム２００２は、第
１および第２のＬＳＩのレイアウトのそれぞれに対応す
る「トランジスタの認識・接続の抽出関数」を用いて、
それぞれのレイアウトより論理・接続の抽出を行い、レ
イアウトデータ２００５および２００６とネットリスト
２００８とを比較する。In STEP 8 and STEP 9, the ROM
6 uses a “transistor recognition / connection extraction function” corresponding to each of the layouts of the first and second LSIs.
The logic / connection is extracted from each layout, and the layout data 2005 and 2006 are compared with the netlist 2008.

【０１３５】ＳＴＥＰ１０では、ＣＰＵ１は、レイアウ
ト論理検証結果を出力する。In STEP 10, the CPU 1 outputs a layout logic verification result.

【０１３６】なお、本発明のレイアウト検証装置をＥＲ
Ｃに適用するためには、図２１のＳＴＥＰ９およびＳＴ
ＥＰ１０において、論理検証プログラム２００２の代わ
りにＥＲＣ検証プログラム２００９を用いてレイアウト
より論理・接続の抽出を行い、「トランジスタのゲート
の浮き」「トランジスタの出力のショート」「配線の浮
き」「配線のショート」「トランジスタと電源の関係」
等の電気的接続検証を行うようにすればよい。Note that the layout verification apparatus of the present invention is
In order to apply to C, STEP9 and ST9 in FIG.
In EP10, the logic / connection is extracted from the layout by using the ERC verification program 2009 instead of the logic verification program 2002, and “Floating transistor gate”, “Short transistor output”, “Floating wiring”, “Short wiring” "Relationship between transistors and power supply"
The electrical connection verification such as the above may be performed.

【０１３７】あるいは、図２７のＳＴＥＰ８およびＳＴ
ＥＰ９において、論理検証プログラム２００２の代わり
にＥＲＣ検証プログラム２００９を用いてレイアウトよ
り論理・接続の抽出を行うようにしてもよい。Alternatively, STEP8 and ST8 in FIG.
In EP9, the logic / connection may be extracted from the layout using the ERC verification program 2009 instead of the logic verification program 2002.

【０１３８】次に、本発明のレイアウト検証装置をＤＲ
Ｃに適用する場合について説明する。Next, the layout verification apparatus of the present invention is
The case where the present invention is applied to C will be described.

【０１３９】図２９は、ＤＲＣを行う場合におけるレイ
アウト検証装置の動作手順を示す。FIG. 29 shows an operation procedure of the layout verification apparatus when performing DRC.

【０１４０】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。レイアウトデータ２００５〜２００７は、
例えば、ＧＤＳ２フォーマットに従って形成されてい
る。ＣＰＵ１は、レイアウトデータ２００５〜２００７
をＲＡＭ５にロード（Ｌｏａｄ）する。In STEP 1, the CPU 1 sets the layout data 2005-2007 stored in the data storage
Is read. The layout data 2005 to 2007 are
For example, it is formed according to the GDS2 format. The CPU 1 determines the layout data 2005 to 2007
Is loaded into the RAM 5.

【０１４１】ＳＴＥＰ２では、ＣＰＵ１は、ＲＯＭ６に
格納されている選択プログラム２０１０を用いて、第１
のＬＳＩのレイアウトデータ２００５と第２のＬＳＩの
レイアウトデータ２００６のいずれか一方を選択する。In STEP 2, the CPU 1 uses the selection program 2010 stored in the ROM 6 to execute the first
One of the LSI layout data 2005 and the second LSI layout data 2006 is selected.

【０１４２】ＳＴＥＰ３では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ２において選択されたＬＳＩのレイアウトデータと
接続部を示すレイアウトデータ２００７とに含まれるマ
スク要素を標準マスク要素番号によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図３０に示されるように予め決定され
る。In STEP 3, the CPU 1 uses the storage program 2001 stored in the ROM 6 to execute
The mask element included in the layout data of the LSI selected in EP2 and the layout data 2007 indicating the connection part is stored at the position designated by the standard mask element number. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１４３】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図３０に示される番号（１、２、Ｍ、ＮおよびＺ）は、
標準マスク要素番号に相当する。例えば、標準マスク要
素番号１は、ウェル層のマスク要素の番号を示し、標準
マスク要素番号５は、第１配線層のマスク要素の番号を
示している。The "standard mask element number" is information indicating the position where each mask element (two-dimensional input layer) is stored.
The numbers (1, 2, M, N and Z) shown in FIG.
Corresponds to the standard mask element number. For example, the standard mask element number 1 indicates the number of the mask element in the well layer, and the standard mask element number 5 indicates the number of the mask element in the first wiring layer.

【０１４４】ＳＴＥＰ４では、ＣＰＵ１は、ＲＯＭ６に
格納されるデザインルール検証プログラム２０１１を用
いて、各マスク要素に対し、配線幅、配線間隔および重
なり等の項目に関するデザインルールを検証する。In STEP 4, the CPU 1 verifies the design rules relating to items such as the wiring width, the wiring interval, and the overlap for each mask element by using the design rule verification program 2011 stored in the ROM 6.

【０１４５】ＳＴＥＰ５では、ＣＰＵ１は、第１及び第
２のＬＳＩに対する処理が終了したか否かを判定し、未
終了の場合は、ＳＴＥＰ２へ戻り未だ処理されていない
ＬＳＩのデータを選択する。終了の場合は、ＳＴＥＰ６
へ進む。In STEP 5, the CPU 1 determines whether or not the processing for the first and second LSIs has been completed. If the processing has not been completed, the CPU 1 returns to STEP 2 and selects data of an LSI that has not been processed. In the case of the end, STEP6
Proceed to.

【０１４６】ＳＴＥＰ６では、ＣＰＵ１は、デザインル
ール検証結果を出力する。In STEP 6, the CPU 1 outputs a design rule verification result.

【０１４７】図３１は、第２のＬＳＩのレイアウトデー
タ２００６とレイアウトデータ２００７の複製データと
に対して座標変換を行ってＤＲＣを行う場合におけるレ
イアウト検証装置の動作手順を示す。FIG. 31 shows an operation procedure of the layout verifying apparatus when performing DRC by performing coordinate conversion on the layout data 2006 of the second LSI and the copy data of the layout data 2007.

【０１４８】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。In STEP 1, the CPU 1 sets the layout data 2005-2007 stored in the data storage
Is read.

【０１４９】ＳＴＥＰ２およびＳＴＥＰ３では、ＣＰＵ
１は、ＲＯＭ６に格納されている複製プログラム２０１
２を用いて第１のＬＳＩのレイアウトと第２のＬＳＩの
レイアウトとの間の接続部を規定するレイアウトデータ
２００７を複製し、レイアウトデータ２００７の複製デ
ータをＲＡＭ５に格納する。In STEP 2 and STEP 3, the CPU
1 is a copy program 201 stored in the ROM 6
2, the layout data 2007 defining the connection between the layout of the first LSI and the layout of the second LSI is duplicated, and the duplicated data of the layout data 2007 is stored in the RAM 5.

【０１５０】ＳＴＥＰ４では、ＣＰＵ１は、レイアウト
データ２００７の複製データおよび第２のＬＳＩのレイ
アウトデータ２００６を選択する。In STEP 4, the CPU 1 selects the copy data of the layout data 2007 and the layout data 2006 of the second LSI.

【０１５１】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている座標変換プログラム２００４を用いて、
ＳＴＥＰ４において選択されたデータに対してＹ軸対称
変換を行う。Ｙ軸対称変換については、図２４を参照さ
れたい。In STEP 5, the CPU 1 uses the coordinate conversion program 2004 stored in the ROM 6 to
A Y-axis symmetric transformation is performed on the data selected in STEP4. See FIG. 24 for the Y-axis symmetric transformation.

【０１５２】平面上の四角形をその２頂点の座標で以下
のように表す場合、 （１０、１０）（２０、２０） その四角形のＹ軸対称変換後の２頂点の座標は、 （−１０，１０）（−２０，２０） で与えられる。図２５にＳＴＥＰ５の処理のイメージを
示す。When a quadrilateral on a plane is represented by the coordinates of its two vertices as follows: (10, 10) (20, 20) The coordinates of the two vertices of the quadrangle after the Y-axis symmetric transformation are: 10) (−20, 20). FIG. 25 shows an image of the processing of STEP5.

【０１５３】ＳＴＥＰ６では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、ＳＴ
ＥＰ５において座標変換されたレイアウトデータ２００
７の複製データおよび第２のＬＳＩのレイアウトデータ
２００６の各マスク要素を標準マスク要素番号によって
指示される位置に格納する。マスク要素と標準マスク要
素番号との対応関係は、例えば、図３２に示されるよう
に予め決定される。In STEP 6, the CPU 1 uses the storage program 2001 stored in the ROM 6 to execute ST
Layout data 200 coordinate-transformed in EP5
7 and the respective mask elements of the layout data 2006 of the second LSI are stored in the positions indicated by the standard mask element numbers. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１５４】ＳＴＥＰ７では、ＣＰＵ１は、レイアウト
データ２００７および第１のＬＳＩのレイアウトデータ
２００５を選択する。In STEP 7, the CPU 1 selects the layout data 2007 and the layout data 2005 of the first LSI.

【０１５５】ＳＴＥＰ８では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、レイ
アウトデータ２００７および第１のＬＳＩのレイアウト
データ２００５の各マスク要素を標準マスク要素番号に
よって指示される位置に格納する。マスク要素と標準マ
スク要素番号との対応関係は、例えば、図３２に示され
るように予め決定される。In STEP 8, the CPU 1 stores each mask element of the layout data 2007 and the layout data 2005 of the first LSI at a position designated by the standard mask element number using the storage program 2001 stored in the ROM 6. I do. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１５６】「標準マスク要素番号」とは、各マスク要
素（二次元入力層）を格納する位置を示す情報である。
図３２に示される番号１〜１０は、標準マスク要素番号
に相当する。例えば、標準マスク要素番号１は、ウェル
層のマスク要素の番号を示し、標準マスク要素番号５
は、第１配線層のマスク要素の番号を示している。The "standard mask element number" is information indicating the position where each mask element (two-dimensional input layer) is stored.
Numbers 1 to 10 shown in FIG. 32 correspond to standard mask element numbers. For example, the standard mask element number 1 indicates the number of the mask element in the well layer, and the standard mask element number 5
Indicates the number of the mask element of the first wiring layer.

【０１５７】ＳＴＥＰ９では、ＣＰＵ１は、ＳＴＥＰ６
およびＳＴＥＰ８において同一の標準マスク要素番号に
格納されたレイアウトデータ２００７とそれの複製デー
タとを１つの処理単位としてレイアウト検証を実行す
る。また、ＣＰＵ１は、ＳＴＥＰ６およびＳＴＥＰ８に
おいて同一の標準マスク要素番号に格納されたレイアウ
トデータ２００５のマスク要素とレイアウトデータ２０
０６のマスク要素とを１つの処理単位としてレイアウト
検証処理を実行する。より詳しく言うと、ＣＰＵ１は、
そのような１つの処理単位に対して、ＲＯＭ６に格納さ
れているデザインルール検証プログラム２０１１を用い
て各マスク要素に対して配線幅・配線間隔・重なり等の
項目に関するデザインルールを検証する。In STEP 9, the CPU 1 determines in STEP 6
Then, in STEP 8, the layout verification is executed using the layout data 2007 stored in the same standard mask element number and its duplicate data as one processing unit. Further, the CPU 1 determines in step 6 and step 8 the mask element of the layout data 2005 and the layout data 20 stored in the same standard mask element number.
The layout verification process is performed using the 06 mask element as one processing unit. More specifically, CPU 1
With respect to such one processing unit, the design rules for items such as wiring width, wiring interval, and overlap are verified for each mask element using the design rule verification program 2011 stored in the ROM 6.

【０１５８】ＳＴＥＰ１０では、ＣＰＵ１は、デザイン
ルール検証結果を出力する。In STEP 10, the CPU 1 outputs a design rule verification result.

【０１５９】図３３は、座標変換を行うことなくＤＲＣ
を行う場合におけるレイアウト検証装置の動作手順を示
す。FIG. 33 shows that DRC is performed without performing coordinate transformation.
The operation procedure of the layout verification apparatus when performing the above will be described.

【０１６０】ＳＴＥＰ１では、ＣＰＵ１は、データ格納
部７に格納されたレイアウトデータ２００５〜２００７
を読み出す。In STEP 1, the CPU 1 sets the layout data 2005-2007 stored in the data storage
Is read.

【０１６１】ＳＴＥＰ２では、ＣＰＵ１は、レイアウト
データ２００７を選択する。In STEP 2, the CPU 1 selects the layout data 2007.

【０１６２】ＳＴＥＰ３では、ＲＯＭ６に格納されてい
る格納プログラム２００１を用いて、レイアウトデータ
２００７を標準マスク要素番号１０によって指示される
位置に格納する（図２８参照）。In STEP 3, the layout data 2007 is stored at the position designated by the standard mask element number 10 using the storage program 2001 stored in the ROM 6 (see FIG. 28).

【０１６３】ＳＴＥＰ４では、ＣＰＵ１は、第２のＬＳ
Ｉのレイアウトデータ２００６を選択する。In STEP 4, the CPU 1 sets the second LS
The layout data 2006 of I is selected.

【０１６４】ＳＴＥＰ５では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第２
のＬＳＩのレイアウトデータ２００６の各マスク要素を
標準マスク要素番号１１〜１９によって指示される位置
に格納する。マスク要素と標準マスク要素番号との対応
関係は、例えば、図２８に示されるように予め決定され
る。In STEP 5, the CPU 1 uses the storage program 2001 stored in the ROM 6 to
Of the LSI layout data 2006 is stored at the positions designated by the standard mask element numbers 11 to 19. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１６５】ＳＴＥＰ６では、ＣＰＵ１は、第１のＬＳ
Ｉのレイアウトデータ２００５を選択する。In STEP 6, the CPU 1 sets the first LS
The layout data 2005 of I is selected.

【０１６６】ＳＴＥＰ７では、ＣＰＵ１は、ＲＯＭ６に
格納されている格納プログラム２００１を用いて、第１
のＬＳＩのレイアウトデータ２００５の各マスク要素を
標準マスク要素番号１〜９によって指示される位置に格
納する。マスク要素と標準マスク要素番号との対応関係
は、例えば、図２８に示されるように予め決定される。In STEP 7, the CPU 1 uses the storage program 2001 stored in the ROM 6 to perform the first
Of the LSI layout data 2005 is stored in the positions designated by the standard mask element numbers 1 to 9. The correspondence between the mask element and the standard mask element number is determined in advance, for example, as shown in FIG.

【０１６７】ＳＴＥＰ８では、ＲＯＭ６に格納されてい
るデザインルール検証プログラム２０１１は、第１およ
び第２のＬＳＩのレイアウトのそれぞれに対応するデザ
インルールに従って、各マスク要素に対して配線幅、配
線間隔および重なり等の項目に関するデザインルールを
検証する。In STEP 8, the design rule verification program 2011 stored in the ROM 6 applies the wiring width, wiring interval, and overlap to each mask element according to the design rules corresponding to the layouts of the first and second LSIs. Verify design rules for items such as.

【０１６８】ＳＴＥＰ９では、ＣＰＵ１は、レイアウト
論理検証結果を出力する。In STEP 9, the CPU 1 outputs a layout logic verification result.

【０１６９】[0169]

【発明の効果】本発明のレイアウト入力装置および方法
によれば、レイアウト設計の段階で、複数のＬＳＩのレ
イアウトを同時に入力できるため、２つのＬＳＩの接続
部による双方のレイアウトへの影響を一目で把握でき即
座に対応でき、設計期間の短縮とレイアウトの最適化
（高集積化）が可能である。According to the layout input apparatus and method of the present invention, the layout of a plurality of LSIs can be simultaneously input at the stage of layout design, so that the influence of the connection of two LSIs on both layouts can be seen at a glance. It can be grasped and responded immediately, shortening the design period and optimizing the layout (high integration).

【０１７０】また、本発明のレイアウト検証装置および
方法によれば、複数のＬＳＩのレイアウトを同時に検証
することが可能となり、従来人手で行っていた接続部の
ルールチェックがプログラム的に処理でき、短時間で且
つ確実に行え設計期間の短縮が図られる。レイアウト論
理検証においては、複数のＬＳＩを統合したネットリス
トを用いて論理の検証が行えるため、ネットリスト作成
工数の削減とデータ数減少に伴いデータ管理工数も同時
に削減可能である。Further, according to the layout verifying apparatus and method of the present invention, it is possible to verify the layout of a plurality of LSIs at the same time. This can be done in a time and reliable manner, and the design period can be shortened. In the layout logic verification, since the logic can be verified using a netlist obtained by integrating a plurality of LSIs, the number of data management steps can be reduced at the same time as the number of netlist preparation steps and the number of data pieces are reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）は、レイアウト入力時のレイアウトイメ
ージを示す図であり、（ｂ）は、ＬＳＩ出来上がり時の
レイアウトイメージを示す図である。FIG. 1A is a diagram illustrating a layout image when a layout is input, and FIG. 1B is a diagram illustrating a layout image when an LSI is completed.

【図２】（ａ）は、複数の論理ブロックを含む単一の半
導体集積回路の構成を示す図であり、（ｂ）は、複数の
論理ブロックを２つの部分に分割した場合の２つの半導
体集積回路部分の構成を示す図である。FIG. 2A is a diagram illustrating a configuration of a single semiconductor integrated circuit including a plurality of logic blocks, and FIG. 2B is a diagram illustrating two semiconductors when the plurality of logic blocks are divided into two parts; FIG. 3 is a diagram illustrating a configuration of an integrated circuit portion.

【図３】半導体集積回路の分割工程を含む半導体集積回
路の設計工程全体のフローチャートである。FIG. 3 is a flowchart of an entire design process of a semiconductor integrated circuit including a process of dividing the semiconductor integrated circuit;

【図４】半導体集積回路の分割方法の一例を示すフロー
チャートである。FIG. 4 is a flowchart illustrating an example of a method of dividing a semiconductor integrated circuit.

【図５】本発明の実施の形態１のレイアウト入力装置の
構成を示すブロック図である。FIG. 5 is a block diagram illustrating a configuration of a layout input device according to the first embodiment of the present invention.

【図６】レイアウトデータとマスク要素との関係を示す
斜視図である。FIG. 6 is a perspective view showing a relationship between layout data and mask elements.

【図７】レイアウトデータ５０３〜５０５を作成する手
順を示すフローチャートである。FIG. 7 is a flowchart illustrating a procedure for creating layout data 503 to 505.

【図８】（ａ）は表示装置３の画面の斜視図、（ｂ）は
表示装置３の画面の上面図である。8A is a perspective view of a screen of the display device 3, and FIG. 8B is a top view of the screen of the display device 3. FIG.

【図９】ＲＡＭ５に格納された座標情報６０３〜６０５
の構造を示す図である。FIG. 9 shows coordinate information 603 to 605 stored in a RAM 5.
FIG. 3 is a diagram showing the structure of FIG.

【図１０】レイアウト入力の詳細なステップを示すフロ
ーチャートである。FIG. 10 is a flowchart showing detailed steps of layout input.

【図１１】各レベルにおけるレイアウトを示す図であ
る。FIG. 11 is a diagram showing a layout at each level.

【図１２】データ格納部７に格納されたレイアウトデー
タ５０３〜５０５の構造を示す図である。FIG. 12 is a diagram showing a structure of layout data 503 to 505 stored in a data storage unit 7;

【図１３】座標変換によるレイアウト図形の変化を示す
図である。FIG. 13 is a diagram showing a change in a layout figure due to coordinate conversion.

【図１４】実施の形態１のレイアウト入力装置の表示画
面（重ね合わせ表示画面）を示す図である。FIG. 14 is a diagram showing a display screen (overlay display screen) of the layout input device according to the first embodiment.

【図１５】本発明の実施の形態２のレイアウト入力装置
の構成を示すブロック図である。FIG. 15 is a block diagram illustrating a configuration of a layout input device according to a second embodiment of the present invention.

【図１６】レイアウトデータ８０２〜８０４を作成する
手順を示すフローチャートである。FIG. 16 is a flowchart illustrating a procedure for creating layout data 802 to 804.

【図１７】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の一例を示す図で
ある。FIG. 17 is a diagram illustrating an example of the relationship between the coordinate plane of the second layout data and the coordinate plane of the first layout data.

【図１８】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の他の例を示す図
である。FIG. 18 is a diagram illustrating another example of the relationship between the coordinate plane of the second layout data and the coordinate plane of the first layout data.

【図１９】第２のレイアウトデータの座標平面と第１の
レイアウトデータの座標平面との関係の更に他の例を示
す図である。FIG. 19 is a diagram showing still another example of the relationship between the coordinate plane of the second layout data and the coordinate plane of the first layout data.

【図２０】本発明の実施の形態３のレイアウト検証装置
の構成を示すブロック図である。FIG. 20 is a block diagram illustrating a configuration of a layout verification device according to a third embodiment of the present invention.

【図２１】ＬＶＳを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。FIG. 21 is a flowchart illustrating an operation procedure of the layout verification apparatus when performing LVS.

【図２２】レイアウトデータ２００５〜２００７の構造
を示す図である。FIG. 22 is a diagram showing a structure of layout data 2005 to 2007.

【図２３】プロパティ情報の一例を示す図である。FIG. 23 is a diagram illustrating an example of property information.

【図２４】Ｙ軸対称変換によるレイアウト図形の変化を
示す図である。FIG. 24 is a diagram illustrating a change in a layout figure due to Y-axis symmetric transformation.

【図２５】レイアウト等価処理のイメージを示す図であ
る。FIG. 25 is a diagram illustrating an image of a layout equivalent process.

【図２６】マスク要素と標準マスク要素番号との対応関
係を示す図である。FIG. 26 is a diagram showing the correspondence between mask elements and standard mask element numbers.

【図２７】ＬＶＳを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。FIG. 27 is a flowchart illustrating an operation procedure of the layout verification apparatus when performing LVS.

【図２８】マスク要素と標準マスク要素番号との対応関
係を示す図である。FIG. 28 is a diagram showing the correspondence between mask elements and standard mask element numbers.

【図２９】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。FIG. 29 is a flowchart illustrating an operation procedure of the layout verification device when performing DRC.

【図３０】マスク要素と標準マスク要素番号との対応関
係を示す図である。FIG. 30 is a diagram showing the correspondence between mask elements and standard mask element numbers.

【図３１】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。FIG. 31 is a flowchart showing an operation procedure of the layout verification device when performing DRC.

【図３２】マスク要素とマスク標準要素番号との対応関
係を示す図である。FIG. 32 is a diagram showing the correspondence between mask elements and mask standard element numbers.

【図３３】ＤＲＣを行う場合におけるレイアウト検証装
置の動作手順を示すフローチャートである。FIG. 33 is a flowchart showing an operation procedure of the layout verification apparatus when performing DRC.

【図３４】（ａ）はフリップ・スタック実装される２つ
のＬＳＩチップの接続部を示す平面図、（ｂ）は実装さ
れた状態の断面図、（ｃ）は実装された状態の平面図、
（ｄ）は実装された状態の斜視図である。34A is a plan view showing a connection portion between two LSI chips to be flip-stack mounted, FIG. 34B is a cross-sectional view in a mounted state, FIG. 34C is a plan view in a mounted state,
(D) is a perspective view of the mounted state.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ 入出力インターフェース ３ 表示装置 ４ 入力装置 ５ ＲＡＭ ６ ＲＯＭ ７ データ格納部 Reference Signs List 1 CPU 2 Input / output interface 3 Display device 4 Input device 5 RAM 6 ROM 7 Data storage unit

Claims (18)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１の半導体集積回路が形成された半導
体チップと、第２の半導体集積回路が形成された半導体
チップとを、第１および第２の半導体集積回路同士が接
続されるように相互に重なり合わせて実装する際に、第
１および第２の半導体集積回路のレイアウト設計するた
めに使用されるレイアウト入力装置であって、 第１の半導体集積回路に含まれる第１の回路部分の位置
を示す第１の座標情報と第２の半導体集積回路に含まれ
る第２の回路部分の位置を示す第２の座標情報とを入力
する入力部と、 該第２の座標情報に対して所定の座標変換を行う制御部
と、 該第１の座標情報を該第１の半導体集積回路のレイアウ
トを表す第１のレイアウトデータの少なくとも一部とし
て格納し、該座標変換された第２の座標情報を該第２の
半導体集積回路のレイアウトを表す第２のレイアウトデ
ータの少なくとも一部として格納する格納部とを備え
た、レイアウト入力装置。 1. A semiconductor device having a first semiconductor integrated circuit formed thereon.
Body chip and semiconductor on which second semiconductor integrated circuit is formed
A chip is connected to the first and second semiconductor integrated circuits.
When mounting on top of each other so that
Layout design of the first and second semiconductor integrated circuits
Input device for use in a layout, comprising: first coordinate information indicating a position of a first circuit portion included in a first semiconductor integrated circuit; and a second circuit portion included in a second semiconductor integrated circuit. An input unit for inputting second coordinate information indicating a position of the first coordinate information; a control unit for performing predetermined coordinate conversion on the second coordinate information; and a control unit for converting the first coordinate information to the first semiconductor integrated circuit. Is stored as at least a part of the first layout data representing the layout of the second semiconductor integrated circuit, and the converted second coordinate information is stored as at least a part of the second layout data representing the layout of the second semiconductor integrated circuit. A layout input device, comprising: 【請求項２】 前記制御部は、前記第２の座標情報を前
記格納部に格納する際に前記所定の座標変換を行う、請
求項１に記載のレイアウト入力装置。2. The layout input device according to claim 1, wherein the control unit performs the predetermined coordinate conversion when storing the second coordinate information in the storage unit. 【請求項３】 前記制御部は、前記第２の座標情報の入
力に応答して前記所定の座標変換を行う、請求項１に記
載のレイアウト入力装置。3. The layout input device according to claim 1, wherein the control unit performs the predetermined coordinate conversion in response to an input of the second coordinate information. 【請求項４】 前記所定の座標変換は、所定の軸に対す
る対称変換を含む、請求項１に記載のレイアウト入力装
置。4. The layout input device according to claim 1, wherein the predetermined coordinate transformation includes a symmetric transformation with respect to a predetermined axis. 【請求項５】 前記所定の座標変換は、所定の方向に沿
った平行移動をさらに含む、請求項４に記載のレイアウ
ト入力装置。5. The layout input device according to claim 4, wherein the predetermined coordinate conversion further includes a parallel movement along a predetermined direction. 【請求項６】 前記第１のレイアウトデータのための第
１の座標系は、前記第２のレイアウトデータのための第
２の座標系とは異なる、請求項１に記載のレイアウト入
力装置。6. The layout input device according to claim 1, wherein a first coordinate system for the first layout data is different from a second coordinate system for the second layout data. 【請求項７】 前記第１の座標系および第２の座標系の
それぞれは、Ｘ軸とＹ軸とを有しており、該第１の座標
系における原点は、該第２の座標系における原点に対し
て該Ｘ軸の方向に所定のＸオフセットだけシフトしてお
り、該Ｙ軸の方向に所定のＹオフセットだけシフトして
いる、請求項６に記載のレイアウト入力装置。7. Each of the first coordinate system and the second coordinate system has an X axis and a Y axis, and an origin in the first coordinate system is an origin in the second coordinate system. 7. The layout input device according to claim 6, wherein the layout input device is shifted by a predetermined X offset in the direction of the X axis with respect to the origin and shifted by a predetermined Y offset in the direction of the Y axis. 【請求項８】 前記所定のＹオフセット＝０である、請
求項７に記載のレイアウト入力装置。8. The layout input device according to claim 7, wherein said predetermined Y offset = 0. 【請求項９】 前記所定のＸオフセット＝０、かつ、前
記所定のＹオフセット＝０である、請求項７に記載のレ
イアウト入力装置。9. The layout input device according to claim 7, wherein the predetermined X offset = 0 and the predetermined Y offset = 0. 【請求項１０】 第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１および第２の半導体集積回路のレイアウト設計する
ために実施されるレイアウト入力方法であって、 第１の半導体集積回路に含まれる第１の回路部分の位置
を示す第１の座標情報と第２の半導体集積回路に含まれ
る第２の回路部分の位置を示す第２の座標情報とを入力
するステップと、 該第２の座標情報に対して所定の座標変換を行うステッ
プと、 該第１の座標情報を該第１の半導体集積回路のレイアウ
トを表す第１のレイアウトデータの少なくとも一部とし
て格納し、該座標変換された第２の座標情報を該第２の
半導体集積回路のレイアウトを表す第２のレイアウトデ
ータの少なくとも一部として格納するステップとを包含
する、レイアウト入力方法。10. The half where the first semiconductor integrated circuit is formed.
A semiconductor chip on which a conductive chip and a second semiconductor integrated circuit are formed;
Body chip and the first and second semiconductor integrated circuits
When mounting on top of each other to be connected,
Design layout of first and second semiconductor integrated circuits
Input method, the first coordinate information indicating the position of the first circuit portion included in the first semiconductor integrated circuit, and the second circuit portion included in the second semiconductor integrated circuit. Inputting second coordinate information indicating the position of the first coordinate information, performing a predetermined coordinate conversion on the second coordinate information, and laying out the first coordinate information on the layout of the first semiconductor integrated circuit. And storing the coordinate-converted second coordinate information as at least a part of the second layout data representing the layout of the second semiconductor integrated circuit. And a layout input method. 【請求項１１】 第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１および第２の半導体集積回路のレイアウトを検証す
るレイアウト検証装置であって、 第１の半導体集積回路のレイアウトを表す第１のレイア
ウトデータと第２の半導体集積回路のレイアウトを表す
第２のレイアウトデータと第１の半導体集積回路と第２
の半導体集積回路とを接続する接続部の位置を規定する
接続情報とを格納する格納部と、 該接続情報に基づいて、該接続部の位置に対応する第１
のレイアウトデータにおける第１の位置と該接続部の位
置に対応する第２のレイアウトデータにおける第２の位
置とを特定し、該第１の位置と該第２の位置とが接続さ
れているとみなして、該第１および第２の半導体集積回
路のレイアウトを検証する制御部とを備えた、レイアウ
ト検証装置。11. The half where the first semiconductor integrated circuit is formed.
A semiconductor chip on which a conductive chip and a second semiconductor integrated circuit are formed;
Body chip and the first and second semiconductor integrated circuits
When mounting on top of each other to be connected,
Verify layout of first and second semiconductor integrated circuits
A first layout data representing a layout of a first semiconductor integrated circuit; a second layout data representing a layout of a second semiconductor integrated circuit;
A storage unit for storing connection information that defines a position of a connection unit that connects the semiconductor integrated circuit of the first embodiment, and a first unit corresponding to the position of the connection unit based on the connection information.
A first position in the layout data and a second position in the second layout data corresponding to the position of the connection portion are specified, and the first position and the second position are connected. A layout verification device comprising: a control unit for verifying a layout of the first and second semiconductor integrated circuits. 【請求項１２】 前記接続部の位置と前記第１の位置と
前記第２の位置とは、同一の座標によって表される、請
求項１１に記載のレイアウト検証装置。12. The layout verification device according to claim 11, wherein the position of the connection part, the first position, and the second position are represented by the same coordinates. 【請求項１３】 前記第１のレイアウトデータは複数の
第１の層を含んでおり、前記第２のレイアウトデータは
複数の第２の層を含んでおり、 前記第１の位置は、該複数の第１の層のうち前記接続部
が形成されている第１の層に設けられており、前記第２
の位置は、該複数の第２の層のうち該接続部が形成され
ている第２の層に設けられている、請求項１１に記載の
レイアウト検証装置。13. The first layout data includes a plurality of first layers, the second layout data includes a plurality of second layers, and the first position includes the plurality of first layers. Of the first layer where the connection portion is formed, of the first layer of
The layout verification apparatus according to claim 11, wherein the position is provided in a second layer of the plurality of second layers on which the connection portion is formed. 【請求項１４】 前記接続部が形成されている前記第１
の層は、前記複数の第１の層のうち最上位層であり、該
接続部が形成されている前記第２の層は、前記複数の第
２の層のうち最上位層である、請求項１１に記載のレイ
アウト検証装置。14. The first connector, wherein the connection portion is formed.
Is a top layer of the plurality of first layers, and the second layer on which the connection portion is formed is a top layer of the plurality of second layers. Item 12. The layout verification device according to item 11. 【請求項１５】 前記制御部は、前記第１のレイアウト
データと前記第２のレイアウトデータとが同一の座標系
上で互いに重なり合わないように、該第１のレイアウト
データと該第２のレイアウトデータとを配置し、該第１
のレイアウトデータに含まれる第１の層と該第２のレイ
アウトデータに含まれる第２の層とを１つの処理単位と
して、検証処理を実行する、請求項１１に記載のレイア
ウト検証装置。15. The first layout data and the second layout data so that the first layout data and the second layout data do not overlap each other on the same coordinate system. Data and place the first
The layout verification apparatus according to claim 11, wherein the verification processing is performed using the first layer included in the layout data and the second layer included in the second layout data as one processing unit. 【請求項１６】 前記制御部は、前記第１および第２の
レイアウトデータとネットリストとを照合する、請求項
１１に記載のレイアウト検証装置。16. The layout verification apparatus according to claim 11, wherein the control unit checks the first and second layout data with a netlist. 【請求項１７】 前記制御部は、前記第１および第２の
レイアウトデータによって表される論理素子の入出力間
のオープン／ショートを検証する、請求項１１に記載の
レイアウト検証装置。17. The layout verification apparatus according to claim 11, wherein the control unit verifies open / short between input and output of the logic element represented by the first and second layout data. 【請求項１８】 第１の半導体集積回路が形成された半
導体チップと、第２の半導体集積回路が形成された半導
体チップとを、第１および第２の半導体集積 回路同士が
接続されるように相互に重なり合わせて実装する際に、
第１の半導体集積回路のレイアウトを表す第１のレイア
ウトデータと第２の半導体集積回路のレイアウトを表す
第２のレイアウトデータと第１の半導体集積回路と第２
の半導体集積回路とを接続する接続部の位置を規定する
接続情報とに基づいて、第１および第２の半導体集積回
路のレイアウトを検証するレイアウト検証方法であっ
て、 ａ）該接続情報に基づいて、該接続部の位置に対応する
第１のレイアウトデータにおける第１の位置と該接続部
の位置に対応する第２のレイアウトデータにおける第２
の位置とを特定するステップと、 ｂ）該第１の位置と該第２の位置とが接続されていると
みなして、該第１および第２の半導体集積回路のレイア
ウトを検証するステップとを包含する、レイアウト検証
方法。18. A half in which a first semiconductor integrated circuit is formed.
A semiconductor chip on which a conductive chip and a second semiconductor integrated circuit are formed;
Body chip and the first and second semiconductor integrated circuits
When mounting on top of each other to be connected,
The first layout data representing the layout of the first semiconductor integrated circuit, the second layout data representing the layout of the second semiconductor integrated circuit, the first semiconductor integrated circuit, and the second
A layout verification method for verifying a layout of the first and second semiconductor integrated circuits based on connection information that specifies a position of a connection portion that connects the semiconductor integrated circuit to the semiconductor integrated circuit; The first position in the first layout data corresponding to the position of the connection portion and the second position in the second layout data corresponding to the position of the connection portion
And b) verifying the layout of the first and second semiconductor integrated circuits, assuming that the first position and the second position are connected to each other. Includes layout verification methods.