JP4668057B2 - Semiconductor device design support apparatus, semiconductor device design support method, program capable of executing the method by computer, and recording medium recording the program - Google Patents
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本発明は、半導体装置設計支援装置、半導体装置設計支援方法、その方法をコンピュータにより実行可能なプログラム、及び、そのプログラムを記録した記録媒体に関し、特に所定の平面上に初期配置されるチップを有する半導体装置であって、例えばＳｉＰ(system in a package)のような３次元的なチップ配置による実装が行われる半導体装置の設計を支援する半導体装置設計支援装置等に関する。 The present invention relates to a semiconductor device design support apparatus, a semiconductor device design support method, a program capable of executing the method by a computer, and a recording medium recording the program, and particularly has a chip initially arranged on a predetermined plane. The present invention relates to a semiconductor device design support apparatus that supports the design of a semiconductor device that is mounted by a three-dimensional chip arrangement, such as SiP (system in a package).
近年ＬＳＩ製造プロセス技術の進歩によりＬＳＩの基板への集積度が一層進んでおり、ＳｉＰという概念も出てきた。ＳｉＰは、微小なプリント基板上に複数のＩＣチップや受動素子を基板に３次元実装して微小なシステムを製造する技術をいう。シリコンチップ上に回路を書き込んでシステムを構築するＳｏＣ(System On a Chip)に比較して、i）既存のチップを用いれば、短納期に量産が可能、ii）小さな設備投資で、iii）少量多品種の生産に有利などの利点を有する。 In recent years, with the progress of LSI manufacturing process technology, the degree of integration of LSI on a substrate has further advanced, and the concept of SiP has come out. SiP is a technology for manufacturing a minute system by three-dimensionally mounting a plurality of IC chips and passive elements on a substrate on a minute printed board. Compared to SoC (System On a Chip), which builds a system by writing a circuit on a silicon chip, i) Using existing chips, mass production is possible in a short period of time, ii) Small capital investment, iii) Small amount It has advantages such as advantageous for the production of various varieties.
このような３次元配置の半導体装置に対する設計装置として、例えば、特許文献１に記載されているような技術がある。この技術は、基板とその基板に配置されるチップとの関係において、同一平面上でのレイアウト設計に工夫を施すものである。
As a design apparatus for such a three-dimensionally arranged semiconductor device, for example, there is a technique described in
また、レイアウト設計の工夫として、２次元配置とした半導体装置における基板上の単位面積当たりの消費電力を平均化する技術がある（特許文献２参照）。 Further, as a device for layout design, there is a technique for averaging power consumption per unit area on a substrate in a two-dimensionally arranged semiconductor device (see Patent Document 2).
しかしながら、特許文献１に記載の技術では、単に同一平面上でレイアウト設計を工夫しているにすぎず、３次元配置の半導体装置のレイアウト設計を適切にするという点からは十分なものではない。この点は、特許文献２に記載の技術においても同様であり、十分なものとは言えない。
However, the technique described in
ゆえに、本発明は、３次元配置の半導体装置に対して３次元空間的な自由度を最大限に活かした設計支援を行うことが可能な半導体装置設計支援装置、半導体装置設計支援方法、その方法をコンピュータにより実行可能なプログラム、及び、そのプログラムを記録した記録媒体を提供することを目的とする。 Therefore, the present invention provides a semiconductor device design support apparatus, a semiconductor device design support method, and a method thereof capable of providing design support that makes the most of three-dimensional spatial freedom for a three-dimensionally arranged semiconductor device. An object of the present invention is to provide a program that can be executed by a computer and a recording medium that records the program.
請求項１に係る発明は、チップを有する半導体装置の設計を支援する半導体設計支援装置であって、第１の平面上に第１のチップが初期配置されて前記第１のチップが有する論理回路の配列方向が前記第１の平面がのびる方向であり、前記第１の平面とは平行ではない第２の平面上に第２のチップが初期配置されて前記第２のチップが有する論理回路の配列方向が前記第２の平面がのびる方向であり、前記第１の平面上から前記第２の平面上に前記第１のチップの配置を変更し、又は、前記第２の平面上から前記第１の平面上に前記第２のチップの配置を変更するチップ配置変更処理手段を備える半導体装置設計支援装置である。
According to
請求項２に係る発明は、請求項１記載の半導体装置設計支援装置であって、前記チップ配置変更処理手段は、前記チップが配置されることにより決定される前記半導体の体積の大小を特定する複数方向からの投射面積による変数を用いたコスト関数から演算される結果に従って前記チップの配置を改善する配置改善処理手段を備えるものである。
The invention according to
請求項３に係る発明は、チップを有する半導体装置の設計を支援する半導体設計支援方法であって、第１の平面上に第１のチップが初期配置されて前記第１のチップが有する論理回路の配列方向が前記第１の平面がのびる方向であり、前記第１の平面とは平行ではない第２の平面上に第２のチップが初期配置されて前記第２のチップが有する論理回路の配列方向が前記第２の平面がのびる方向であり、チップ配置変更処理手段が、前記第１の平面上から前記第２の平面上に前記第１のチップの配置を変更し、又は、前記第２の平面上から前記第１の平面上に前記第２のチップの配置を変更処理するステップを含む半導体設計支援方法である。請求項４に係る発明は、請求項３記載の半導体装置設計支援方法において、前記チップ配置変更処理手段の配置改善処理手段が、前記チップが配置されることにより決定される前記半導体の体積の大小を特定する複数方向からの投射面積による変数を用いたコスト関数から演算される結果に従って前記チップの配置を改善するステップを含むものである。
According to a third aspect of the present invention, there is provided a semiconductor design support method for supporting a design of a semiconductor device having a chip, wherein the first chip is initially arranged on a first plane, and the logic circuit included in the first chip. The arrangement direction of the logic circuit is a direction in which the first plane extends, and a second chip is initially arranged on a second plane that is not parallel to the first plane, and the logic circuit of the second chip has The arrangement direction is a direction in which the second plane extends, and the chip arrangement change processing means changes the arrangement of the first chip from the first plane to the second plane, or A semiconductor design support method including a step of changing the arrangement of the second chip from the second plane to the first plane . The invention according to
請求項５に係る発明は、請求項３又は４記載の半導体設計支援方法をコンピュータに実行させるためのプログラムである。
The invention according to
請求項６に係る発明は、請求項５記載のプログラムを記録するコンピュータ読み取り可能な記録媒体である。
The invention according to
本発明によれば、第１の平面上に第１のチップが初期配置されて前記第１のチップが有する論理回路の配列方向が前記第１の平面がのびる方向であり、前記第１の平面とは平行ではない第２の平面上に第２のチップが初期配置されて前記第２のチップが有する論理回路の配列方向が前記第２の平面がのびる方向であり、このように初期配置されるチップの配置を平行ではない平面間で変更できるので、３次元空間の自由度を十分に生かした設計支援を行うことができる。特に、複数方向からの投射面積による変数を用いたコスト関数から演算される結果により半導体の体積の大小を考慮した設計を行うことにより、半導体装置の小型化の向上を図ることができとともに、３次元空間内で自由に配置できるため、実レイアウトの配線を短くすることもでき、チップ間の空間を調節することにより効果的に冷却することも可能になる。 According to the present invention, the first chip is initially arranged on the first plane, and the arrangement direction of the logic circuits included in the first chip is the direction in which the first plane extends, and the first plane The second chip is initially arranged on a second plane that is not parallel to the first plane, and the arrangement direction of the logic circuits of the second chip is the direction in which the second plane extends. Since the arrangement of chips can be changed between planes that are not parallel, design support that makes full use of the degree of freedom of the three-dimensional space can be provided. In particular, it is possible to improve the miniaturization of the semiconductor device by performing the design considering the volume of the semiconductor based on the result calculated from the cost function using the variable depending on the projection area from a plurality of directions, and to improve the size of the semiconductor device Since it can be freely arranged in the dimensional space, the wiring in the actual layout can be shortened, and cooling can be effectively performed by adjusting the space between the chips.
以下に、図を用いて本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の実施の形態に係る半導体装置設計支援装置の構成を模式的に示したブロック図である。 FIG. 1 is a block diagram schematically showing the configuration of a semiconductor device design support apparatus according to an embodiment of the present invention.
半導体装置設計支援装置１は、入出力部２とチップ配置変更処理部７と４種類のファイルから構成される。入出力部２は、入力部３と表示部５から構成されている。入力部３よりプログラムのパラメータが入力され、表示部５では処理結果が表示される。
The semiconductor device
チップ配置変更処理部７は、初期配置処理部９と配置改善処理部１１とファイル読込処理部１３とから構成されている。ファイル読込処理部１３は、パラメータファイル１５、コントロールファイル１７、温度分布ファイル１９及び中間ファイル２１の読み込みを行い、初期配置処理部９及び配置改善処理部１１がチップの配置変更を行う。
The chip arrangement
図２は、図１におけるチップ配置変更処理部７の構成の詳細を模式的に示したブロック図である。
FIG. 2 is a block diagram schematically showing details of the configuration of the chip arrangement
上述した通り、チップ配置変更処理部７は、初期配置処理部９と配置改善処理部１１とファイル読込処理部１３とから構成されている。さらに配置改善処理部１１は、配置交換部２３と配置移動部２５とコスト計算部２７から構成されている。
As described above, the chip arrangement
図２の初期配置処理部９では、チップを基板上に順次積み上げるように配置していく処理を行うが、制約条件があるチップについては制約条件を満たすように配置する。その他の制約条件がないチップについては、最下段から順次積み上げていくように配置する。この時、制約条件以外の条件は何も考慮せずに配置する。全チップの配置が終わると、各配置したチップの端子間の接続情報を３次元ネットワークで構築する。また、チップと基板の端子間にも接続情報を構築する。この初期配置処理部９の処理については、図６を用いてその一例を後述する。
The initial
上記初期配置処理部９にて初期配置されると、図２の配置交換部２３で各チップの配置の改善が行われる。この配置交換部２３による各チップの配置の改善は、配置ネットワークに従い、制約内で配置の改善を行う。配置交換部２３の処理については、図１０及び図１１を用いてその一例を後述する。
When the initial placement is performed by the initial
次に、図２の配置移動部２５でさらに配置の改善が行われる。この配置移動部２５による各チップの配置の移動では、コスト計算部２７で計算された結果に基づいて配置の移動がなされる。コスト計算部２７は、温度分布ファイルを元に計算される熱によるコスト、配線長（ワイヤ長）及び体積によるコストを計算する。その計算結果を元に、チップがより適した位置に配置されるように配置移動部２５がチップの配置を移動する。この配置移動部２５及びコスト計算部２７の処理については、図１２〜図１４を用いてその一例を後述する。
Next, the arrangement is further improved by the
ここで、チップの配置を入れ替えるアルゴリズムとしてシミュレーティッド・アニーリング（以下Ｓ・Ａ）を用いる。Ｓ・Ａは最適化の手法の一つで、理論上は真の最適解を得ることができる。 Here, simulated annealing (hereinafter referred to as S · A) is used as an algorithm for changing the arrangement of chips. S · A is one of optimization methods, and a theoretically optimal solution can be obtained theoretically.
図３は、本発明の実施の形態に係る半導体装置設計支援装置のメイン処理の処理フロー図である。 FIG. 3 is a process flow diagram of the main process of the semiconductor device design support apparatus according to the embodiment of the present invention.
本発明の実施の形態に係る半導体装置設計支援装置が起動されると、ステップＳＴ１０１にて初期処理が行われる。この初期処理では、プログラムの引数のチェック並びにパラメータファイル、コントロールファイル及び中間ファイルの読み込みが行われる。次に、ステップＳＴ１０３で温度分布ファイルが読み込まれ、ステップＳＴ１０５のチップ配置変更処理が行われる。そして、全てのチップの配置結果及び各チップの端子間の接続情報が中間ファイル及び画面上に出力される。 When the semiconductor device design support apparatus according to the embodiment of the present invention is activated, initial processing is performed in step ST101. In this initial processing, program arguments are checked and a parameter file, a control file, and an intermediate file are read. Next, a temperature distribution file is read in step ST103, and a chip arrangement changing process in step ST105 is performed. Then, the arrangement results of all the chips and the connection information between the terminals of each chip are output on the intermediate file and the screen.
図４は、図３におけるステップＳＴ１０３の温度分布ファイル読込処理の一例を示す処理フロー図である。 FIG. 4 is a process flowchart showing an example of the temperature distribution file reading process in step ST103 in FIG.
図１のファイル読込処理部１３は、図４のステップＳＴ２０１で温度分布ファイルを開く。温度分布ファイルの１行目には、メッシュの大きさと各メッシュの温度分布が記述されているので、ステップＳＴ２０３でメッシュの大きさを取得し、ステップＳＴ２０５で各メッシュの温度分布を取得する。取得したメッシュの情報は、各セルのレコードに保持しておく。そして、温度分布ファイルの２行目以降を順次読み取りながら、ステップＳＴ２０７で１辺が１ｎｍ（ナノメートル）の立方体のセル断面の温度降下率を取得する。さらに、ステップＳＴ２０９でスペーサによる温度降下率を取得し、ステップＳＴ２１１で端子位置による温度降下率を取得する。ステップＳＴ２１３で、取得した温度降下率を元に全セル内の表面部の全メッシュについて、セルの厚さ、スペーサ及び端子位置による温度降下を考慮した温度分布を取得し、温度分布ファイル読込処理を終了する。 The file reading processing unit 13 in FIG. 1 opens the temperature distribution file in step ST201 in FIG. Since the mesh size and the temperature distribution of each mesh are described in the first line of the temperature distribution file, the mesh size is acquired in step ST203, and the temperature distribution of each mesh is acquired in step ST205. The acquired mesh information is stored in the record of each cell. Then, while sequentially reading the second and subsequent lines of the temperature distribution file, in step ST207, the temperature drop rate of the cubic cell cross section with one side of 1 nm (nanometer) is acquired. In step ST209, the temperature drop rate due to the spacer is acquired, and in step ST211, the temperature drop rate due to the terminal position is acquired. In step ST213, a temperature distribution taking into account the temperature drop due to cell thickness, spacer and terminal position is obtained for all meshes on the surface in all cells based on the obtained temperature drop rate, and temperature distribution file reading processing is performed. finish.
図５は、図３におけるステップＳＴ１０５のチップ配置変更処理の一例を示す処理フロー図である。 FIG. 5 is a process flowchart showing an example of the chip arrangement changing process in step ST105 in FIG.
図１の初期配置処理部９は、図５におけるステップＳＴ３０１の初期配置処理を行い、図１の配置改善処理部１１が図５におけるステップＳＴ３０３の配置改善処理を行う。これらの処理の一例を図６〜図１４を用いて以下に説明する。
The initial
図６は、図５におけるステップＳＴ３０１の初期配置処理の一例を示す処理フロー図である。 FIG. 6 is a process flowchart showing an example of the initial arrangement process of step ST301 in FIG.
まず、ステップＳＴ４０１でグリッドの初期化を行う。本発明の実施の形態においては配置する最小のチップ体積の６４分割（縦４分割、横４分割、高さ４分割）を１つのグリッドとする。チップの移動はグリッド単位となる為、この場合、チップを縦、横及び高さ方向に、最小チップの各辺の長さの１／４ずつ移動させることが可能となる。なお、最小チップ体の分割数はユーザ側で指定することができる。 First, in step ST401, the grid is initialized. In the embodiment of the present invention, 64 divisions (4 vertical divisions, 4 horizontal divisions and 4 divisional heights) of the minimum chip volume to be arranged are defined as one grid. Since the movement of the chip is in units of grids, in this case, the chip can be moved in the vertical, horizontal, and height directions by 1/4 of the length of each side of the minimum chip. Note that the number of divisions of the minimum chip body can be specified by the user.
次に、ステップＳＴ４０３でセルの配置情報を順次取得しながら、以降の処理が行われる。ステップＳＴ４０５では、ステップＳＴ４０３で取得したセルの配置情報から、配置指定制約があるかどうかの判定を行う。配置指定に制約がなければ、ステップＳＴ４１３で最下面から積み上げるように配置していく。配置指定に制約があれば、ステップＳＴ４０７で側面に配置指定かどうかの判定を行う。側面に配置指定であればステップＳＴ４０９で側面に配置する。側面に配置指定でなければ、ステップＳＴ４１１で指定された位置に配置する。 Next, the subsequent processing is performed while sequentially acquiring cell arrangement information in step ST403. In step ST405, it is determined from the cell arrangement information acquired in step ST403 whether there is an arrangement designation restriction. If there is no restriction on arrangement designation, arrangement is performed so as to be stacked from the bottom surface in step ST413. If there is a restriction on the arrangement designation, it is determined in step ST407 whether or not the arrangement designation is on the side surface. If it is designated to be arranged on the side surface, it is arranged on the side surface in step ST409. If it is not designated to be arranged on the side surface, it is arranged at the position designated in step ST411.
次に、ステップＳＴ４１５で最後のセルかどうかの判定を行う。まだ配置していないセルが残っていれば、ステップＳＴ４１７で次のセルを読み込み、ステップＳＴ４０３に戻る。全てのセルの初期配置が終わるまでステップＳＴ４０３〜ステップＳＴ４１７までの処理が繰返して行われる。 Next, it is determined whether it is the last cell in step ST415. If cells that have not yet been arranged remain, the next cell is read in step ST417, and the process returns to step ST403. The processes from step ST403 to step ST417 are repeated until the initial arrangement of all the cells is completed.
ここで、セル（チップ）の配置について図７及び図８を用いて以下に説明する。 Here, the arrangement of cells (chips) will be described below with reference to FIGS.
図７はチップを配置した場合の全体のイメージ図である。 FIG. 7 is an overall image diagram when chips are arranged.
図７のそれぞれの四角い箱はチップを示す。それらのチップが積み上げられるように配置されている様子を示しており、チップ５１の論理回路がのびる平面とチップ５３の論理回路がのびる平面は平行の関係という制限は受けない。また、チップ５１とチップ５５の関係は平行である。図中の破線部５７を拡大した場合のイメージ図を図８に示す。
Each square box in FIG. 7 represents a chip. The state in which the chips are arranged so as to be stacked is shown, and the plane in which the logic circuit of the chip 51 extends and the plane in which the logic circuit of the chip 53 extends are not limited to a parallel relationship. The relationship between the chip 51 and the chip 55 is parallel. FIG. 8 shows an image when the
図８に示すように、図７におけるチップ５１の論理回路は平面６１に沿って配置されており、図７におけるチップ５３の論理回路は平面６３に沿って配置されており、図７におけるチップ５５の論理回路は平面６５に沿って配置されている。平面６３を有するチップ５３は側面配置されており、平面６１及び平面６５との関係では平行でも同一平面でもない。 As shown in FIG. 8, the logic circuit of the chip 51 in FIG. 7 is arranged along the plane 61, the logic circuit of the chip 53 in FIG. 7 is arranged along the plane 63, and the chip 55 in FIG. These logic circuits are arranged along the plane 65. The chip 53 having the flat surface 63 is disposed on the side surface, and is not parallel or coplanar with respect to the flat surface 61 and the flat surface 65.
図７及び図８に示すように、本発明の実施の形態においては制限がない状態でチップを配置できるため、無駄な空間が減りシステム全体の体積を縮小することができる。また、３次元空間内で自由に配置できるため、実レイアウトの配線を短くすることもできる。さらに、同様の理由からチップ間の空間を調節することにより、効果的に冷却することも可能となる。 As shown in FIG. 7 and FIG. 8, in the embodiment of the present invention, since the chip can be arranged without any limitation, useless space is reduced and the volume of the entire system can be reduced. Further, since the wiring can be arranged freely in the three-dimensional space, the wiring of the actual layout can be shortened. In addition, for the same reason, it is possible to effectively cool by adjusting the space between the chips.
図６に戻って、全てのセルの初期配置が終了すると、ステップＳＴ４１９で各配置したセルの端子間の接続情報（端子間を接続する線の情報）を３次元ネットワークで構築し、ステップＳＴ４２１でセルと基板の端子間にも接続情報を構築する。ステップＳＴ４２３でセルが配置できたか否かの判定を行い、配置できていればそのまま初期配置処理を終了し、配置できていなければステップＳＴ４２５でエラー処理をして初期配置処理を終了する。 Returning to FIG. 6, when the initial arrangement of all the cells is completed, connection information between terminals of each arranged cell (information of lines connecting the terminals) is constructed in a three-dimensional network in step ST419, and in step ST421 Connection information is also constructed between the cell and the board terminals. In step ST423, it is determined whether or not the cell has been arranged. If the cell has been arranged, the initial arrangement process is terminated. If the cell has not been arranged, an error process is performed in step ST425 and the initial arrangement process is terminated.
図９は、図５におけるステップＳＴ３０３の配置改善処理の一例を示す処理フロー図である。図６に示した初期配置処理が正常に行われると、この配置改善処理に処理が移行する。 FIG. 9 is a process flowchart showing an example of the arrangement improving process in step ST303 in FIG. When the initial arrangement process shown in FIG. 6 is normally performed, the process shifts to the arrangement improvement process.
まず、図１の配置改善処理部１１は、図９におけるステップＳＴ５０１で初期配置された状態でのコストを取得する。次にステップＳＴ５０３で配置改善繰返し数を取得する。この配置改善繰返し数は最大温度と最小温度の差を、温度の下げ幅で割った数とする。例えば、ｘ度（最大温度）から開始してｙ度（最小温度）まで配置改善を行う場合、ｔ度（温度の下げ幅）ずつ温度を下げて配置改善を行うとすると、配置改善繰返し数は（ｘ−ｙ）／ｔ回となる。開始時の最大温度、終了時の最小温度及び温度の下げ幅は実行時に指定される。そして、ステップＳＴ５０５で配置改善処理（ＳＷＡＰ）が行われ、ステップＳＴ５０７で配置改善処理（ＭＯＶＥ）が行われる。配置改善処理（ＳＷＡＰ）は図２における配置交換部２３が処理を行い、配置改善処理（ＭＯＶＥ）は図２における配置移動部２５が処理を行う。
First, the arrangement
ここで、ステップＳＴ５０５の配置改善処理（ＳＷＡＰ）について図１０及び図１１を参照して詳しく説明する。図１０及び図１１は、図９におけるステップＳＴ５０５の配置改善処理（ＳＷＡＰ）の一例を示す処理フロー図である。 Here, the arrangement improvement processing (SWAP) in step ST505 will be described in detail with reference to FIGS. 10 and 11 are process flowcharts showing an example of the arrangement improvement process (SWAP) in step ST505 in FIG.
配置改善処理（ＳＷＡＰ）は、配置ネットワークに従い、制約内で配置の改善を行う。まず、ステップＳＴ６０１で制約がない全てのセルの配置情報（インスタンス、以下inst_pとする）について処理が終了したか否かが判定される。全inst_pについて処理が終了していれば、この配置改善処理（ＳＷＡＰ）を終了する。全inst_pについて処理が終了していなければ未処理のinst_pを取得し、次のステップＳＴ６０３に進む。すなわち、ステップＳＴ６０１以降の処理は全てのセルについて行われる。また、制約があるセルについては、制約条件を満たす必要かある為移動ができず、配置改善処理（ＳＷＡＰ）の対象とはならない。 The placement improvement processing (SWAP) improves placement within constraints according to the placement network. First, in step ST601, it is determined whether or not the processing has been completed for the arrangement information (instances, hereinafter referred to as inst_p) of all cells that are not restricted. If the processing has been completed for all inst_p, this placement improvement processing (SWAP) is terminated. If processing has not been completed for all inst_p, unprocessed inst_p is acquired, and the process proceeds to the next step ST603. That is, the processes after step ST601 are performed for all cells. In addition, a restricted cell cannot be moved because it needs to satisfy the constraint condition, and is not a target of the placement improvement process (SWAP).
次に、ステップＳＴ６０３で、inst_p以外の全てのセルの配置情報（インスタンス、以下wkinst_pとする）について処理が終了したか否かが判定される。全wkinst_pについて処理が終了していればステップＳＴ６０１に戻り、次のinst_pを取得する。全wkinst_pについて処理が終了していなければステップＳＴ６０５の処理に進む。すなわち、取得したinst_pに対する全てのwinst_pについて処理が終了するまでステップＳＴ６０５以下の処理が繰り返して行われる。ステップＳＴ６０５では、取得したinst_pとwkinst_pは入れ替えが可能かどうかを判定する。入れ替えが可能でなければ、ステップＳＴ６０３に戻って次のwkinst_pを取得する。入れ替えが可能であれば次のステップＳＴ６０７で、取得したinst_pとwkinst_pの発熱量を比較する。そして、比較した結果をステップＳＴ６０９で判定し、inst_pとwkinst_pを入れ替えても改善しないのであれば、再びステップＳＴ６０３に戻って次のwkinst_pを取得する。inst_pとwkinst_pを入れ替えると改善するのであれば、ステップＳＴ６１１以降の処理に進む。 Next, in step ST603, it is determined whether or not the processing has been completed for the arrangement information (instances, hereinafter referred to as wkinst_p) of all cells other than inst_p. If the processing has been completed for all wkinst_p, the process returns to step ST601 to acquire the next inst_p. If the process has not been completed for all wkinst_p, the process proceeds to step ST605. That is, the processes in and after step ST605 are repeated until the process is completed for all winst_p for the acquired inst_p. In step ST605, it is determined whether the acquired inst_p and wkinst_p can be interchanged. If the replacement is not possible, the process returns to step ST603 to acquire the next wkinst_p. If the replacement is possible, the heat generation amounts of the acquired inst_p and wkinst_p are compared in the next step ST607. Then, the result of the comparison is determined in step ST609, and if inst_p and wkinst_p are not improved even if they are interchanged, the process returns to step ST603 again to acquire the next wkinst_p. If inst_p and wkinst_p are interchanged, the process proceeds to step ST611 and subsequent steps.
ステップＳＴ６１１では、仮にinst_pとwkinst_pの位置を入れ替える処理が行われ、ステップＳＴ６１３でエラーフラグにOFFを設定する。次に、ステップＳＴ６１５では、inst_pの全ての端子（以下pi_p）について処理が終了したか否かが判定される。全pi_pについて処理が終了していればステップＳＴ６２５の処理を行う。全pi_pについて処理が終了していなければ、pi_pを取得しステップＳＴ６１７の処理に進む。すなわち、inst_pに対する全てのpi_pの処理が終了するまで、ステップＳＴ６１５からステップＳＴ６２３までの処理が繰り返して行われる。 In step ST611, a process of replacing the positions of inst_p and wkinst_p is performed. In step ST613, the error flag is set to OFF. Next, in step ST615, it is determined whether or not the processing has been completed for all terminals of inst_p (hereinafter referred to as pi_p). If the process has been completed for all pi_p, the process of step ST625 is performed. If processing has not been completed for all pi_p, pi_p is acquired, and the process proceeds to step ST617. That is, the processes from step ST615 to step ST623 are repeated until all the pi_p processes for inst_p are completed.
ステップＳＴ６１７では、取得したpi_pのネットと接近させたくないネット（以下net_p）が存在するか否かの判定を行う。存在しないのであれば、何も処理する必要がないため、ステップＳＴ６１５に戻って次の端子pi_pを取得する。存在するのであれば、ステップＳＴ６１９でpi_pとnet_pの仮のボンディングワイヤを作成する。そして、ステップＳＴ６２１で、pi_pとnet_pの仮のボンディングワイヤの２線分間の距離が一定以上あるかどうかの判定を行う。距離が一定以上なければ、ステップＳＴ６１５に戻って次の端子pi_pを取得する。一定以上あれば、次のステップＳＴ６２３でエラーフラグにONが設定される。 In step ST617, it is determined whether or not there is a net (hereinafter, net_p) that is not desired to be brought close to the acquired net of pi_p. If it does not exist, there is no need to process anything, so the process returns to step ST615 to acquire the next terminal pi_p. If it exists, temporary bonding wires of pi_p and net_p are created in step ST619. Then, in step ST621, it is determined whether or not the distance between the two pi_p and net_p temporary bonding wires is equal to or greater than a certain distance. If the distance is not greater than a certain distance, the process returns to step ST615 to acquire the next terminal pi_p. If it is above a certain level, the error flag is set to ON in the next step ST623.
inst_pの全ての端子pi_pについての処理が終了すると、ステップＳＴ６２５でエラーフラグがONか否かが判定される。エラーフラグがONであればステップＳＴ６２７で、ステップＳＴ６１１において仮に入れ替えたinst_pとwkinst_pを元に戻し、エラーフラグにOFFを設定して、図１１のステップＳＴ６２９の処理に進む。エラーフラグがONでなければそのままステップＳＴ６２９の処理に進む。 When processing for all the terminals pi_p of inst_p is completed, it is determined in step ST625 whether or not the error flag is ON. If the error flag is ON, in step ST627, the inst_p and wkinst_p temporarily replaced in step ST611 are restored, the error flag is set to OFF, and the process proceeds to step ST629 in FIG. If the error flag is not ON, the process proceeds to step ST629 as it is.
次に図１１における、ステップＳＴ６２９〜ＳＴ６４１まで、wkinst_pの全ての端子について上記のinst_pの全ての端子に対して行った処理（図１０のステップＳＴ６１５からステップＳＴ６２７まで）と同様の処理が行われる。wkinst_pに対する処理が終了すると、ステップＳＴ６４３でinst_pとwkinst_pの配置情報を更新する。そして、図１０のステップＳＴ６０１に戻り、次のinst_pがなければ処理を終了し、次のinst_pがあれば取得してステップＳＴ６０３からの処理が繰り返して行われる。全てのセルについて処理が行われると配置改善処理（ＳＷＡＰ）を終了し、図９におけるステップＳＴ５０７の配置改善処理（ＭＯＶＥ）に処理を移行する。 Next, in steps ST629 to ST641 in FIG. 11, the same processing as the processing (from step ST615 to step ST627 in FIG. 10) performed for all the terminals in inst_p is performed for all the terminals of wkinst_p. When the process for wkinst_p ends, the arrangement information of inst_p and wkinst_p is updated in step ST643. Then, returning to step ST601 in FIG. 10, if there is no next inst_p, the process is terminated, and if there is a next inst_p, it is acquired and the process from step ST603 is repeated. When the process is performed for all the cells, the layout improvement process (SWAP) is terminated, and the process proceeds to the layout improvement process (MOVE) in step ST507 in FIG.
次に、図９におけるステップＳＴ５０７の配置改善処理（ＭＯＶＥ）について図１２を参照して詳しく説明する。図１２は、図９におけるステップＳＴ５０７の配置改善処理（ＭＯＶＥ）の一例を示す処理フロー図である。 Next, the arrangement improvement processing (MOVE) in step ST507 in FIG. 9 will be described in detail with reference to FIG. FIG. 12 is a process flowchart showing an example of the arrangement improvement process (MOVE) in step ST507 in FIG.
配置改善処理（ＭＯＶＥ）では、図２におけるコスト計算部２７で計算された結果に基づいて配置の移動がなされる。まず、ステップＳＴ７０１で、配置改善処理（ＳＷＡＰ）の場合と同様に制約がないセルのみの配置情報（インスタンス、以下inst_p）を順次取得する。次にステップＳＴ７０３でinst_pの情報を別の領域（以下init_info_t）に退避しておく。そして、次のステップＳＴ７０５でインスタンス移動処理を行う。このインスタンス移動処理について、図１３を用いてその一例を後述する。
In the placement improvement process (MOVE), the placement is moved based on the result calculated by the
ステップＳＴ７０５のインスタンス移動処理の後、ステップＳＴ７０７で、セルを配置できたかどうかの判定を行う。配置できればステップＳＴ７０９で最良コストを設定する。配置できなければステップＳＴ７１１で、inst_pの内容がステップＳＴ７０５のインスタンス移動処理の中で更新されている為、退避していたinit_info_tをinst_pにコピーして配置情報を元の情報に戻す。そして、ステップＳＴ７１３で最後のセルかどうかの判定を行い、最後のセルでなければ、ステップＳＴ７０１に戻って処理を繰り返す。最後のセルであれば配置改善処理（ＭＯＶＥ）を終了して、次の図９におけるステップＳＴ５０９の処理に進む。 After the instance moving process in step ST705, it is determined in step ST707 whether or not the cell has been arranged. If it can be arranged, the best cost is set in step ST709. If placement is not possible, the contents of inst_p are updated in the instance migration process of step ST705 in step ST711. Therefore, the saved init_info_t is copied to inst_p, and the placement information is restored to the original information. Then, in step ST713, it is determined whether or not it is the last cell. If it is not the last cell, the process returns to step ST701 and the process is repeated. If it is the last cell, the layout improvement process (MOVE) is terminated, and the process proceeds to the next step ST509 in FIG.
ここで、図１２におけるステップＳＴ７０５のインスタンス移動処理について図１３を参照して詳しく説明する。図１３は、図１２におけるステップＳＴ７０５のインスタンス移動処理の一例を示す処理フロー図である。 Here, the instance migration processing in step ST705 in FIG. 12 will be described in detail with reference to FIG. FIG. 13 is a process flow diagram showing an example of the instance migration process of step ST705 in FIG.
まず、ステップＳＴ８０１でセルの座標及び角度をランダムに取得し、図１２におけるステップＳＴ７０１で取得したセルの配置情報であるinst_pに設定する。次にステップＳＴ８０３でinst_pが制約条件を満たすかどうかの判定を行う。制約条件を満たさなければインスタンス移動処理を終了する。制約条件を満たせば、次のステップＳＴ８０５の配置コスト取得処理に進む。 First, in step ST801, cell coordinates and angles are randomly acquired, and set to inst_p, which is cell arrangement information acquired in step ST701 in FIG. Next, in step ST803, it is determined whether inst_p satisfies the constraint condition. If the constraint condition is not satisfied, the instance movement process is terminated. If the constraint condition is satisfied, the process proceeds to the arrangement cost acquisition process in the next step ST805.
ここで、図１３におけるステップＳＴ８０５の配置コスト取得処理について図１４を参照して詳しく説明する。図１４は、図１３におけるステップＳＴ８０５の配置コスト取得処理の一例を示す処理フロー図である。 Here, the arrangement cost acquisition process in step ST805 in FIG. 13 will be described in detail with reference to FIG. FIG. 14 is a process flowchart showing an example of the arrangement cost acquisition process in step ST805 in FIG.
図１４を参照して、ステップＳＴ９０１でトップセル内の全てのネットについて仮想的にボンディングを行う。そして、次のステップＳＴ９０３でワイヤ結線が可能か否かを判定する。可能であればステップＳＴ９０５でワイヤ長の計算を行い、可能でなければステップＳＴ９０７で、この配置でのコストに最大値を設定する。次に、ステップＳＴ９０９で装置全体の投射面積を計算する。この時、装置全体の体積を最小にするという観点から、１方向以上、好ましくは複数方向、さらに好ましくはお互いに垂直方向にある３方向からの投射面積を計算し、配置改善を行う毎に面積が小さい方を良い結果と判断し、コストを決定する。複数方向からの投射面積を考慮することにより、効果的に装置全体の体積を小さくすることができる。そして、ステップＳＴ９１１で、トップセル内のセルが配置された座標の温度を計算する。以上の処理で取得したワイヤ長、投射面積及び温度をステップＳＴ９１３でパラメータにセットして配置コスト取得処理を終了する。 Referring to FIG. 14, in step ST901, all nets in the top cell are virtually bonded. Then, in next step ST903, it is determined whether or not wire connection is possible. If possible, the wire length is calculated in step ST905. If not, the maximum value is set for the cost in this arrangement in step ST907. Next, the projection area of the entire apparatus is calculated in step ST909. At this time, from the viewpoint of minimizing the volume of the entire apparatus, the projection area from one direction or more, preferably a plurality of directions, more preferably three directions perpendicular to each other is calculated, and the area is improved every time the arrangement is improved. The smaller one is judged as a good result and the cost is determined. By considering the projection area from a plurality of directions, the volume of the entire apparatus can be effectively reduced. In step ST911, the temperature of the coordinates where the cells in the top cell are arranged is calculated. The wire length, projection area, and temperature acquired by the above processing are set as parameters in step ST913, and the arrangement cost acquisition processing is terminated.
ここで、装置全体の体積を小さくするための計算方法の一例を説明する。まず、Ｘ、Ｙ及びＺの３方向からの投射面積（xarea、yarea、zarea）を算出後、各々の投射面積の積算（xarea×yarea×zarea）を求める。この結果が最小となるものを、体積を最小にするという観点から採用する。または、各々の投射面積の平均（xarea＋yarea＋zarea/３）を求め、その結果が最小となるものを採用する。この２つの計算方法の選択はプログラムの実行モードによってユーザで選択できるようにしてもよい。 Here, an example of a calculation method for reducing the volume of the entire apparatus will be described. First, after calculating the projection areas (xarea, yarea, zarea) from the three directions of X, Y, and Z, the integration of each projection area (xarea × yarea × zarea) is obtained. The one with the smallest result is adopted from the viewpoint of minimizing the volume. Alternatively, the average of each projection area (xarea + yarea + zarea / 3) is obtained, and the one that minimizes the result is adopted. The two calculation methods may be selected by the user depending on the program execution mode.
図１３に戻って、ステップＳＴ８０５の配置コスト取得処理が終わると、その配置コストの計算結果を踏まえて、ステップＳＴ８０７で、現在設定されているコストとステップＳＴ８０１で取得したinst_pのコストの計算結果を比較する。そして、ステップＳＴ８０７で比較をした結果inst_pのコストが最適であるかどうかの判定がステップＳＴ８０９で行われる。最適でなければ、そのままインスタンス移動処理を終了する。最適であれば、ステップＳＴ８１１で状態を正常状態（配置できた）に設定してインスタンス移動処理を終了する。 Returning to FIG. 13, when the arrangement cost acquisition process of step ST805 is completed, based on the calculation result of the arrangement cost, the currently set cost and the inst_p cost calculation result acquired in step ST801 are calculated in step ST807. Compare. Then, in step ST809, it is determined whether or not the cost of inst_p is optimal as a result of the comparison in step ST807. If it is not optimal, the instance move process is terminated. If it is optimal, the state is set to a normal state (can be arranged) in step ST811, and the instance movement process is terminated.
図９に戻って、ここまでの処理が、ステップＳＴ５０７の配置改善処理（ＭＯＶＥ）までである。ステップＳＴ５０７の配置改善処理（ＭＯＶＥ）が終了するとステップＳＴ５０９に進む。ステップＳＴ５０９では、配置改善によって得られたスケジュール値に応じて温度を設定する。 Returning to FIG. 9, the processing so far is up to the arrangement improvement processing (MOVE) in step ST507. When the arrangement improvement process (MOVE) in step ST507 is completed, the process proceeds to step ST509. In step ST509, temperature is set according to the schedule value obtained by arrangement | positioning improvement.
次に、ステップＳＴ５１１で、現時点で行った配置改善の回数と、ステップＳＴ５０３で取得した配置改善繰返し数を比較して、ステップＳＴ５０３で取得した配置改善繰返し数が大きければ、ステップＳＴ５０５に戻って再び配置改善を行う。現時点で行った配置改善の回数が、ステップＳＴ５０３で取得した配置改善繰返し数を上回った場合、ステップＳＴ５１３に進む。ステップＳＴ５１３ではＳ・Ａによる配置改善の対象となっている温度（以下simtemp）とＳ・Ａの最小温度（以下mintemp）を比較する。simtempのほうが、mintempより高ければ、ステップＳＴ５１１と同様にステップＳＴ５０５に戻って再び配置改善を行う。simtempのほうがmintempより低ければ、そのまま処理配置改善処理を終了する。すなわち、simtempがmintempよりも低い間に、少なくともステップＳＴ５０３で取得した配置改善繰返し数以上の配置改善が繰り返されることとなる。 Next, in step ST511, the number of arrangement improvement iterations performed at the present time is compared with the arrangement improvement iteration number obtained in step ST503. If the arrangement improvement iteration number obtained in step ST503 is large, the process returns to step ST505 and again. Make placement improvements. If the number of placement improvements performed at the current time exceeds the number of placement improvement iterations acquired in step ST503, the process proceeds to step ST513. In step ST513, the temperature (hereinafter referred to as simtemp) that is the object of arrangement improvement by S · A is compared with the minimum temperature of S · A (hereinafter referred to as mintemp). If simtemp is higher than mintemp, the process returns to step ST505 in the same manner as step ST511, and the layout is improved again. If simtemp is lower than mintemp, the process placement improvement process is terminated as it is. That is, while the simtemp is lower than the mintemp, at least the arrangement improvement equal to or more than the arrangement improvement repetition number acquired in step ST503 is repeated.
以上のような処理により、図１の半導体装置設計支援装置１は端子間の接続状況、チップの配置体積及び発熱量を考慮して、チップを自動配置することができる。
Through the processing as described above, the semiconductor device
なお、チップの配置変換に関してこれまでの処理は、１つのシステム内でのチップの配置変換を想定した記載であるが、システム内に制限せずにシステム間でチップの配置変換を行ってもよい。例えば以下に示す技術は、システム間を簡易に接続して多機能化できる技術に関するものであり、このような技術を用いてシステム間でのチップの配置変換も可能とすることで、本発明の半導体装置設計支援装置を有効的に活用することができる。 In addition, although the processing so far regarding chip arrangement conversion has been described assuming chip arrangement conversion within one system, chip arrangement conversion may be performed between systems without being limited within the system. . For example, the technology shown below relates to a technology that can be easily connected between systems to achieve multiple functions, and by using such a technology, it is possible to change the arrangement of chips between systems. The semiconductor device design support device can be effectively utilized.
上記に示した、システム間を容易に接続して多機能化できる技術について図１５及び図１６を用いて説明する。図１５は、低温焼成多層セラミック基板を連結させた外観斜視図を示す。 The above-described technology that can easily connect between systems to achieve multiple functions will be described with reference to FIGS. 15 and 16. FIG. 15 is an external perspective view in which low-temperature fired multilayer ceramic substrates are connected.
図１５に示す低温焼成多層セラミック基板は、ある一軸（Ｘ軸方向）及びその一軸に直行する他軸（Ｙ軸方向）への複数の基板本体７１を連結する構成となっている。このＸ軸及びＹ軸の交点に位置する基板本体７３は、方形状基板の相隣る各二つの側端面に凹部７５及び凸部７７を形成し、この凹部７５内に電極を形成すると共に凸部７７の外側にも電極を形成して構成される。
The low-temperature fired multilayer ceramic substrate shown in FIG. 15 is configured to connect a plurality of
この基板本体７３を中心としてＸ軸方向及びＹ軸方向へ図１５のように順次連結して展開することができる。このように複数の基板本体７１が連結されることにより、大規模な多機能基板を簡易且つ確実に形成することができる。
The substrate main body 73 can be connected to the X axis direction and the Y axis direction as shown in FIG. By connecting the plurality of
また、図１６は、低温焼成多層セラミック基板を他の形態で連結させた図である。図１６（Ａ）は、低温焼成多層セラミック基板を他の形態で連結させた場合の外観斜視図であり、図１６（Ｂ）は、低温焼成多層セラミック基板を他の形態で連結させた場合の断面図である。図１６（Ａ）において、低温焼成多層セラミック基板は、図１５における低温焼成多層セラミック基板の凹部７５とは異なり、短冊状の導電材からなる電極８１を段差上の平面部に露出させる段部８３で構成され、この電極８１が、図１６（Ｂ）に示す下層のセラミック基板８５に形成される配線パターン８７から延出した導電材として形成される。
FIG. 16 is a diagram in which low-temperature fired multilayer ceramic substrates are connected in another form. FIG. 16A is an external perspective view when the low-temperature fired multilayer ceramic substrate is connected in another form, and FIG. 16B is a view when the low-temperature fired multilayer ceramic substrate is connected in another form. It is sectional drawing. In FIG. 16A, the low-temperature fired multilayer ceramic substrate is different from the
このように形成された低温焼成多層セラミック基板の基板本体８９を他の低温焼成多層セラミック基板の基板本体９１に接続する場合は、基板本体８９の段部８３と基板本体９１の両側突出部９３（９７に相当）を係合させ、段部８３の平面部及び起立部に形成される電極８１と突出部９３の下面及び内側面に形成される電極９５を接触させて接続する。基板本体８９と同一形状の他の基板本体を接続する場合も同様の接続を行うことで、多層の高機能基板を得ることができる。
When the
これら図１５及び図１６に示されるような半導体装置を設計する際に、本発明の半導体装置設計支援装置を用いることで、基板本体の間でのチップの配置変換が可能となり、より高機能で高密度のパッケージの設計が可能となる。また、温度分布を考慮することにより温度分布が均一な設計も可能となる。 When designing the semiconductor device as shown in FIGS. 15 and 16, by using the semiconductor device design support device of the present invention, it is possible to change the arrangement of the chips between the substrate bodies, and the higher functionality. A high-density package can be designed. In addition, by considering the temperature distribution, it is possible to design the temperature distribution uniformly.
さらに、本発明の半導体装置設計支援装置を用いれば、図１５及び図１６に示されるような半導体装置の設計に限らず、基板本体を使用せずに直接半導体同士を３次元的に接続するような設計にも応用することができる。 Furthermore, if the semiconductor device design support apparatus of the present invention is used, not only the design of the semiconductor device as shown in FIGS. 15 and 16 but also the semiconductors can be directly connected three-dimensionally without using the substrate body. It can be applied to any design.
なお、図７及び図８において、本発明の実施の形態では簡単のため平面６３と平面６１及び平面６５との関係を垂直関係で示したが、必ずしも垂直である必要はない。 7 and 8, in the embodiment of the present invention, the relationship between the plane 63, the plane 61, and the plane 65 is shown as a vertical relationship for simplicity, but it is not necessarily required to be vertical.
また、本発明の実施の形態に係る半導体装置では、各チップが有する論理回路の配列方向に沿った平面の関係が同一平面及び平行関係という制限から解除されたことを特徴とするが、同一平面及び平行関係であっても構わない。 Further, in the semiconductor device according to the embodiment of the present invention, the relationship of the planes along the arrangement direction of the logic circuits included in each chip is released from the restriction of the same plane and the parallel relationship. And a parallel relationship.
さらに、本発明の実施の形態においては、温度分布ファイルを用いて温度分布の適正化を図ったが、実際にリアルタイムに温度を測定しながら温度分布の適正化を行ってもよい。 Furthermore, in the embodiment of the present invention, the temperature distribution is optimized using the temperature distribution file. However, the temperature distribution may be optimized while actually measuring the temperature in real time.
１ 半導体装置設計支援装置
７ チップ配置変更処理部
1 Semiconductor Device
Claims (6)
第１の平面上に第１のチップが初期配置されて前記第１のチップが有する論理回路の配列方向が前記第１の平面がのびる方向であり、前記第１の平面とは平行ではない第２の平面上に第２のチップが初期配置されて前記第２のチップが有する論理回路の配列方向が前記第２の平面がのびる方向であり、
前記第１の平面上から前記第２の平面上に前記第１のチップの配置を変更し、又は、前記第２の平面上から前記第１の平面上に前記第２のチップの配置を変更するチップ配置変更処理手段を備える半導体装置設計支援装置。 A semiconductor design support apparatus for supporting the design of a semiconductor device having a switch-up,
The first chip is initially arranged on the first plane, and the arrangement direction of the logic circuits included in the first chip is a direction in which the first plane extends, and the first chip is not parallel to the first plane. The second chip is initially arranged on two planes, and the arrangement direction of the logic circuits of the second chip is a direction in which the second plane extends,
The arrangement of the first chip is changed from the first plane to the second plane, or the arrangement of the second chip is changed from the second plane to the first plane. A semiconductor device design support apparatus comprising a chip arrangement change processing means.
第１の平面上に第１のチップが初期配置されて前記第１のチップが有する論理回路の配列方向が前記第１の平面がのびる方向であり、前記第１の平面とは平行ではない第２の平面上に第２のチップが初期配置されて前記第２のチップが有する論理回路の配列方向が前記第２の平面がのびる方向であり、 The first chip is initially arranged on the first plane, and the arrangement direction of the logic circuits included in the first chip is a direction in which the first plane extends, and the first chip is not parallel to the first plane. The second chip is initially arranged on the two planes, and the arrangement direction of the logic circuits of the second chip is the direction in which the second plane extends,
チップ配置変更処理手段が、前記第１の平面上から前記第２の平面上に前記第１のチップの配置を変更し、又は、前記第２の平面上から前記第１の平面上に前記第２のチップの配置を変更処理するステップを含む、半導体設計支援方法。 Chip arrangement change processing means changes the arrangement of the first chip from the first plane to the second plane, or changes the first chip from the second plane to the first plane. A semiconductor design support method including a step of changing the arrangement of two chips.
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