JP3928730B2 - 半導体装置、マイクロコンピュータ及び電子機器 - Google Patents

Description

本発明は、半導体装置、マイクロコンピュータ及び電子機器に関する。

従来技術においては、メモリのようにアドレスに関連付けられたデータをアクセスするバスインターフェイスにおいて、絶対アドレスのアドレス値をバスマスタがアドレスバスに出力することによりインターフェイスしていた。この絶対アドレスを出力することについては、パラレルバスでもシリアルバスもどちらも同じ動作を行っていた。
特開２０００−１０１６２２号

パラレルバスにおいて、アクセスするメモリ空間が大きくなるとアドレスの信号線の数が増加して、コスト及び消費電力が増加するという問題があった。

また従来技術ではメモリに対するバーストアクセスをすることにより連続したメモリデータを読み込んで、命令キューやキャッシュと併用することでメモリアクセスの効率を改善していた。

しかしながら、これらの手法にはハードウエアのコストが大きいうえに、プログラムが分岐する際にはフェッチしたデータが無駄になる場合があるという問題があった。

またアドレス及びデータの時分割出力や、シリアルバスによるインターフェースなどの技術も利用されているが、シリアルバスの場合にはアドレスの出力についてアドレスのビット数に相当するクロックサイクルが必要であるため、バスアクセスに必要な時間が増加するという問題点があった。

また、従来のシリアルバスにおいてバスの転送効率を改善するために、ベースとなるアドレスから任意のアドレス範囲のデータを転送するようなバーストアクセスが用いられている。しかしながら、CPUの命令アドレスが分岐した場合やランダムなアドレスに対するデータアクセスにおいてデータ転送効率が低下するという問題があった。

本発明は以上のような問題点に鑑みてなされたものであり、低コストかつ少ない消費電力でアクセス時間の短縮をはかることが可能な半導体装置、マイクロコンピュータ及び電子機器の提供を目的とする。

（１）本発明は、
第１のバスを介して所与のモジュールからアクセスアドレスを受け取り、受け取ったアクセスアドレスに基づき、第２のバスを介して半導体記憶媒体に対してアクセス要求を行うバスコントロール回路を含むバスマスタと、
第２のバスを介して受け取ったアクセス要求に基づき半導体記憶媒体へのアクセス制御を行うメモリコントローラを含むバススレーブを含む半導体装置であって、
前記バスマスタのバスコントロール回路は、
第１のバスを介して受けとった絶対アドレスに対して、絶対アドレスに対応した相対アドレスの生成及び相対アドレスであること示す識別信号の生成を含む第２のバスを介して半導体記憶媒体に対して相対アドレスでアクセス要求を行うための処理を行う第１の相対アドレス制御回路を含み、
前記バススレーブのメモリコントローラは、
前記識別情報に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には対応する絶対アドレスを演算する第２の相対アドレス制御回路を含むことを特徴とする。

アクセス要求元となる所与のモジュールは、例えばＣＰＵ（広義には、処理回路）、ＭＭＵ（Memory Management Unit）やキャッシュやＤＭＡＣ（Direct Memory Access Controller）等でもよい。

また半導体記憶媒体は、例えばＳＲＡＭ（Static Random Access Memory）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory），ＲＯＭ（Read Only Memory）等のメモリである。

第１のバスと第３のバスは従来と同様に絶対アドレスによるインターフェイスであり、第２のバスは相対アドレスでバスインターフェイスを行う。

第２のバスは例えばＳＤＡ（シリアルデータアドレス信号）とＡＲＥＬ（相対アドレス識別信号、相対アドレスがＳＤＡに出力されている間、第１のレベル（例えばＨレベル）になる）等の信号線で構成することができる。

所定のルールとして例えば、一連のアクセス要求において、最初のみ絶対アドレスを送信し、２回目以降は前回アドレスからの差分のデータとして生成するようにしてもよい。このようにすると絶対アドレスに比較してデータ量が少なくてアクセスが可能になるため、アドレス出力に必要な時間が短縮される。

また識別信号は、第１のレベル又は第２のレベルのいずれであるかに基づき相対アドレスであるか絶対アドレスであるか識別可能に構成してもよい。

本発明によれば、バスインターフェイスにおいてアドレス情報を相対アドレスでアクセスすることによりアクセス速度を改善し、消費電力やインプリメントコストを削減することができる。

またアドレス出力に必要な信号変化が少なくなるため消費電力が低下する。

なおバスマスタがCPUの命令フェッチのようにプログラムカウンタがインクリメントするようなアクセスにおいては、相対アドレスを用いる効果が大きい。プログラムの分岐によりプログラムカウンタが直前のアドレスのインクリメントでない場合においても、絶対アドレス出力と比較すると相対アドレスによるアドレス出力のほうが少ない信号変化による動作が可能である。

本発明は、第２のバスにおいて転送するデータについて、相対値によるデータ転送を行う。相対値の計算は、所定のルールに基づいて行う。たとえば、ベースとなるデータ値としては、前回のアクセスに使用したデータの値、固定の値、所定のレジスタに設定されたデータの値などを利用する。また、相対値の計算方法には符号付の加減算のほかに、ＸＯＲ演算、ハフマン符号化など任意の計算を使用することができる。

本発明によれば、バスインターフェイスにおいて転送データ情報を相対値でアクセスすることによりアクセス速度を改善し、消費電力やインプリメントコストを削減することができる。

（２）本発明半導体装置は、
前記第２のバスのアドレスバスはシリアルバスであることを特徴とする。

本発明によれば第２のバスのバスインターフェイス速度が改善される。シリアルバスに置き換えるとさらにインターフェイス信号が少なくて済むのでインプリメントコストが削減される。またシリアルバスを用いることでパラレルバスで問題となる信号の同時スイッチングによるノイズ問題を回避できる。

またスケーラブルなシリアルバスの信号の構成を用いることでシステム構成が容易になる。たとえば、所定のルールとして前記SDA信号の最初のデータフィールドとして出力するアドレスのビット数を伝達することにすれば、AREL信号を省いてSDA信号のみのシリアルバスを構成することも可能である。SDA信号をデータ信号とアドレス信号の2本に分離する、もしくはSDA信号を2ビット以上の本数に増加させる、あるいはそれらの組合せによりバスインターフェイスのデータ転送効率を改善することも可能である。

（３）本発明は、
前記第２のバスのデータバスを介してリードまたはライトするデータを前回のアクセスデータ、もしくは規定値データからの相対値に基づいて転送することを特徴とする。

（４）本発明は、
第１のバスを介して所与のモジュールからアクセスアドレスを受け取り、受け取ったアクセスアドレスに基づき、第２のバスを介して半導体記憶媒体に対してアクセス要求を行うバスコントロール回路を含むバスマスタを含む半導体装置であって、
前記バスコントロール回路は、
第１のバスを介して受けとった絶対アドレスに対して、絶対アドレスに対応した相対アドレスの生成及び相対アドレスであること示す識別信号の生成を含む第２のバスを介して半導体記憶媒体に対して相対アドレスでアクセス要求を行うための処理を行う第１の相対アドレス制御回路を含むことを特徴とする。

（５）本発明は、
第２のバスを介して受け取ったアクセス要求に基づき半導体記憶媒体へのアクセス制御を行うメモリコントローラを含むバススレーブを含む半導体装置であって、
前記メモリコントローラは、
前記識別情報に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には対応する絶対アドレスを演算する第２の相対アドレス制御回路を含むことを特徴とする。

（６）本発明は、
上記のいずれかに記載の半導体装置を含むことを特徴とするマイクロコンピュータである。

（７）本発明は、
上記に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記マイクロコンピュータにより処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。

１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。

図１は、本実施の形態の半導体装置の一例について説明するための図である。

なお図１の半導体装置はバスマスタ２０とバススレーブ３０の両者を含む構成であるが、いずれか一方のみを含む構成も本発明の範囲内である。

本実施の形態の半導体装置１０は、第２のバス（アドレスバスを含む）４０で接続されたバスマスタ２０とバススレーブ３０とを含む。

第１のバス２４と第３のバス３４は従来と同様に絶対アドレスによるインターフェイスであり、第２のバス４０は相対アドレスでバスインターフェイスを行う。

バスマスタ２０は、アクセス要求元となるＣＰＵ等のホスト（ＤＭＡ等でも良い）２２と第１のバス２４で接続されたバスコントロールユニット（ＢＣＵ）２６を含む。

アクセス要求元は、例えばＣＰＵ（広義には、処理回路）、ＭＭＵ（Memory Management Unit）やキャッシュやＤＭＡＣ（Direct Memory Access Controller）等でもよい。

バスコントロール回路（ＢＣＵ）２６は、第１のバス２４を介して所与のモジュールであるＣＰＵ等のホスト（ＤＭＡ等でも良い）２２からアクセスアドレス（絶対アドレス）を受け取り、受け取ったアクセスアドレスに基づき、第２のバス４０を介して半導体記憶媒体３２に対してアクセス要求を行う。

前記バスコントロール回路２６は、第１のバス２４を介して受けとった絶対アドレスに対して、所定のルールに基づき相対アドレスを生成し、相対アドレスであること示す識別信号とともに第２のバス４０を介して半導体記憶媒体３２に対してアクセス要求を行うために必要な処理を行う第１の相対アドレス制御回路２８を含む。

ここで第２のバスは、例えばＳＤＡ（シリアルデータアドレス信号）とＡＲＥＬ（相対アドレス識別信号）等の信号線で構成することができ、相対アドレスがＳＤＡに出力されている間、ＡＲＥＬを第１のレベル（例えばＨレベル）にすることで、バススレーブ側で受け取った信号が絶対アドレスであるのか相対アドレスであるのか判断することができる。

バススレーブ３０は、第２のバス４０を介して受け取ったアクセス要求に基づき半導体記憶媒体３２へのアクセス制御を行うメモリコントローラ３６を含む。

ここで半導体記憶媒体３２は、例えばＳＲＡＭ（Static Random Access Memory）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory），ＲＯＭ（Read Only Memory）等のメモリである。

メモリコントローラ３６は、識別信号に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には所定のルール対応したルールに基づき対応する絶対アドレスを演算する第２の相対アドレス制御回路３８を含む。

本実施の形態によればバスインターフェイスにおいてアドレス情報を相対アドレスでアクセスすることによりアクセス速度を改善し、消費電力やインプリメントコストを削減することができる。

相対アドレスは1回前にアクセスした絶対アドレスからの差分のデータとして生成する。このようにすると絶対アドレスに比較してデータ量が少なくてアクセスが可能になるため、アドレス出力に必要な時間が短縮される。

またアドレス出力に必要な信号変化が少なくなるため消費電力が低下する。

ここで、第２のバスのアドレスバスはシリアルバスで構成することができる。

パラレルバスをシリアルバスに置き換えた場合インターフェイス信号が少なくて済むのでインプリメントコストが削減される。またシリアルバスを用いることでパラレルバスで問題となるノイズ問題を回避できる。シリアルバスによるアドレス出力はパラレルバスと比較して、同じクロックレートを用いた場合にアドレス出力の時間が増加するが、相対アドレスによるアドレス出力によりバスサイクル時間を短縮することが可能である。

またスケーラブルなシリアルバスの構成を用いることでシステム構成が容易になる。具体的には、シリアルバスのアドレス信号もしくはデータ信号の信号の本数を増減することにより、コストとパフォーマンスの観点から最適なバス構成を設計することができる。

なおバスマスタがCPUの命令フェッチのようにプログラムカウンタがインクリメントするようなアクセスにおいては、相対アドレスを用いる効果が大きい。

図８（Ａ）（Ｂ）は、それぞれ絶対アドレスアクセス、相対アドレスアクセスにおけるタイミングチャート図である。

ＳＣＬＫ２１０は、システムクロックである。

ＳＤＡ２２０はシリアルデータアドレスであり、シリアルインターフェースでデータやアドレスを転送するバスである。

ＡＲＥＬ２３０は、相対アドレス／絶対アドレスのいずれであるかを示す識別信号であり、ＳＤＡ２２０で相対アドレスが転送されている間、第１のレベル（例えばＨレべル）になる信号である。

図８（Ａ）はＳＤＡ２２０に絶対アドレスでデータを転送する場合のタイミングチャートであり、ＳＤＡ２２０に絶対アドレス及びデータが流れている間、ＡＲＥＬ２３０は第２のレベル（例えばＬレべル）となっている。

図８（Ｂ）はＳＤＡ２２０に相対アドレスでデータを転送する場合のタイミングチャートであり、ＳＤＡ２２０に相対アドレスが流れている間ＡＲＥＬ２３０はは第１のレベル（例えばＨレべル）となっており、ＳＤＡ２２０にデータが流れている間ＡＲＥＬ２３０は第２のレベル（例えばＬレべル）となっている。

同図（Ａ）（Ｂ）に示すように相対アドレスでアクセスを行うことにより、絶対アドレスでアクセスを行う場合に比べアドレス送信時間が短くなる。

図２は本実施の形態のバスマスタの動作例を示すフローチャート図である。

バスマスタはＣＰＵ等から第１のバスを介して絶対アドレスによるアクセス要求を受けると以下の処理を行う。

第２のバスに対して相対アドレスにてアクセス要求を行う場合には、受け取った絶対アドレスと前回のアクセスアドレスから相対アドレスを求める（ステップＳ１０，Ｓ２０）。

そして識別信号（ＡＲＥＬ）に’ＴＲＵＥ’（例えばＨレべル）をセットして出力し（ステップＳ３０）、第２のバスに求めた相対アドレスを出力する（ステップＳ４０）。

第２のバスに対する相対アドレスの出力が終了すると、識別信号（ＡＲＥＬ）に’Ｆａｌｓｅ’（例えばＬレべル）に変更する（ステップＳ５０）。

そして第２のバスでデータの入出力を行う（ステップＳ６０）。

第２のバスに対して絶対アドレスにてアクセス要求を行う場合には、識別信号（ＡＲＥＬ）に’Ｆａｌｓｅ’（例えばＬレべル）をセットし出力する（ステップＳ１０，Ｓ７０）とともに、第２のバスに絶対アドレスを出力する（ステップＳ８０）。

そして第２のバスにデータの入出力を行う（ステップＳ９０）。

次に出力したアクセスアドレスの絶対アドレスを次回の相対アドレスによるバスアクセスで使用するためのアドレスとして保持する（ステップＳ１００）。

図３は本実施の形態のバススレーブの動作例を示すフローチャート図である。

バススレーブは第２のバスを介してアクセス要求を受けると以下の処理を行う。

アクセス要求に伴う識別信号（ＡＲＥＬ）に基づき絶対アドレスアクセス要求か否かを判断する（ステップＳ１１０）。

相対アドレスアクセス要求である場合には、識別信号（ＡＲＥＬ）が’ＴＲＵＥ’（例えばＨレべル）である間、相対アドレスを入力する（ステップＳ１２０、Ｓ１３０）。

そして受け取った相対アドレスと前回アドレスに基づき、絶対アドレスを演算して第３のバスに出力する（ステップＳ１４０）。

そして第３のバスでデータの入出力を行う（ステップＳ１５０）。

絶対アドレスアクセス要求である場合には、絶対アドレスを入力し第３のバスに出力する（ステップＳ１６０）。

そして第３のバスでデータの入出力を行う（ステップＳ１７０）。

次に第３のバスに出力したアクセスアドレスの絶対アドレスを次回の相対アドレスによるバスアクセスで使用するためのアドレスとして保持する（ステップＳ１８０）。

図４は、複数の相対アドレスバスを用いる構成例である。

第１のバスと第３のバスは従来と同様に絶対アドレスによるインターフェイスであり、第２のバス４０−１，４０−２は相対アドレスでバスインターフェイスを行う。

バスマスタ２０は、アクセス要求元となるＣＰＵ等のホスト（ＤＭＡ等でも良い）２２と第１のバス２４で接続されたバスコントロールユニット（ＢＣＵ）２６を含む。

バスコントロール回路（ＢＣＵ）２６は、第１のバス２４を介して所与のモジュールであるＣＰＵ等のホスト（ＤＭＡ等でも良い）２２からアクセスアドレス（絶対アドレス）を受け取り、受け取ったアクセスアドレスに基づき、第２のバス４０−１又は４０−２を介して半導体記憶媒体３２−１又は３２−２に対してアクセス要求を行う。

前記バスコントロール回路２６は、第１のバス２４を介して受けとった絶対アドレスに対して、所定のルールに基づき相対アドレスを生成し、相対アドレスであること示す識別信号と共に第２のバス４０−１又は４０−２を介して半導体記憶媒体３２−１又は３２−２に対してアクセス要求を行うために必要な処理を行う第１の相対アドレス制御回路２８を含む。

バススレーブ３０−１又は３０−２は、第２のバス４０−１又は４０−２を介して受け取ったアクセス要求に基づき半導体記憶媒体３２−１又は３２−２へのアクセス制御を行うメモリコントローラ３６−１又は３６−２を含む。

ここで半導体記憶媒体３２−１又は３２−２は、例えばＳＲＡＭ（Static Random Access Memory）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory），ＲＯＭ（Read Only Memory）等のメモリである。

メモリコントローラ３６−１又は３６−２は、識別情報に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には所定のルールに対応したルールに基づき対応する絶対アドレスを演算する第２の相対アドレス制御回路３８−１又は３８−２を含む。

相対アドレスバスのシリアルバスでは、パラレルバスと比較してインターフェイス信号の数が少ないので、図４にしめすようにバススレーブに対して個別の第2のバス（相対アドレスバス）４０−１又は４０−２を用いて同時に動作させることにより、バスインターフェイスのパフォーマンスを改善することができる。 また、シリアルデータアドレス信号の本数を1本から2本以上へ増やすことにより、スケーラブルにバスインターフェイスの効率を改善することも可能である。

２．マイクロコンピュータ
図５は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。

本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、及びそれらを接続する絶対アドレスのバス６８０、相対アドレスのバス７５０等、各種ピン６９０等を含む。

バスコントローラ６００、例えば図１で説明した構成を有する。

３．電子機器
図６に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。

ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。

図７（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

図７（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

図７（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。

本実施の形態のマイクロコンピュータを図７（Ａ）〜図７（Ｃ）の電子機器に組みむことにより、低価格でコストパフォーマンスの高い電子機器を提供することができる。

なお、本実施形態を利用できる電子機器としては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば本実施の形態では、第２のバスがＳＤＡ信号（シリアルアドレスデータ信号）と識別信号（ＡＲＥＬ信号）で構成されている場合を例にとり説明したが是に限られない。例えばアドレス信号線とデータ信号線が別個に設けられている場合でもよい。

また本実施の形態では、前回のアクセスアドレスと今回のアクセスアドレスの差分から相対アドレスを求める構成を例にとり説明したが是に限られない。例えば、所定の基準アドレスに対する相対アドレスを求める等の他のルールにより相対アドレスを求める構成でもよい。

本実施の形態の半導体装置の一例について説明するための図である。 本実施の形態のバスマスタの動作例を示すフローチャート図である。 本実施の形態のバススレーブの動作例を示すフローチャート図である。 複数の相対アドレスバスを用いる構成例である。 本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。 マイクロコンピュータを含む電子機器のブロック図の一例を示す。 図７（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。 図８（Ａ）（Ｂ）は、それぞれ絶対アドレスアクセス、相対アドレスアクセスにおけるタイミングチャート図である。

符号の説明

２ 半導体装置、２０ バスマスタ、２２ ＣＰＵ、２４ 第１のバス、２６ ＢＣＵ、２８ 第１の相対アドレス制御回路、３０ バススレーブ、３２ メモリ、３４ 第３のバス、３６ メモリコントローラ、３８ 第１の相対アドレス制御回路、４０ 第２のバス、５３０ ＬＣＤコントローラ、５４０ リセット回路、５５０ プログラマブルタイマ、５６０ リアルタイムクロック（ＲＴＣ）、５７０ ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０ 割り込みコントローラ、５９０ シリアルインターフェース、６００ バスコントローラ、６１０ Ａ／Ｄ変換器、６２０ Ｄ／Ａ変換器、６３０ 入力ポート、６４０ 出力ポート、６５０ Ｉ／Ｏポート、６６０ クロック発生装置（ＰＬＬ）、６７０ プリスケーラ、６８０ 絶対アドレスバス、６９０ 各種ピン、７００ マイクロコンピュータ、７１０ ＲＯＭ、７２０ ＲＡＭ、７３０ ＭＭＵ、７５０ 相対アドレスバス、８００ 電子機器、８５０ ＬＣＤ

Claims (6)

1. 第１のバスを介して所与のモジュールからアクセスアドレスを受け取り、受け取ったアクセスアドレスに基づき、第２のバスを介して半導体記憶媒体に対してアクセス要求を行うバスコントロール回路を含むバスマスタと、
   第２のバスを介して受け取ったアクセス要求に基づき半導体記憶媒体へのアクセス制御を行うメモリコントローラを含むバススレーブを含む半導体装置であって、
   前記バスマスタのバスコントロール回路は、
   第１のバスを介して受けとった絶対アドレスに対して、絶対アドレスに対応した相対アドレスの生成及び相対アドレスであることを示す識別信号の生成を含む第２のバスを介して半導体記憶媒体に対して相対アドレスでアクセス要求を行うための処理を行う第１の相対アドレス制御回路を含み、
   前記バススレーブのメモリコントローラは、
   前記識別信号に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には対応する絶対アドレスを演算する第２の相対アドレス制御回路を含み、
   前記第２のバスのアドレスバスはシリアルバスであって、前記アドレスバスを介して相対アドレスを転送する場合のみ、相対アドレスが転送されている間、前記識別信号を転送することを特徴とする半導体装置。
2. 請求項１において、
   前記第２のバスのデータバスを介してリードまたはライトするデータを前回のアクセスデータ、もしくは規定値データからの相対値に基づいて転送する半導体装置。
3. 第１のバスを介して所与のモジュールからアクセスアドレスを受け取り、受け取ったアクセスアドレスに基づき、第２のバスを介して半導体記憶媒体に対してアクセス要求を行うバスコントロール回路を含むバスマスタを含む半導体装置であって、
   前記バスコントロール回路は、
   第１のバスを介して受けとった絶対アドレスに対して、絶対アドレスに対応した相対アドレスの生成及び相対アドレスであることを示す識別信号の生成を含む第２のバスを介して半導体記憶媒体に対して相対アドレスでアクセス要求を行うための処理を行う第１の相対アドレス制御回路を含み、
   前記第２のバスのアドレスバスはシリアルバスであって、前記アドレスバスを介して相対アドレスを転送する場合のみ、相対アドレスが転送されている間、前記識別信号を転送することを特徴とする半導体装置。
4. アドレスバスがシリアルバスである第２のバスを介して受け取ったアクセス要求に基づき半導体記憶媒体へのアクセス制御を行うメモリコントローラを含むバススレーブを含む半導体装置であって、
   前記メモリコントローラは、
   前記アドレスバスを介して相対アドレスが転送される場合のみ、相対アドレスが転送されている間転送される、相対アドレスであることを示す識別信号に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には対応する絶対アドレスを演算する第２の相対アドレス制御回路を含むことを特徴とする半導体装置。
5. 請求項１乃至４のいずれかに記載の半導体装置を含むことを特徴とするマイクロコンピュータ。
6. 請求項５に記載のマイクロコンピュータと、
   入力情報を受け付ける手段と、
   入力情報に基づき前記マイクロコンピュータにより処理された結果を出力するため手段と、
   を含むことを特徴とする電子機器。

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