JP3160185B2 - コンパレータ回路のヒステリシス検査方法 - Google Patents
コンパレータ回路のヒステリシス検査方法Info
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Description
【0001】
【産業上の利用分野】本発明は、赤外線リモコン受光器
等の復調回路に用いられる積分器つきコンパレータ回路
のヒステリシス検査方法に関する。
等の復調回路に用いられる積分器つきコンパレータ回路
のヒステリシス検査方法に関する。
【0002】
【従来の技術】従来のコンパレータ回路のヒステリシス
検査方法は、図5に示すように、コンパレータ回路10
0の積分器101の入力端子102に可変電源103を
接続し、入力端子102に強制的に電圧を印加する。そ
して、可変電源103の電圧を細かく変化させながら増
減させ、コンパレータ104の出力端子105に現れる
電圧を監視しておく。すると、図6に示すように、コン
パレータ104の電圧が変化する。このコンパレータ1
04の出力が変化した時に、入力端子102に印加して
いる可変電源102の値を測定することにより、ヒステ
リシス幅Wを測定し、検査するものであった。なお、図
5中、106は抵抗、107はコンデンサであり、とも
に積分器101を構成するものである。
検査方法は、図5に示すように、コンパレータ回路10
0の積分器101の入力端子102に可変電源103を
接続し、入力端子102に強制的に電圧を印加する。そ
して、可変電源103の電圧を細かく変化させながら増
減させ、コンパレータ104の出力端子105に現れる
電圧を監視しておく。すると、図6に示すように、コン
パレータ104の電圧が変化する。このコンパレータ1
04の出力が変化した時に、入力端子102に印加して
いる可変電源102の値を測定することにより、ヒステ
リシス幅Wを測定し、検査するものであった。なお、図
5中、106は抵抗、107はコンデンサであり、とも
に積分器101を構成するものである。
【0003】上記検査方法について詳細に説明すると、
例えばコンパレータ104の回路電源電圧Vccが3V
の場合は、入力端子102から印加される前記可変電源
103の電圧をテスターにより0Vから3V近く(約
2.7V)まで0.1V刻みで増加させる。そして、こ
の間のコンパレータ104の出力を常時監視している
と、初期状態ではHIGH状態にあったコンパレータ1
04の出力がLOWに転じる。このときの可変電源10
3の電圧値V1を測定する。
例えばコンパレータ104の回路電源電圧Vccが3V
の場合は、入力端子102から印加される前記可変電源
103の電圧をテスターにより0Vから3V近く(約
2.7V)まで0.1V刻みで増加させる。そして、こ
の間のコンパレータ104の出力を常時監視している
と、初期状態ではHIGH状態にあったコンパレータ1
04の出力がLOWに転じる。このときの可変電源10
3の電圧値V1を測定する。
【0004】次に、先程増加させた入力端子102から
印加される可変電源103の電圧を逆に0.1V刻みで
減少させる。そして、その間のコンパレータ104の出
力を常時監視していると、LOW状態にあったコンパレ
ータ104の出力が、HIGHに転じる。このときの可
変電源103の電圧値V2を測定する。
印加される可変電源103の電圧を逆に0.1V刻みで
減少させる。そして、その間のコンパレータ104の出
力を常時監視していると、LOW状態にあったコンパレ
ータ104の出力が、HIGHに転じる。このときの可
変電源103の電圧値V2を測定する。
【0005】上記測定により得られた電圧値V1は、コ
ンパレータ104の出力における上の変化点、電圧値V
2は下の変化点を示し、コンパレータ104のヒステリ
シスのスレッシュレベルである。ここで、V1−V2を計
算することによって、コンパレータ104のヒステリシ
ス幅Wを求めることができ、このヒステリシス幅Wの大
小によって、コンパレータ回路を検査していた。
ンパレータ104の出力における上の変化点、電圧値V
2は下の変化点を示し、コンパレータ104のヒステリ
シスのスレッシュレベルである。ここで、V1−V2を計
算することによって、コンパレータ104のヒステリシ
ス幅Wを求めることができ、このヒステリシス幅Wの大
小によって、コンパレータ回路を検査していた。
【0006】
【発明が解決しようとする課題】しかしながら、上記の
検査方法では、積分器の入力端子に印加する電圧をテス
ターにより0.1V刻みといった非常に細かく変化さ
せ、スレッシュレベルを検出しなければならず、非常に
手間がかかり、検査時間が長くかかるといった問題があ
った。
検査方法では、積分器の入力端子に印加する電圧をテス
ターにより0.1V刻みといった非常に細かく変化さ
せ、スレッシュレベルを検出しなければならず、非常に
手間がかかり、検査時間が長くかかるといった問題があ
った。
【0007】本発明は、上記に鑑み、コンパレータ回路
のヒステリシス検査を短い時間で行える検査方法の提供
を目的とする。
のヒステリシス検査を短い時間で行える検査方法の提供
を目的とする。
【0008】
【課題を解決するための手段】本発明による課題解決手
段は、図2に示すコンパレータ回路の積分器1の入力端
子Viに所定のパルス抜け時間を持つパルス信号を入力
し、コンパレータ2の出力信号のHIGHからLOW、
LOWからHIGHへの反転の有無を調べる。そして、
前記所定のパルス抜け時間は、コンパレータ回路のヒス
テリシス幅と、積分器1の放電電流とで決定される時間
よりも短い時間とされ、パルス抜け時間をT、正常なコ
ンパレータ2のヒステリシス幅をV、積分器1のコンデ
ンサC1の静電容量をC、積分器のコンデンサの放電電
流をIとすると、T<(C・V)/Iの関係を有するも
のである。
段は、図2に示すコンパレータ回路の積分器1の入力端
子Viに所定のパルス抜け時間を持つパルス信号を入力
し、コンパレータ2の出力信号のHIGHからLOW、
LOWからHIGHへの反転の有無を調べる。そして、
前記所定のパルス抜け時間は、コンパレータ回路のヒス
テリシス幅と、積分器1の放電電流とで決定される時間
よりも短い時間とされ、パルス抜け時間をT、正常なコ
ンパレータ2のヒステリシス幅をV、積分器1のコンデ
ンサC1の静電容量をC、積分器のコンデンサの放電電
流をIとすると、T<(C・V)/Iの関係を有するも
のである。
【0009】
【作用】上記課題解決手段において、所定のパルス抜け
時間を持つパルス信号をコンパレータ回路に入力する
と、まず最初の抜けパルスのないパルス列によって、積
分器1のコンデンサC1は充電され出力電圧は上がる。
ところが、パルス信号のパルス抜けの間は、放電のみが
行われ出力電圧が下がる。このとき、コンパレータ回路
のヒステリシス幅が正常な場合は、パルス抜け時間で
は、積分器1の出力波形の電圧が下がっても、コンパレ
ータ2の下の変化点よりも低くならず、コンパレータ回
路の出力は変化しない。
時間を持つパルス信号をコンパレータ回路に入力する
と、まず最初の抜けパルスのないパルス列によって、積
分器1のコンデンサC1は充電され出力電圧は上がる。
ところが、パルス信号のパルス抜けの間は、放電のみが
行われ出力電圧が下がる。このとき、コンパレータ回路
のヒステリシス幅が正常な場合は、パルス抜け時間で
は、積分器1の出力波形の電圧が下がっても、コンパレ
ータ2の下の変化点よりも低くならず、コンパレータ回
路の出力は変化しない。
【0010】しかし、ヒステリシス幅が小さいと、パル
ス抜けの間では、積分器1の出力波形の電圧はヒステリ
シス幅を越えて下がり、コンパレータ2の出力は反転す
る。その後、パルス列が再び入力されると積分器1の出
力電圧が上がり、コンパレータ2の出力が反転する。こ
のコンパレータ2の反転の有無を調べることにより、コ
ンパレータ回路のヒステリシスを検査する。
ス抜けの間では、積分器1の出力波形の電圧はヒステリ
シス幅を越えて下がり、コンパレータ2の出力は反転す
る。その後、パルス列が再び入力されると積分器1の出
力電圧が上がり、コンパレータ2の出力が反転する。こ
のコンパレータ2の反転の有無を調べることにより、コ
ンパレータ回路のヒステリシスを検査する。
【0011】
【実施例】本発明の実施例では、赤外線リモコン受光器
等の復調回路等に用いられるコンパレータ回路に対し
て、所定のパルス抜け時間を持つパルス信号(以下、バ
ースト波信号と称す)を発生するパルス発生装置を接続
し、該パルス発生装置で作られたバースト波信号を入力
し、コンパレータの出力信号の反転の有無を調べること
によりコンパレータ回路のヒステリシス幅を検査してい
る。
等の復調回路等に用いられるコンパレータ回路に対し
て、所定のパルス抜け時間を持つパルス信号(以下、バ
ースト波信号と称す)を発生するパルス発生装置を接続
し、該パルス発生装置で作られたバースト波信号を入力
し、コンパレータの出力信号の反転の有無を調べること
によりコンパレータ回路のヒステリシス幅を検査してい
る。
【0012】前記コンパレータ回路は、図2に示すよう
に、コンデンサC1を含んだ積分器1と、ヒステリシス
を持つコンパレータ2からなり、赤外線リモコン受光器
等の復調回路として受光した光信号を一定レベルの電気
信号に変換する目的で用いられている。前記積分器1
は、定電流回路とコンデンサC1等で構成されている。
前記コンパレータ2は、トランジスタTr3,Tr4,T
r5、抵抗R1,R2等からなり基準電圧(比較値)と入
力電圧を比較し、その比較結果により出力を一定レベル
のHIGH状態、あるいはLOW状態にして出力するも
のである。なお、この信号は出力端子Voから出力され
る。
に、コンデンサC1を含んだ積分器1と、ヒステリシス
を持つコンパレータ2からなり、赤外線リモコン受光器
等の復調回路として受光した光信号を一定レベルの電気
信号に変換する目的で用いられている。前記積分器1
は、定電流回路とコンデンサC1等で構成されている。
前記コンパレータ2は、トランジスタTr3,Tr4,T
r5、抵抗R1,R2等からなり基準電圧(比較値)と入
力電圧を比較し、その比較結果により出力を一定レベル
のHIGH状態、あるいはLOW状態にして出力するも
のである。なお、この信号は出力端子Voから出力され
る。
【0013】さらに、コンパレータ回路に入力される信
号に入り込んだノイズの微小な変化によって、コンパレ
ータ2の出力がHIGHからLOW、あるいはLOWか
らHIGHと反転してしまうのを防止するために、入力
が低電圧から高電圧に変化するときには、基準電圧より
若干高い電圧値になるまで、その逆の場合には基準電圧
より若干低い電圧値になるまで出力が変化しないよう
に、前述した基準電圧より若干高い電圧値をonスレッ
シュレベルVon、若干低い電圧値をoffスレッシュ
レベルVoffとして、比較値に幅(ヒステリシス幅)
を持たせ、ノイズの影響を排除している。
号に入り込んだノイズの微小な変化によって、コンパレ
ータ2の出力がHIGHからLOW、あるいはLOWか
らHIGHと反転してしまうのを防止するために、入力
が低電圧から高電圧に変化するときには、基準電圧より
若干高い電圧値になるまで、その逆の場合には基準電圧
より若干低い電圧値になるまで出力が変化しないよう
に、前述した基準電圧より若干高い電圧値をonスレッ
シュレベルVon、若干低い電圧値をoffスレッシュ
レベルVoffとして、比較値に幅(ヒステリシス幅)
を持たせ、ノイズの影響を排除している。
【0014】このコンパレータ回路において、入力端子
Viよりパルス信号が入力されると、I1,I2が流れる
積分器1では、パルス信号が入力されている間はコンデ
ンサC1への充電電流(I1−I2)と、放電電流I2(I
1>I2)とにより充放電が繰り返される。この時、コン
デンサC1の端子は電圧が上昇するが、上がり過ぎない
ようにトランジスタTr1,Tr2により、所定の電圧で
クランプがかかるようになっている。ここで、R1はヒ
ステリシス幅を決める抵抗であり、R1×I3がヒステリ
シス幅Vとなる。
Viよりパルス信号が入力されると、I1,I2が流れる
積分器1では、パルス信号が入力されている間はコンデ
ンサC1への充電電流(I1−I2)と、放電電流I2(I
1>I2)とにより充放電が繰り返される。この時、コン
デンサC1の端子は電圧が上昇するが、上がり過ぎない
ようにトランジスタTr1,Tr2により、所定の電圧で
クランプがかかるようになっている。ここで、R1はヒ
ステリシス幅を決める抵抗であり、R1×I3がヒステリ
シス幅Vとなる。
【0015】また、充放電によるコンデンサC1の端子
の電圧上昇とともにトランジスタTr3のベース電圧も
上昇する。そして、トランジスタTr3のベース電圧が
トランジスタTr4のベース電圧を越えると、正帰還が
働き、電流I4が流れ、トランジスタTr5がオンし、電
流I5が流れ、コンパレータ2の出力はLOWになる。
このとき、電流I3は流れていない。
の電圧上昇とともにトランジスタTr3のベース電圧も
上昇する。そして、トランジスタTr3のベース電圧が
トランジスタTr4のベース電圧を越えると、正帰還が
働き、電流I4が流れ、トランジスタTr5がオンし、電
流I5が流れ、コンパレータ2の出力はLOWになる。
このとき、電流I3は流れていない。
【0016】そして、パルス信号が入力されなくなる
と、コンデンサC1は放電のみが行われ(放電電流
I2)、コンデンサC1の端子電圧は下降する。このと
き、トランジスタTr3のベース電圧がトランジスタT
r4のベース電圧を下回ると、電流I4が流れなくなり、
トランジスタTr5がオフし、電流I5が流れない。そし
て、コンパレータ2の出力はHIGHになり、電流I3
は再び流れはじめる。
と、コンデンサC1は放電のみが行われ(放電電流
I2)、コンデンサC1の端子電圧は下降する。このと
き、トランジスタTr3のベース電圧がトランジスタT
r4のベース電圧を下回ると、電流I4が流れなくなり、
トランジスタTr5がオフし、電流I5が流れない。そし
て、コンパレータ2の出力はHIGHになり、電流I3
は再び流れはじめる。
【0017】前記パルス発生装置は、図3に示すよう
に、方形波を発生させる発振器10と、方形波を入力し
てバースト波信号を作り出すバースト波発生回路11と
からなる。バースト波発生回路11は、D型フリップフ
ロップを用いた分周器12〜15およびシフトレジスタ
16〜19、OR回路20、AND回路21,22から
構成される。
に、方形波を発生させる発振器10と、方形波を入力し
てバースト波信号を作り出すバースト波発生回路11と
からなる。バースト波発生回路11は、D型フリップフ
ロップを用いた分周器12〜15およびシフトレジスタ
16〜19、OR回路20、AND回路21,22から
構成される。
【0018】そして、このパルス発生装置によって、図
4に示す4パルス分の抜けを持つバ−スト波信号を作る
手順を説明する。まず、発振器10にて周期25μsの
方形波の信号を発生させると、分周器12において、そ
の周期25μsの信号をクロック信号とし、クロック信
号がHIGHの時点における出力の反転信号をクロック
後の時点の出力とすることにより、出力Aに周期25μ
s、50%Dutyの方形波の信号を作る。分周器13
において、出力Aに作られた周期25μs、50%Du
tyの方形波をクロック信号とし、クロック信号がHI
GHの時点における出力の反転信号をクロック後の時点
の出力とすることにより、出力Bに周期50μs、50
%Dutyの方形波の信号を作る。以下、分周器14に
おいては、出力Bの信号をクロック信号とし、分周器1
5においては、出力Cの信号をクロック信号とし、上記
と同様の作用により、出力Cに周期100μs、50%
Dutyの方形波の信号、出力Dに周期200μs、5
0%Dutyの方形波の信号を作る。
4に示す4パルス分の抜けを持つバ−スト波信号を作る
手順を説明する。まず、発振器10にて周期25μsの
方形波の信号を発生させると、分周器12において、そ
の周期25μsの信号をクロック信号とし、クロック信
号がHIGHの時点における出力の反転信号をクロック
後の時点の出力とすることにより、出力Aに周期25μ
s、50%Dutyの方形波の信号を作る。分周器13
において、出力Aに作られた周期25μs、50%Du
tyの方形波をクロック信号とし、クロック信号がHI
GHの時点における出力の反転信号をクロック後の時点
の出力とすることにより、出力Bに周期50μs、50
%Dutyの方形波の信号を作る。以下、分周器14に
おいては、出力Bの信号をクロック信号とし、分周器1
5においては、出力Cの信号をクロック信号とし、上記
と同様の作用により、出力Cに周期100μs、50%
Dutyの方形波の信号、出力Dに周期200μs、5
0%Dutyの方形波の信号を作る。
【0019】そして、このように作られた周期200μ
s、50%Dutyの方形波の信号をクロック信号とし
てシフトレジスタ16〜19を動作させる。まず最初
に、初期状態はLOWであったシフトレジスタ16の出
力EがHIGHとなる。以後、周期200μs、50%
Dutyの方形波の信号がLOWからHIGHに反転す
るたびに、順に各シフトレジスタ17〜19のそれぞれ
の出力F〜Hが次々とHIGHになっていく。
s、50%Dutyの方形波の信号をクロック信号とし
てシフトレジスタ16〜19を動作させる。まず最初
に、初期状態はLOWであったシフトレジスタ16の出
力EがHIGHとなる。以後、周期200μs、50%
Dutyの方形波の信号がLOWからHIGHに反転す
るたびに、順に各シフトレジスタ17〜19のそれぞれ
の出力F〜Hが次々とHIGHになっていく。
【0020】そして、4パルス分のパルス抜けを作るた
めに、OR回路20により分周器15の出力Dとシフト
レジスタ17の反転出力との和の信号を作る。次いで、
AND回路21によりOR回路20の出力Jとシフトレ
ジスタ19の反転出力Hとの積をとる。AND回路22
の出力Kがゲート信号となり、AND回路22によりA
ND回路21の出力Kと分周器12の出力Aの積の信号
を作ると、AND回路22の出力Lがバースト波信号と
なる。
めに、OR回路20により分周器15の出力Dとシフト
レジスタ17の反転出力との和の信号を作る。次いで、
AND回路21によりOR回路20の出力Jとシフトレ
ジスタ19の反転出力Hとの積をとる。AND回路22
の出力Kがゲート信号となり、AND回路22によりA
ND回路21の出力Kと分周器12の出力Aの積の信号
を作ると、AND回路22の出力Lがバースト波信号と
なる。
【0021】ここで、コンパレータ回路のヒステリシス
を検査するために、パルス発生装置により作り出したバ
ースト波信号を前記コンパレータ回路に入力すると、ま
ずバースト波信号の最初の抜けパルスのないパルス列に
よって、積分器1のコンデンサC1は充電され出力電圧
は上がる。ところが、バースト波信号のパルス抜けの期
間においては放電のみが行われ出力電圧が下がる。この
とき、コンパレータ回路のヒステリシス幅が正常な場合
は、図1(a)に示すように、このバースト波信号のパ
ルス抜けの期間では、積分器1の出力波形の電圧が下が
っても、コンパレータ2の下の変化点であるoffスレ
ッシュレベルVoffよりも低くならず、コンパレータ
2の出力は変化しない。
を検査するために、パルス発生装置により作り出したバ
ースト波信号を前記コンパレータ回路に入力すると、ま
ずバースト波信号の最初の抜けパルスのないパルス列に
よって、積分器1のコンデンサC1は充電され出力電圧
は上がる。ところが、バースト波信号のパルス抜けの期
間においては放電のみが行われ出力電圧が下がる。この
とき、コンパレータ回路のヒステリシス幅が正常な場合
は、図1(a)に示すように、このバースト波信号のパ
ルス抜けの期間では、積分器1の出力波形の電圧が下が
っても、コンパレータ2の下の変化点であるoffスレ
ッシュレベルVoffよりも低くならず、コンパレータ
2の出力は変化しない。
【0022】しかし、ヒステリシス幅が小さいと、図1
(b)に示すように、バースト波信号のパルス抜けの期
間では、積分器1の出力波形の電圧は下がり、offス
レッシュレベルVoffより低くなり、コンパレータ2
の出力はHIGHに反転する。その後、パルス列が再び
入力されると積分器1の出力電圧が上がり、コンパレー
タ2の上の変化点であるonスレッシュレベルVonを
越え、コンパレータ2の出力がoffに反転する。した
がって、所定のパルス抜け時間を持つパルス信号を入力
すると、ヒステリシス幅が小さい場合はコンパレータ2
の出力が2度の反転をするので、この反転の有無を調べ
ることによりヒステリシス検査を行うことができる。
(b)に示すように、バースト波信号のパルス抜けの期
間では、積分器1の出力波形の電圧は下がり、offス
レッシュレベルVoffより低くなり、コンパレータ2
の出力はHIGHに反転する。その後、パルス列が再び
入力されると積分器1の出力電圧が上がり、コンパレー
タ2の上の変化点であるonスレッシュレベルVonを
越え、コンパレータ2の出力がoffに反転する。した
がって、所定のパルス抜け時間を持つパルス信号を入力
すると、ヒステリシス幅が小さい場合はコンパレータ2
の出力が2度の反転をするので、この反転の有無を調べ
ることによりヒステリシス検査を行うことができる。
【0023】ところで、バースト波信号の所定のパルス
抜け時間によって、積分器1の放電時の電圧の低下量は
影響される。この時間が大きく設定されていると、放電
量が大きくなって、電圧レベルが下がり過ぎ、正常なヒ
ステリシス幅のoffスレッシュレベルVoffより下
がってしまい、コンパレータ2の出力が反転することに
なり正常な検査ができなくなる。そこで、パルス抜け時
間は、コンパレータ回路のヒステリシス幅と積分器1の
放電電流とで決定される時間よりも短い時間とされ、パ
ルス抜け時間をT、ヒステリシス幅をV(R1・I3)、
積分器1のコンデンサC1の静電容量をC、放電電流を
Iとすると、T<(C・V)/Iの関係を有するように
設定され、パルス抜け時間Tにおける放電によっての電
圧レベルが、正常なヒステリシス幅のoffスレッシュ
レベルVoffより低くならないように小さく設定する
ことが必要である。
抜け時間によって、積分器1の放電時の電圧の低下量は
影響される。この時間が大きく設定されていると、放電
量が大きくなって、電圧レベルが下がり過ぎ、正常なヒ
ステリシス幅のoffスレッシュレベルVoffより下
がってしまい、コンパレータ2の出力が反転することに
なり正常な検査ができなくなる。そこで、パルス抜け時
間は、コンパレータ回路のヒステリシス幅と積分器1の
放電電流とで決定される時間よりも短い時間とされ、パ
ルス抜け時間をT、ヒステリシス幅をV(R1・I3)、
積分器1のコンデンサC1の静電容量をC、放電電流を
Iとすると、T<(C・V)/Iの関係を有するように
設定され、パルス抜け時間Tにおける放電によっての電
圧レベルが、正常なヒステリシス幅のoffスレッシュ
レベルVoffより低くならないように小さく設定する
ことが必要である。
【0024】このように、バースト波信号をコンパレー
タ回路に入力し、コンパレータの出力を常時監視して、
その出力の反転の有無を調べるだけで、ヒステリシスの
検査が行えるので、従来のコンパレータ回路のヒステリ
シス検査方法のように、コンパレータ回路への入力電圧
を少しずつ変化させていく手間がかからず、非常に短い
時間で検査を終了することができる。例えば、1チップ
あたり従来の方法にくらべて、0.5秒程度の短縮が可
能であり、一枚のウェハーに約6000のチップがある
と、3000秒の短縮となり、大いなる検査工程の時数
削減を図ることができる。
タ回路に入力し、コンパレータの出力を常時監視して、
その出力の反転の有無を調べるだけで、ヒステリシスの
検査が行えるので、従来のコンパレータ回路のヒステリ
シス検査方法のように、コンパレータ回路への入力電圧
を少しずつ変化させていく手間がかからず、非常に短い
時間で検査を終了することができる。例えば、1チップ
あたり従来の方法にくらべて、0.5秒程度の短縮が可
能であり、一枚のウェハーに約6000のチップがある
と、3000秒の短縮となり、大いなる検査工程の時数
削減を図ることができる。
【0025】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
【0026】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、バースト波信号をコンパレータ回路に入力し、
コンパレータの出力を常時監視して、その出力の反転の
有無を調べるだけで、ヒステリシスの検査が行えるの
で、従来のコンパレータ回路の検査方法のように、コン
パレータ回路への入力電圧を少しずつ変化させていく手
間がかからず、非常に短い時間で検査を終了することが
できるといった優れた効果がある。そのため、コンパレ
ータ回路の検査において非常に有用であり、量産すると
きなどにおいて非常にコストダウンに貢献できる検査方
法を提供することができる。
よると、バースト波信号をコンパレータ回路に入力し、
コンパレータの出力を常時監視して、その出力の反転の
有無を調べるだけで、ヒステリシスの検査が行えるの
で、従来のコンパレータ回路の検査方法のように、コン
パレータ回路への入力電圧を少しずつ変化させていく手
間がかからず、非常に短い時間で検査を終了することが
できるといった優れた効果がある。そのため、コンパレ
ータ回路の検査において非常に有用であり、量産すると
きなどにおいて非常にコストダウンに貢献できる検査方
法を提供することができる。
【図1】コンパレータへの入力電圧波形とコンパレータ
の出力波形を示した図であり、(a)はヒステリシス幅
の正常時の波形を示した図、(b)はヒステリシス幅の
小さい時の波形を示した図
の出力波形を示した図であり、(a)はヒステリシス幅
の正常時の波形を示した図、(b)はヒステリシス幅の
小さい時の波形を示した図
【図2】コンパレータ回路の回路図
【図3】パルス発生装置の回路図
【図4】パルス発生装置の各出力波形を示す図
【図5】従来のコンパレータ回路の検査における接続の
様子を示す図
様子を示す図
【図6】従来の検査方法における入力電圧波形とコンパ
レータの出力波形を示した図
レータの出力波形を示した図
1 積分器 2 コンパレータ 10 発振器 11 パルス発生回路 12〜15 分周器 16〜19 シフトレジスタ 20 OR回路 21,22 AND回路
Claims (3)
- 【請求項1】 入力端子を有しコンデンサを含んだ積分
器と、出力端子を有しヒステリシスを持つコンパレータ
とを具備し、積分器の出力がコンパレータに入力される
コンパレータ回路において、所定のパルス抜け時間を持
つパルス信号を積分器の入力端子に入力し、コンパレー
タの出力端子からの出力信号の反転の有無を調べてヒス
テリシス幅を検査することを特徴とするコンパレータ回
路のヒステリシス検査方法。 - 【請求項2】 パルス抜け時間は、コンパレータ回路の
ヒステリシス幅と、積分器の放電電流とで決定される時
間よりも短い時間とされたことを特徴とする請求項1記
載のコンパレータ回路のヒステリシス検査方法。 - 【請求項3】 パルス抜け時間をT、正常なコンパレー
タのヒステリシス幅をV、積分器のコンデンサの静電容
量をC、積分器のコンデンサの放電電流をIとすると、
T<(C・V)/Iの関係を有することを特徴とする請
求項1または2記載のコンパレータ回路のヒステリシス
検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16579395A JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16579395A JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0915283A JPH0915283A (ja) | 1997-01-17 |
JP3160185B2 true JP3160185B2 (ja) | 2001-04-23 |
Family
ID=15819105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16579395A Expired - Fee Related JP3160185B2 (ja) | 1995-06-30 | 1995-06-30 | コンパレータ回路のヒステリシス検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3160185B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100403044C (zh) * | 2003-12-10 | 2008-07-16 | 上海贝岭股份有限公司 | 迟滞比较器迟滞窗口自动调节与测量的一种电路结构 |
-
1995
- 1995-06-30 JP JP16579395A patent/JP3160185B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0915283A (ja) | 1997-01-17 |
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