JP3159247B2 - 入力回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
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- Signal Processing (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路間をデー
タ信号の転送を行う際に、データ信号の受送信を取り扱
うために利用される入力回路に関するものである。
タ信号の転送を行う際に、データ信号の受送信を取り扱
うために利用される入力回路に関するものである。
【０００２】
【従来の技術】一般に入力回路は、異なる集積回路間を
バスラインなどの伝送路を介してデータ転送する場合
に、特にデータ信号を受信するための手段として利用さ
れており、論理信号転送の場合、ハイ・レベルまたはロ
ー・レベルのいずれかの信号が受信される。従って入力
回路には、他集積回路からのデータ信号を受信する入力
端子と、そのデータ信号を自集積回路内部に伝搬するた
めの出力端子が必ず存在する。
バスラインなどの伝送路を介してデータ転送する場合
に、特にデータ信号を受信するための手段として利用さ
れており、論理信号転送の場合、ハイ・レベルまたはロ
ー・レベルのいずれかの信号が受信される。従って入力
回路には、他集積回路からのデータ信号を受信する入力
端子と、そのデータ信号を自集積回路内部に伝搬するた
めの出力端子が必ず存在する。
【０００３】また、論理信号のデータ転送に対しては、
信号のハイ・レベルまたはロー・レベルを識別するため
のレベル規格が必ず定義されており、従って集積回路間
をデータ転送する場合は、いかなる場合でも定められた
規格を逸脱することなしに転送を行わなければならな
い。いま、データ転送規格の一例としてTransistor Tra
nsistor Logic（以下ＴＴＬと略す）インターフェース
規格を例に挙げると、転送信号ハイ・レベルの最小値
（以下ＶＯＨＭＩＮと略す）は２．４Ｖと定義されてお
り、また転送信号ローレベルの最大値（以下ＶＯＬＭＡ
Ｘと略す）は０．４Ｖと定義されている。
信号のハイ・レベルまたはロー・レベルを識別するため
のレベル規格が必ず定義されており、従って集積回路間
をデータ転送する場合は、いかなる場合でも定められた
規格を逸脱することなしに転送を行わなければならな
い。いま、データ転送規格の一例としてTransistor Tra
nsistor Logic（以下ＴＴＬと略す）インターフェース
規格を例に挙げると、転送信号ハイ・レベルの最小値
（以下ＶＯＨＭＩＮと略す）は２．４Ｖと定義されてお
り、また転送信号ローレベルの最大値（以下ＶＯＬＭＡ
Ｘと略す）は０．４Ｖと定義されている。
【０００４】ＴＴＬインターフェースにおいては、転送
信号ＶＯＨＭＩＮとＶＯＬＭＡＸは定義されるものの、
転送信号のハイ・レベルの最大値（以下ＶＯＨＭＡＸと
略す）とロー・レベルの最小値（以下ＶＯＬＭＩＮと略
す）は定義されておらず、殆どのＶＯＨＭＡＸは集積回
路電源電位の最大値あるいはそれに近い値とされ、ま
た、殆どのＶＯＬＭＩＮは集積回路の接地電位あるいは
それに近い値とされている。このＶＯＨＭＡＸとＶＯＬ
ＭＩＮの未定義と同様のことが過去からよく利用されて
いるＣＭＯＳインターフェースでも言え、その極限値は
先に示したＴＴＬインターフェースの場合と同様、集積
回路の電源電位と接地電位に追従した値とされることが
一般的である。
信号ＶＯＨＭＩＮとＶＯＬＭＡＸは定義されるものの、
転送信号のハイ・レベルの最大値（以下ＶＯＨＭＡＸと
略す）とロー・レベルの最小値（以下ＶＯＬＭＩＮと略
す）は定義されておらず、殆どのＶＯＨＭＡＸは集積回
路電源電位の最大値あるいはそれに近い値とされ、ま
た、殆どのＶＯＬＭＩＮは集積回路の接地電位あるいは
それに近い値とされている。このＶＯＨＭＡＸとＶＯＬ
ＭＩＮの未定義と同様のことが過去からよく利用されて
いるＣＭＯＳインターフェースでも言え、その極限値は
先に示したＴＴＬインターフェースの場合と同様、集積
回路の電源電位と接地電位に追従した値とされることが
一般的である。
【０００５】集積回路微細化の進化とともに集積回路の
電源電位も低下しており、同時に集積回路間のデータ転
送は、異なる電源電位を持つ集積回路（例えば５Ｖ電源
と３Ｖ電源）間にて行われる場合がある。このような場
合、集積回路の電源電位以上の電源電圧を低減すること
なく供給すると集積回路を構成している素子の破壊を引
き起こしてしまう。
電源電位も低下しており、同時に集積回路間のデータ転
送は、異なる電源電位を持つ集積回路（例えば５Ｖ電源
と３Ｖ電源）間にて行われる場合がある。このような場
合、集積回路の電源電位以上の電源電圧を低減すること
なく供給すると集積回路を構成している素子の破壊を引
き起こしてしまう。
【０００６】ところが、先に説明したＴＴＬインターフ
ェースの例のように、データ転送においてはＶＯＨＭＩ
ＮとＶＯＬＭＡＸの規格さえ最低限満足しているのであ
れば良いとされており、このため、特に規格が定義され
ていないＶＯＨＭＡＸに対しては、５Ｖ電源電位に近い
レベルと、３Ｖ電源に近いレベルが共存してしまうとい
う問題が発生する。
ェースの例のように、データ転送においてはＶＯＨＭＩ
ＮとＶＯＬＭＡＸの規格さえ最低限満足しているのであ
れば良いとされており、このため、特に規格が定義され
ていないＶＯＨＭＡＸに対しては、５Ｖ電源電位に近い
レベルと、３Ｖ電源に近いレベルが共存してしまうとい
う問題が発生する。
【０００７】先述の説明のように、例えば３Ｖ電源を持
つ集積回路に５Ｖの電源電位が供給された場合には３Ｖ
電源を持つ集積回路の素子が破壊されるが、３Ｖ電源を
持つ集積回路が５Ｖまたはそれに近いＶＯＨＭＡＸの信
号を受信した場合、３Ｖ電源を持つ集積回路の入力回路
を構成している素子が破壊されてしまう。
つ集積回路に５Ｖの電源電位が供給された場合には３Ｖ
電源を持つ集積回路の素子が破壊されるが、３Ｖ電源を
持つ集積回路が５Ｖまたはそれに近いＶＯＨＭＡＸの信
号を受信した場合、３Ｖ電源を持つ集積回路の入力回路
を構成している素子が破壊されてしまう。
【０００８】そのために低い電源電位、例えば、３Ｖ電
源を有する集積回路は、入力回路において、例えば５Ｖ
電源を有する集積回路のデータ信号を素子が破壊される
ことなく受信できる構成であることが必要となってい
る。
源を有する集積回路は、入力回路において、例えば５Ｖ
電源を有する集積回路のデータ信号を素子が破壊される
ことなく受信できる構成であることが必要となってい
る。
【０００９】上記の自集積回路電源電位以上の信号レベ
ルを受信するための入力回路の対策としては既にいくつ
かの提案がなされており、以下に過去において考案され
た例を示す。
ルを受信するための入力回路の対策としては既にいくつ
かの提案がなされており、以下に過去において考案され
た例を示す。
【００１０】図３は３Ｖ電源を有する集積回路におい
て、５Ｖ電源を有する集積回路の信号を受信するために
搭載されている入力回路の従来例の構成を示す回路図で
ある。図３において、入力端子（ＩＮ）にはＰＮＰトラ
ンジスタ３０１のベースが接続され、第１の電源端子
（ＶＤＤ）には抵抗素子３０８の一端とＰＭＯＳトラン
ジスタ３１１のソースが接続されている。抵抗素子３０
８の他端にはＰＮＰトランジスタ３０１のエミッタとＰ
ＭＯＳトランジスタ３１１のゲートとＮＭＯＳトランジ
スタ３１２のゲートが接続され、第２の電源端子（ＶＳ
Ｓ）にはＰＮＰトランジスタ３０１のコレクタとＮＭＯ
Ｓトランジスタ３１２のソースが接続され、出力端子
（ＯＵＴ）にはＰＭＯＳトランジスタ３１１のドレイン
とＮＭＯＳトランジスタ３１２のドレインが接続されて
いる。
て、５Ｖ電源を有する集積回路の信号を受信するために
搭載されている入力回路の従来例の構成を示す回路図で
ある。図３において、入力端子（ＩＮ）にはＰＮＰトラ
ンジスタ３０１のベースが接続され、第１の電源端子
（ＶＤＤ）には抵抗素子３０８の一端とＰＭＯＳトラン
ジスタ３１１のソースが接続されている。抵抗素子３０
８の他端にはＰＮＰトランジスタ３０１のエミッタとＰ
ＭＯＳトランジスタ３１１のゲートとＮＭＯＳトランジ
スタ３１２のゲートが接続され、第２の電源端子（ＶＳ
Ｓ）にはＰＮＰトランジスタ３０１のコレクタとＮＭＯ
Ｓトランジスタ３１２のソースが接続され、出力端子
（ＯＵＴ）にはＰＭＯＳトランジスタ３１１のドレイン
とＮＭＯＳトランジスタ３１２のドレインが接続されて
いる。
【００１１】いま、図３に示す回路において、第１の電
源端子（ＶＤＤ）に３Ｖが供給され、第２の電源端子
（ＶＳＳ）が接地され、かつ、入力端子（ＩＮ）に５Ｖ
電源を有する集積回路からの信号ハイ・レベルである５
Ｖの電位が印加されている状態を仮定した場合、ＰＮＰ
トランジスタ３０１のベース・エミッタ間は逆バイアス
状態となるためにＰＮＰトランジスタ３０１は開放状態
を示す。そのため、入力端子（ＩＮ）の電位はＰＮＰト
ランジスタ３０１のエミッタには伝搬されず、ＰＭＯＳ
トランジスタ３１１とＮＭＯＳトランジスタ３１２のゲ
ートには、抵抗素子３０８によって第３０１の電源端子
（ＶＤＤ）と同等の電位（３Ｖ）が供給され、従ってＰ
ＭＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１
２のゲート酸化膜の破壊は起こらない。
源端子（ＶＤＤ）に３Ｖが供給され、第２の電源端子
（ＶＳＳ）が接地され、かつ、入力端子（ＩＮ）に５Ｖ
電源を有する集積回路からの信号ハイ・レベルである５
Ｖの電位が印加されている状態を仮定した場合、ＰＮＰ
トランジスタ３０１のベース・エミッタ間は逆バイアス
状態となるためにＰＮＰトランジスタ３０１は開放状態
を示す。そのため、入力端子（ＩＮ）の電位はＰＮＰト
ランジスタ３０１のエミッタには伝搬されず、ＰＭＯＳ
トランジスタ３１１とＮＭＯＳトランジスタ３１２のゲ
ートには、抵抗素子３０８によって第３０１の電源端子
（ＶＤＤ）と同等の電位（３Ｖ）が供給され、従ってＰ
ＭＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１
２のゲート酸化膜の破壊は起こらない。
【００１２】上記の状態ではＰＭＯＳトランジスタ３１
１が開放で、かつ、ＮＭＯＳトランジスタ３１２は導通
状態となるため、出力端子（ＯＵＴ）は接地電位に等し
いロー・レベルに変換されたレベルが保持され、このレ
ベルはそのまま出力端子（ＯＵＴ）に接続される集積回
路内の内部回路に伝搬される。
１が開放で、かつ、ＮＭＯＳトランジスタ３１２は導通
状態となるため、出力端子（ＯＵＴ）は接地電位に等し
いロー・レベルに変換されたレベルが保持され、このレ
ベルはそのまま出力端子（ＯＵＴ）に接続される集積回
路内の内部回路に伝搬される。
【００１３】一方、図３に示す回路において、第１の電
源端子（ＶＤＤ）に３Ｖが供給され、かつ、入力端子
（ＩＮ）に５Ｖ電源を有する集積回路からのロー・レベ
ル信号である接地電位が印加されている状態を仮定した
場合、ＰＮＰトランジスタ３０１のベースには接地電位
が印加され、かつ、ＰＮＰトランジスタ３０１のエミッ
タには抵抗素子３０８を介して第１の電源端子（ＶＤ
Ｄ）の電位（３Ｖ）が供給されることとなるため、ＰＮ
Ｐトランジスタ３０３は導通状態となる。従って、ＰＭ
ＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１２
のゲート端子には接地電位に近い電位が与えられること
になり、ＰＭＯＳトランジスタ３１１とＮＭＯＳトラン
ジスタ３１２のゲート酸化膜の破壊は起こらない。この
状態ではＰＭＯＳトランジスタ３１１が導通で、かつ、
ＮＭＯＳトランジスタ３１２は開放状態となるため、出
力端子（ＯＵＴ）は電源端子（ＶＤＤ）の電位に等しい
３Ｖのハイ・レベルに変換されたレベルが保持され、こ
のレベルはそのまま出力端子（ＯＵＴ）に接続される集
積回路内の内部回路に伝搬される。
源端子（ＶＤＤ）に３Ｖが供給され、かつ、入力端子
（ＩＮ）に５Ｖ電源を有する集積回路からのロー・レベ
ル信号である接地電位が印加されている状態を仮定した
場合、ＰＮＰトランジスタ３０１のベースには接地電位
が印加され、かつ、ＰＮＰトランジスタ３０１のエミッ
タには抵抗素子３０８を介して第１の電源端子（ＶＤ
Ｄ）の電位（３Ｖ）が供給されることとなるため、ＰＮ
Ｐトランジスタ３０３は導通状態となる。従って、ＰＭ
ＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１２
のゲート端子には接地電位に近い電位が与えられること
になり、ＰＭＯＳトランジスタ３１１とＮＭＯＳトラン
ジスタ３１２のゲート酸化膜の破壊は起こらない。この
状態ではＰＭＯＳトランジスタ３１１が導通で、かつ、
ＮＭＯＳトランジスタ３１２は開放状態となるため、出
力端子（ＯＵＴ）は電源端子（ＶＤＤ）の電位に等しい
３Ｖのハイ・レベルに変換されたレベルが保持され、こ
のレベルはそのまま出力端子（ＯＵＴ）に接続される集
積回路内の内部回路に伝搬される。
【００１４】なお、ＰＮＰトランジスタ３０１にはラテ
ラル型ＰＮＰトランジスタが使用されており、その特長
はベースからエミッタへ供給できる耐久電圧とベースか
らコレクタへ供給できる耐久電圧が大きく、およそ１０
ないし２０Ｖもの値を得ることができることに加え、通
常のＣＭＯＳまたはＢｉＣＭＯＳプロセスにて容易に製
造することができる長所がある。
ラル型ＰＮＰトランジスタが使用されており、その特長
はベースからエミッタへ供給できる耐久電圧とベースか
らコレクタへ供給できる耐久電圧が大きく、およそ１０
ないし２０Ｖもの値を得ることができることに加え、通
常のＣＭＯＳまたはＢｉＣＭＯＳプロセスにて容易に製
造することができる長所がある。
【００１５】
【発明が解決しようとする課題】上述した図３に示す従
来の入力回路は、入力端子（ＩＮ）にＰＮＰトランジス
タ３０１のベースを接続し、かつ、電源端子（ＶＤＤ）
との間に抵抗素子３０８を介してＰＮＰトランジスタ３
０１のエミッタを接続することで、入力端子３０１に電
源端子（ＶＤＤ）よりも高いハイ・レベルの信号が印加
された場合でも、ＰＭＯＳトランジスタ３１１とＮＭＯ
Ｓトランジスタ３１２のゲート酸化膜が破壊される現象
を防止している。しかしながら上記従来例は、電源端子
（ＶＤＤ）から電源端子（ＶＳＳ）及び入力端子への２
つの電流ルートが存在するという問題点がある。
来の入力回路は、入力端子（ＩＮ）にＰＮＰトランジス
タ３０１のベースを接続し、かつ、電源端子（ＶＤＤ）
との間に抵抗素子３０８を介してＰＮＰトランジスタ３
０１のエミッタを接続することで、入力端子３０１に電
源端子（ＶＤＤ）よりも高いハイ・レベルの信号が印加
された場合でも、ＰＭＯＳトランジスタ３１１とＮＭＯ
Ｓトランジスタ３１２のゲート酸化膜が破壊される現象
を防止している。しかしながら上記従来例は、電源端子
（ＶＤＤ）から電源端子（ＶＳＳ）及び入力端子への２
つの電流ルートが存在するという問題点がある。
【００１６】初めに電源端子（ＶＤＤ）から電源端子
（ＶＳＳ）へ向けて流れる第１の電流ルートについて説
明すると、いま、図３において入力端子（ＩＮ）に他集
積回路からのロー・レベルが供給されている状態を仮定
した場合、ＰＮＰトランジスタ３０１は導通状態である
ため、電源端子（ＶＤＤ）と電源端子（ＶＳＳ）との間
には抵抗素子３０８を介した第１の電流ルートが存在す
る。通常、抵抗素子３０８の抵抗値は１ＫΩから１０Ｋ
Ωの範囲に設定する場合が一般的であり、第１の電流ル
ートを流れる電流は電源電位（ＶＤＤ）を３Ｖと仮定す
ると、０．３ｍＡないし３ｍＡの電流が定常的に流れる
ことになる。
（ＶＳＳ）へ向けて流れる第１の電流ルートについて説
明すると、いま、図３において入力端子（ＩＮ）に他集
積回路からのロー・レベルが供給されている状態を仮定
した場合、ＰＮＰトランジスタ３０１は導通状態である
ため、電源端子（ＶＤＤ）と電源端子（ＶＳＳ）との間
には抵抗素子３０８を介した第１の電流ルートが存在す
る。通常、抵抗素子３０８の抵抗値は１ＫΩから１０Ｋ
Ωの範囲に設定する場合が一般的であり、第１の電流ル
ートを流れる電流は電源電位（ＶＤＤ）を３Ｖと仮定す
ると、０．３ｍＡないし３ｍＡの電流が定常的に流れる
ことになる。
【００１７】次に電源端子（ＶＤＤ）から入力端子（Ｉ
Ｎ）への第２の電流ルートについて説明すると、いま、
図３において入力端子（ＩＮ）に他集積回路からのロー
・レベルが印加されている状態と仮定した場合、ＰＮＰ
トランジスタ３０１は導通状態であるため、電源端子
（ＶＤＤ）と入力端子（ＩＮ）との間にはＰＮＰトラン
ジスタ３０１のエミッタ・ベース間における順方向パス
による第２の電流ルートが存在する。ＰＮＰトランジス
タにおいて特に先に説明したラテラル型のＰＮＰトラン
ジスタの場合は、一般的に順方向電流利得が低い値を示
し、その最低値は１０（単位はなく倍率を表す）以下を
示すことも稀ではなく、その最小値はプロセスの製造ば
らつきを考慮すると１（倍）まで低下することもある。
このように順方向電流利得が１（倍）である場合ば、Ｐ
ＮＰトランジスタにおいて、エミッタからコレクタへ流
れる電流とエミッタからベースへ流れる電流が等しい値
になることを意味し、図３に示す従来技術の場合、先に
説明した電源端子（ＶＤＤ）から抵抗素子８を介して流
れる電流の半分が、ＰＮＰトランジスタ３０１のベース
から入力端子（１Ｎ）へのパスを流れることになる。
Ｎ）への第２の電流ルートについて説明すると、いま、
図３において入力端子（ＩＮ）に他集積回路からのロー
・レベルが印加されている状態と仮定した場合、ＰＮＰ
トランジスタ３０１は導通状態であるため、電源端子
（ＶＤＤ）と入力端子（ＩＮ）との間にはＰＮＰトラン
ジスタ３０１のエミッタ・ベース間における順方向パス
による第２の電流ルートが存在する。ＰＮＰトランジス
タにおいて特に先に説明したラテラル型のＰＮＰトラン
ジスタの場合は、一般的に順方向電流利得が低い値を示
し、その最低値は１０（単位はなく倍率を表す）以下を
示すことも稀ではなく、その最小値はプロセスの製造ば
らつきを考慮すると１（倍）まで低下することもある。
このように順方向電流利得が１（倍）である場合ば、Ｐ
ＮＰトランジスタにおいて、エミッタからコレクタへ流
れる電流とエミッタからベースへ流れる電流が等しい値
になることを意味し、図３に示す従来技術の場合、先に
説明した電源端子（ＶＤＤ）から抵抗素子８を介して流
れる電流の半分が、ＰＮＰトランジスタ３０１のベース
から入力端子（１Ｎ）へのパスを流れることになる。
【００１８】上記のような電源端子（ＶＤＤ）からＰＮ
Ｐトランジスタ３０１のコレクタを通過して電源端子
（ＶＳＳ）へ流れる第１の電流ルート及び、ＰＮＰトラ
ンジスタ３０１のベースから入力端子（ＩＮ）へ向けて
流れる第２の電流ルートが存在すると以下の問題点を引
き起こす。
Ｐトランジスタ３０１のコレクタを通過して電源端子
（ＶＳＳ）へ流れる第１の電流ルート及び、ＰＮＰトラ
ンジスタ３０１のベースから入力端子（ＩＮ）へ向けて
流れる第２の電流ルートが存在すると以下の問題点を引
き起こす。
【００１９】先に示したような電源端子（ＶＤＤ）から
電源端子（ＶＳＳ）への第１の電流ルート及び電源端子
（ＶＤＤ）から入力端子（ＩＮ）への第２の電流ルート
が存在する場合、入力回路を搭載している集積回路の消
費電力が大きくなるばかりか集積回路の発熱生も大き
く、かつ、その大きさは集積回路で使用されている入力
回路の数量の依存性を受けるため、場合によっては放熱
性の良い、高価格で大規模のパッケージに搭載しなけれ
はならないという問題点があった。
電源端子（ＶＳＳ）への第１の電流ルート及び電源端子
（ＶＤＤ）から入力端子（ＩＮ）への第２の電流ルート
が存在する場合、入力回路を搭載している集積回路の消
費電力が大きくなるばかりか集積回路の発熱生も大き
く、かつ、その大きさは集積回路で使用されている入力
回路の数量の依存性を受けるため、場合によっては放熱
性の良い、高価格で大規模のパッケージに搭載しなけれ
はならないという問題点があった。
【００２０】また、入力回路は外部信号を受信する入力
端子において、ハイ・レベルまたはロー・レベルのいず
れのレベルも供給されない開放状態となる場合がある。
この入力端子における開放状態とは、論理レベルである
ハイ・レベルあるいはロー・レベルの識別が不可能とな
るため、その対策として入力回路は通常、入力端子（Ｉ
Ｎ）と電源端子（ＶＤＤ）との間に抵抗素子を設ける
（以下プルアップ抵抗と称する）ことで入力端子（Ｉ
Ｎ）をハイ・レベルに保つか、あるいは入力端子（Ｉ
Ｎ）と電源端子（ＶＳＳ）との間に抵抗素子を設ける
（以下プルダウン抵抗と称する）ことで入力端子（Ｉ
Ｎ）をロー・レベルに保つかのいずれかが選択される。
但し入力端子（ＩＮ）に電源端子（ＶＤＤ）以上の電圧
が供給される場合には、プルアップ抵抗を選択すると入
力端子（ＩＮ）から電源端子（ＶＤＤ）への電流ルート
が形成されるため良くなく、このような場合にはプルダ
ウン抵抗を選択するのが一般的であり、図３に示す従来
技術にもプルダウン抵抗（ＲＰＤ）が接続されている。
なおプルダウン抵抗に使用する抵抗素子の抵抗値はかな
り大きい値を示し、通常１０ＫΩないし５０ＫΩ程度の
抵抗値を用いるのが一般的である。
端子において、ハイ・レベルまたはロー・レベルのいず
れのレベルも供給されない開放状態となる場合がある。
この入力端子における開放状態とは、論理レベルである
ハイ・レベルあるいはロー・レベルの識別が不可能とな
るため、その対策として入力回路は通常、入力端子（Ｉ
Ｎ）と電源端子（ＶＤＤ）との間に抵抗素子を設ける
（以下プルアップ抵抗と称する）ことで入力端子（Ｉ
Ｎ）をハイ・レベルに保つか、あるいは入力端子（Ｉ
Ｎ）と電源端子（ＶＳＳ）との間に抵抗素子を設ける
（以下プルダウン抵抗と称する）ことで入力端子（Ｉ
Ｎ）をロー・レベルに保つかのいずれかが選択される。
但し入力端子（ＩＮ）に電源端子（ＶＤＤ）以上の電圧
が供給される場合には、プルアップ抵抗を選択すると入
力端子（ＩＮ）から電源端子（ＶＤＤ）への電流ルート
が形成されるため良くなく、このような場合にはプルダ
ウン抵抗を選択するのが一般的であり、図３に示す従来
技術にもプルダウン抵抗（ＲＰＤ）が接続されている。
なおプルダウン抵抗に使用する抵抗素子の抵抗値はかな
り大きい値を示し、通常１０ＫΩないし５０ＫΩ程度の
抵抗値を用いるのが一般的である。
【００２１】このようなプルダウン抵抗を使用した場
合、先に説明した入力回路の電源端子から入力端子へ向
けて流れる第２の電流ルートの電流が、プルダウン抵抗
を流れることで起電力を発生させ、本来入力端子に与え
ているローレベルを逸脱し、ハイ・レベルを供給してし
まうという問題点があった。
合、先に説明した入力回路の電源端子から入力端子へ向
けて流れる第２の電流ルートの電流が、プルダウン抵抗
を流れることで起電力を発生させ、本来入力端子に与え
ているローレベルを逸脱し、ハイ・レベルを供給してし
まうという問題点があった。
【００２２】したような第２の電流ルートを流れる電流
によって発生するプルダウン抵抗の起電力を低減するた
めには、図３に示す抵抗素子３０８の抵抗値を大きくす
ることで第２を流れる電流ルートの電流を抑えることで
実現できるが、このような構成とする場合には図３に示
すＰＭＯＳトランジスタ３１１のゲートとＮＭＯＳトラ
ンジスタ３１２のゲートに付加している寄生容量を駆動
するための十分な電流が得られず、そのためＰＭＯＳト
ランジスタ３１１のゲートとＮＭＯＳトランジスタ３１
２のゲートの電位を上昇させるための遷移時間が極めて
大きくなってしまい、高速な動作ができなくなるという
問題点があった。
によって発生するプルダウン抵抗の起電力を低減するた
めには、図３に示す抵抗素子３０８の抵抗値を大きくす
ることで第２を流れる電流ルートの電流を抑えることで
実現できるが、このような構成とする場合には図３に示
すＰＭＯＳトランジスタ３１１のゲートとＮＭＯＳトラ
ンジスタ３１２のゲートに付加している寄生容量を駆動
するための十分な電流が得られず、そのためＰＭＯＳト
ランジスタ３１１のゲートとＮＭＯＳトランジスタ３１
２のゲートの電位を上昇させるための遷移時間が極めて
大きくなってしまい、高速な動作ができなくなるという
問題点があった。
【００２３】ところで、入力回路を含む全ての論理回路
には、ハイ・レベルからロー・レベル、または、ロー・
レベルからハイ・レベルを出力するときの遷移レベル
（以下入力しきい値と称する）が必ず存在する。この入
力しきい値は、外乱ノイズなどによる入力信号の歪みや
供給電源の電位変動の耐久性を向上させるため、一般的
には入力信号振幅または供給電源電位の約半分に設定す
ることが多い。
には、ハイ・レベルからロー・レベル、または、ロー・
レベルからハイ・レベルを出力するときの遷移レベル
（以下入力しきい値と称する）が必ず存在する。この入
力しきい値は、外乱ノイズなどによる入力信号の歪みや
供給電源の電位変動の耐久性を向上させるため、一般的
には入力信号振幅または供給電源電位の約半分に設定す
ることが多い。
【００２４】上記の入力しきい値は、図３に示す回路の
場合、ＰＭＯＳトランジスタ３１１とＮＭＯＳトランジ
スタ３１２のゲート幅を変動させることで容易に調節す
ることができ、例えば入力しきい値を大きくしたい場合
には、ＰＭＯＳトランジスタ３１１のゲート幅をＮＭＯ
Ｓトランジスタ３１２より大きくすることで実現され、
反対に入力しきい値を小さくしたい場合には、ＮＭＯＳ
トランジスタ３１２のゲート幅をＰＭＯＳトランジスタ
３１１より大きくすることで実現される。ところが実際
は、図３において、ＰＭＯＳトランジスタ３１１とＮＭ
ＯＳトランジスタ３１２のゲートに供給される信号は、
入力端子（ＶＩＮ）に供給される信号レベルよりもＰＮ
Ｐトランジスタ３０１のエミッタ・ベース間電圧（ＶＥ
ＢＰ１）だけ高いレベルとなるため、図３に示す回路で
はこのＶＢＥＰ１の電位だけ、入力しきい値が等価的に
低くなる。すなわち従来回路は入力しきい値が全体的に
低いために外乱ノイズの耐久性が弱いという問題点があ
った。この問題点を避けるためには、ＰＭＯＳトランジ
スタ３１１のゲート幅をより大きくしなければならず、
この場合、ＰＭＯＳトランジスタ３１１の寄生容量が増
加し、その容量充放電に費やす時間の増加、すなわちレ
ベル遷移時間の劣化を引き起こすという問題点があっ
た。
場合、ＰＭＯＳトランジスタ３１１とＮＭＯＳトランジ
スタ３１２のゲート幅を変動させることで容易に調節す
ることができ、例えば入力しきい値を大きくしたい場合
には、ＰＭＯＳトランジスタ３１１のゲート幅をＮＭＯ
Ｓトランジスタ３１２より大きくすることで実現され、
反対に入力しきい値を小さくしたい場合には、ＮＭＯＳ
トランジスタ３１２のゲート幅をＰＭＯＳトランジスタ
３１１より大きくすることで実現される。ところが実際
は、図３において、ＰＭＯＳトランジスタ３１１とＮＭ
ＯＳトランジスタ３１２のゲートに供給される信号は、
入力端子（ＶＩＮ）に供給される信号レベルよりもＰＮ
Ｐトランジスタ３０１のエミッタ・ベース間電圧（ＶＥ
ＢＰ１）だけ高いレベルとなるため、図３に示す回路で
はこのＶＢＥＰ１の電位だけ、入力しきい値が等価的に
低くなる。すなわち従来回路は入力しきい値が全体的に
低いために外乱ノイズの耐久性が弱いという問題点があ
った。この問題点を避けるためには、ＰＭＯＳトランジ
スタ３１１のゲート幅をより大きくしなければならず、
この場合、ＰＭＯＳトランジスタ３１１の寄生容量が増
加し、その容量充放電に費やす時間の増加、すなわちレ
ベル遷移時間の劣化を引き起こすという問題点があっ
た。
【００２５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、電源端子から
接地へ流れる定常電流と電源端子から入力端子へ流れる
定常電流を自由に制御することのできる入力回路を実現
することを目的とする。
る問題点に鑑みてなされたものであって、電源端子から
接地へ流れる定常電流と電源端子から入力端子へ流れる
定常電流を自由に制御することのできる入力回路を実現
することを目的とする。
【００２６】
【課題を解決するための手段】本発明の入力回路は、入
力端子に印加されるハイ・レベルまたはロー・レベルの
入力信号を伝搬する入力レベル伝搬手段と、前記入力レ
ベル伝搬手段により伝搬された信号を入力信号の電位と
同等とするレベル変換手段と、前記入力レベル伝搬手段
およびレベル変換手段に供給する電流を制御する電流制
御手段を備えることを特徴とする。
力端子に印加されるハイ・レベルまたはロー・レベルの
入力信号を伝搬する入力レベル伝搬手段と、前記入力レ
ベル伝搬手段により伝搬された信号を入力信号の電位と
同等とするレベル変換手段と、前記入力レベル伝搬手段
およびレベル変換手段に供給する電流を制御する電流制
御手段を備えることを特徴とする。
【００２７】本発明の他の形態による入力回路は、信号
を受信するための入力端子と、信号を送信するための出
力端子と、第１の電源端子と、前記第１の電源端子より
低い電位が与えられる第２の電源端子と、第１および第
２の出力端を有し、前記入力端子に入力端が接続され、
前記第２の電源端子に第１の出力端が接続され、前記入
力端子に供給される入力信号の電位が前記第１の電源端
子より高い場合であっても、前記第１の電源端子の電位
以下の電位を出力する入力レベル伝搬手段と、第１およ
び第２の入力端を有し、前記入力レベル伝搬手段の第２
の出力端に第１の入力端が接続され、入力信号の電位と
同等となるように補正するレベル変換手段と、前記第１
の電源端子と前記入力レベル伝搬手段の第２の出力端と
の間、及び、前記第１の電源端子と前記レベル変換手段
の第２の入力端との間にそれぞれ設けられて前記入力レ
ベル伝搬手段およびレベル変換手段に供給される電流を
制御する電流制御手段と、前記レベル変換手段の出力端
と第２の電源端子との間に接続されてこれらの間に流れ
る電流を決定する基準電流生成手段と、前記第１及び第
２の電源端子と、前記レベル変換手段の出力端と、前記
入力レベル伝搬手段の第２の出力端に接続されて各出力
端の出力時における過渡電流を生成する過渡電流生成手
段と、前記レベル変換手段の出力端と出力端子との間に
接続されたバッファまたはインバータ回路と、を備える
ことを特徴とする。
を受信するための入力端子と、信号を送信するための出
力端子と、第１の電源端子と、前記第１の電源端子より
低い電位が与えられる第２の電源端子と、第１および第
２の出力端を有し、前記入力端子に入力端が接続され、
前記第２の電源端子に第１の出力端が接続され、前記入
力端子に供給される入力信号の電位が前記第１の電源端
子より高い場合であっても、前記第１の電源端子の電位
以下の電位を出力する入力レベル伝搬手段と、第１およ
び第２の入力端を有し、前記入力レベル伝搬手段の第２
の出力端に第１の入力端が接続され、入力信号の電位と
同等となるように補正するレベル変換手段と、前記第１
の電源端子と前記入力レベル伝搬手段の第２の出力端と
の間、及び、前記第１の電源端子と前記レベル変換手段
の第２の入力端との間にそれぞれ設けられて前記入力レ
ベル伝搬手段およびレベル変換手段に供給される電流を
制御する電流制御手段と、前記レベル変換手段の出力端
と第２の電源端子との間に接続されてこれらの間に流れ
る電流を決定する基準電流生成手段と、前記第１及び第
２の電源端子と、前記レベル変換手段の出力端と、前記
入力レベル伝搬手段の第２の出力端に接続されて各出力
端の出力時における過渡電流を生成する過渡電流生成手
段と、前記レベル変換手段の出力端と出力端子との間に
接続されたバッファまたはインバータ回路と、を備える
ことを特徴とする。
【００２８】この場合、前記レベル変換手段と第２の電
源端子との間に設けられ、レベル変換手段を常に動作状
態とするための初期電流を生成する初期電流生成手段を
有することとしてもよい。
源端子との間に設けられ、レベル変換手段を常に動作状
態とするための初期電流を生成する初期電流生成手段を
有することとしてもよい。
【００２９】また、前記入力レベル伝搬手段は、入力端
がベースとされ、第１の出力端がコレクタとされ、第２
の出力端がエミッタとされるＰＮＰトランジスタにより
構成されることとしてもよい。
がベースとされ、第１の出力端がコレクタとされ、第２
の出力端がエミッタとされるＰＮＰトランジスタにより
構成されることとしてもよい。
【００３０】また、前記レベル変換手段は、そのベース
が第１の入力端とされ、コレクタが第２の入力端とさ
れ、エミッタが出力端とされる第１のＮＰＮトランジス
タにより構成されることとしてもよい。
が第１の入力端とされ、コレクタが第２の入力端とさ
れ、エミッタが出力端とされる第１のＮＰＮトランジス
タにより構成されることとしてもよい。
【００３１】また、前記電流制御手段は、ソースがとも
に第１の電源に接続され第１のＰＭＯＳトランジスタと
第２のＰＭＯＳトランジスタとにより構成され、第１の
ＰＭＯＳトランジスタのゲートとドレイン及び第２のＰ
ＭＯＳトランジスタのゲートが前記レベル変換手段の第
２の入力端に接続され、第２のＰＭＯＳトランジスタの
ドレインが前記入力レベル伝搬手段の第２の出力端に接
続されることとしてもよい。
に第１の電源に接続され第１のＰＭＯＳトランジスタと
第２のＰＭＯＳトランジスタとにより構成され、第１の
ＰＭＯＳトランジスタのゲートとドレイン及び第２のＰ
ＭＯＳトランジスタのゲートが前記レベル変換手段の第
２の入力端に接続され、第２のＰＭＯＳトランジスタの
ドレインが前記入力レベル伝搬手段の第２の出力端に接
続されることとしてもよい。
【００３２】また、前記電流制御手段は、第２のＰＭＯ
Ｓトランジスタのソースと第１の電源端子との間に第１
の電流抑制手段が接続されることとしてもよい。
Ｓトランジスタのソースと第１の電源端子との間に第１
の電流抑制手段が接続されることとしてもよい。
【００３３】また、前記過渡電流生成手段は、第１のＮ
ＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第
３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジス
タ及び第２の電流抑制手段により構成され、前記第１の
ＮＭＯＳトランジスタのゲートが前記レベル変換手段の
出力端に接続され、前記第１のＮＭＯＳトランジスタの
ドレインが前記第３のＰＭＯＳトランジスタのゲートと
前記第４のＰＭＯＳトランジスタのゲート及び前記第２
の電流抑制手段を介して前記第１の電源端子に接続さ
れ、前記第３のＰＭＯＳトランジスタのドレイン及びソ
ースが前記電流制御手段の第２のＰＭＯＳトランジスタ
のゲートと前記第１の電源端子にそれぞれ接続され、前
記第４のＰＭＯＳトランジスタのドレイン及びソースが
前記第２のＰＭＯＳトランジスタのソースと入力レベル
伝搬手段の第２の出力端にそれぞれ接続され、前記第１
のＮＭＯＳトランジスタのソースが前記第２の電源端子
に接続されることとしてもよい。
ＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第
３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジス
タ及び第２の電流抑制手段により構成され、前記第１の
ＮＭＯＳトランジスタのゲートが前記レベル変換手段の
出力端に接続され、前記第１のＮＭＯＳトランジスタの
ドレインが前記第３のＰＭＯＳトランジスタのゲートと
前記第４のＰＭＯＳトランジスタのゲート及び前記第２
の電流抑制手段を介して前記第１の電源端子に接続さ
れ、前記第３のＰＭＯＳトランジスタのドレイン及びソ
ースが前記電流制御手段の第２のＰＭＯＳトランジスタ
のゲートと前記第１の電源端子にそれぞれ接続され、前
記第４のＰＭＯＳトランジスタのドレイン及びソースが
前記第２のＰＭＯＳトランジスタのソースと入力レベル
伝搬手段の第２の出力端にそれぞれ接続され、前記第１
のＮＭＯＳトランジスタのソースが前記第２の電源端子
に接続されることとしてもよい。
【００３４】また、前記初期電流生成手段は、第５のＰ
ＭＯＳトランジスタ、第３の電流抑制手段および第２の
ＮＰＮトランジスタにより構成され、前記第５のＰＭＯ
Ｓトランジスタのゲート及びソースが前記レベル変換手
段の出力端及び第２の入力端にそれぞれ接続され、前記
第５のＰＭＯＳトランジスタのドレインが前記第３の電
流抑制手段を介して前記第２のＮＰＮトランジスタのベ
ース及びコレクタに接続され、第２のＮＰＮトランジス
タのエミッタが第２の電源端子に接続されることとして
もよい。
ＭＯＳトランジスタ、第３の電流抑制手段および第２の
ＮＰＮトランジスタにより構成され、前記第５のＰＭＯ
Ｓトランジスタのゲート及びソースが前記レベル変換手
段の出力端及び第２の入力端にそれぞれ接続され、前記
第５のＰＭＯＳトランジスタのドレインが前記第３の電
流抑制手段を介して前記第２のＮＰＮトランジスタのベ
ース及びコレクタに接続され、第２のＮＰＮトランジス
タのエミッタが第２の電源端子に接続されることとして
もよい。
【００３５】また、前記基準電流生成手段と第１、第２
及び第３の電流抑制手段は抵抗素子であるとしてもよ
い。
及び第３の電流抑制手段は抵抗素子であるとしてもよ
い。
【００３６】さらに、前記基準電流生成手段と第１及び
第２の電流抑制手段はＰＭＯＳトランジスタまたはＮＭ
ＯＳトランジスタであるとしてもよい。
第２の電流抑制手段はＰＭＯＳトランジスタまたはＮＭ
ＯＳトランジスタであるとしてもよい。
【００３７】「作用」上記のように構成される本発明の
入力回路においては、入力端子に印加されるハイ・レベ
ルまたはロー・レベルの信号を伝搬する入力レベル伝搬
手段と、その伝搬された信号を入力電位と同等にするレ
ベル変換手段と、手段に供給する電流制御手段の電流制
御を備えることで、電源端子から接地への電流ルートま
たは入力端子から接地への電流ルートを調節することが
できるので、入力端子にロー・レベルが印加された場合
でも、電源端子から接地へ流れる定常電流と電源端子か
ら入力端子へ流れる定常電流を自由に制御することがで
きるものとなっている。
入力回路においては、入力端子に印加されるハイ・レベ
ルまたはロー・レベルの信号を伝搬する入力レベル伝搬
手段と、その伝搬された信号を入力電位と同等にするレ
ベル変換手段と、手段に供給する電流制御手段の電流制
御を備えることで、電源端子から接地への電流ルートま
たは入力端子から接地への電流ルートを調節することが
できるので、入力端子にロー・レベルが印加された場合
でも、電源端子から接地へ流れる定常電流と電源端子か
ら入力端子へ流れる定常電流を自由に制御することがで
きるものとなっている。
【００３８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００３９】図１は本発明の一実施例の構成を示す回路
図である。本実施例の入力端子（ＩＮ）にはＰＮＰトラ
ンジスタ１０１のベースが接続され、ＰＮＰトランジス
タ１０１のエミッタ（第２の出力端）にはＮＰＮトラン
ジスタ（第１のＮＰＮトランジスタ）１０２のベース
（入力端）とＰＭＯＳトランジスタ（第２のＰＭＯＳト
ランジスタ）１０３のドレインとＰＭＯＳトランジスタ
（第４のＰＭＯＳトランジスタ）１０５のドレインが接
続されている。ＰＭＯＳトランジスタ１０３のソースに
は抵抗素子（第１の電流抑制手段）１０８の一端とＰＭ
ＯＳトランジスタ１０５のソースが接続され、ＰＭＯＳ
トランジスタ１０３のゲートにはＰＭＯＳトランジスタ
１０４（第１のＰＭＯＳトランジスタ）のゲート及びド
レインとＰＭＯＳトランジスタ１１０（第３のＰＭＯＳ
トランジスタ）のドレイン及びＮＰＮトランジスタ１０
２のコレクタ（第２の入力端）が接続されている。
図である。本実施例の入力端子（ＩＮ）にはＰＮＰトラ
ンジスタ１０１のベースが接続され、ＰＮＰトランジス
タ１０１のエミッタ（第２の出力端）にはＮＰＮトラン
ジスタ（第１のＮＰＮトランジスタ）１０２のベース
（入力端）とＰＭＯＳトランジスタ（第２のＰＭＯＳト
ランジスタ）１０３のドレインとＰＭＯＳトランジスタ
（第４のＰＭＯＳトランジスタ）１０５のドレインが接
続されている。ＰＭＯＳトランジスタ１０３のソースに
は抵抗素子（第１の電流抑制手段）１０８の一端とＰＭ
ＯＳトランジスタ１０５のソースが接続され、ＰＭＯＳ
トランジスタ１０３のゲートにはＰＭＯＳトランジスタ
１０４（第１のＰＭＯＳトランジスタ）のゲート及びド
レインとＰＭＯＳトランジスタ１１０（第３のＰＭＯＳ
トランジスタ）のドレイン及びＮＰＮトランジスタ１０
２のコレクタ（第２の入力端）が接続されている。
【００４０】ＮＰＮトランジスタ１０２のエミッタには
ＮＭＯＳトランジスタ１０６（第１のＮＭＯＳトランジ
スタ）のゲートと抵抗素子１０７（基準電流生成手段）
の一端とＰＭＯＳトランジスタ１１１のゲート及びＰＭ
ＯＳトランジスタ１１１とともにインバータ回路を構成
するＮＭＯＳトランジスタ１１２のゲートが接続されて
いる。ＮＭＯＳトランジスタ１０６のドレインにはＰＭ
ＯＳトランジスタ１０５のゲートとＰＭＯＳトランジス
タ１１０のゲート及び抵抗素子１０９（第２の電流抑制
手段）の一端が接続されている。
ＮＭＯＳトランジスタ１０６（第１のＮＭＯＳトランジ
スタ）のゲートと抵抗素子１０７（基準電流生成手段）
の一端とＰＭＯＳトランジスタ１１１のゲート及びＰＭ
ＯＳトランジスタ１１１とともにインバータ回路を構成
するＮＭＯＳトランジスタ１１２のゲートが接続されて
いる。ＮＭＯＳトランジスタ１０６のドレインにはＰＭ
ＯＳトランジスタ１０５のゲートとＰＭＯＳトランジス
タ１１０のゲート及び抵抗素子１０９（第２の電流抑制
手段）の一端が接続されている。
【００４１】ＰＭＯＳトランジスタ１１１のドレインと
ＮＭＯＳトランジスタ１１２のドレインは出力端子（Ｏ
ＵＴ）に接続され、抵抗素子１０８の他端と抵抗素子１
０９の他端とＰＭＯＳトランジスタ１０４のソースとＰ
ＭＯＳトランジスタ１１０のソース及びＰＭＯＳトラン
ジスタ１１１のソースが電源端子（ＶＤＤ）に接続され
ている。ＰＮＰトランジスタ１０１のコレクタ（第１の
出力端）とＮＭＯＳトランジスタ１０６のソースと抵抗
素子１０７の他端及びＮＭＯＳトランジスタ１１２のソ
ースが電源端子（ＶＳＳ）に接続されている。
ＮＭＯＳトランジスタ１１２のドレインは出力端子（Ｏ
ＵＴ）に接続され、抵抗素子１０８の他端と抵抗素子１
０９の他端とＰＭＯＳトランジスタ１０４のソースとＰ
ＭＯＳトランジスタ１１０のソース及びＰＭＯＳトラン
ジスタ１１１のソースが電源端子（ＶＤＤ）に接続され
ている。ＰＮＰトランジスタ１０１のコレクタ（第１の
出力端）とＮＭＯＳトランジスタ１０６のソースと抵抗
素子１０７の他端及びＮＭＯＳトランジスタ１１２のソ
ースが電源端子（ＶＳＳ）に接続されている。
【００４２】また、図３に示した従来回路の場合と同
様、入力端子（ＩＮ）が、ハイ・レベルまたはロー・レ
ベルのいずれのレベルも供給されない開放状態となる場
合を回避するため、入力端子（ＩＮ）と電源端子（ＶＳ
Ｓ）との間にプルダウン抵抗素子（ＲＰＤ）が設けられ
ている。
様、入力端子（ＩＮ）が、ハイ・レベルまたはロー・レ
ベルのいずれのレベルも供給されない開放状態となる場
合を回避するため、入力端子（ＩＮ）と電源端子（ＶＳ
Ｓ）との間にプルダウン抵抗素子（ＲＰＤ）が設けられ
ている。
【００４３】次に、上記のように構成された本実施例の
動作について説明する。
動作について説明する。
【００４４】図１に示す回路において電源端子（ＶＤ
Ｄ）に３Ｖが供給され、電源端子（ＶＳＳ）が接地さ
れ、かつ、入力端子（ＩＮ）に他集積回路からの信号で
ロー・レベルである接地電位が供給されている状態を仮
定した場合、ＰＮＰトランジスタ１０１は導通状態を示
し、ＰＮＰトランジスタ１０１のエミッタ端子は接地電
位からＰＮＰトランジスタ１０１のエミッタ・ベース間
順方向電圧（ＶＥＢ１）だけ上昇した電位になる。
Ｄ）に３Ｖが供給され、電源端子（ＶＳＳ）が接地さ
れ、かつ、入力端子（ＩＮ）に他集積回路からの信号で
ロー・レベルである接地電位が供給されている状態を仮
定した場合、ＰＮＰトランジスタ１０１は導通状態を示
し、ＰＮＰトランジスタ１０１のエミッタ端子は接地電
位からＰＮＰトランジスタ１０１のエミッタ・ベース間
順方向電圧（ＶＥＢ１）だけ上昇した電位になる。
【００４５】ＮＰＮトランジスタ１０２はこの電位をベ
ースにて受信し、ＮＰＮトランジスタ１０２のエミッタ
はベースの電位からＮＰＮトランジスタ１０２のベース
・エミッタ間電圧（ＶＢＥ２）だけ下降した、接地電位
に近いロー・レベルとなる。このロー・レベルがＰＭＯ
Ｓトランジスタ１１１のゲートとＮＭＯＳトランジスタ
１１２のゲートに供給され、ＰＭＯＳトランジスタ１１
１は導通状態で、かつ、ＮＭＯＳトランジスタ１１２は
開放状態を示し、出力端子（ＯＵＴ）からは電源端子
（ＶＤＤ）と同電位のハイ・レベルが出力される。
ースにて受信し、ＮＰＮトランジスタ１０２のエミッタ
はベースの電位からＮＰＮトランジスタ１０２のベース
・エミッタ間電圧（ＶＢＥ２）だけ下降した、接地電位
に近いロー・レベルとなる。このロー・レベルがＰＭＯ
Ｓトランジスタ１１１のゲートとＮＭＯＳトランジスタ
１１２のゲートに供給され、ＰＭＯＳトランジスタ１１
１は導通状態で、かつ、ＮＭＯＳトランジスタ１１２は
開放状態を示し、出力端子（ＯＵＴ）からは電源端子
（ＶＤＤ）と同電位のハイ・レベルが出力される。
【００４６】上記のように入力端子（ＩＮ）に接地電位
と同電位であるロー・レベルが供給されている場合に対
し、図３に示した従来例の場合と同様、ＰＮＰトランジ
スタ１０１のエミッタからコレクタへ向けて流れる第１
の電流ルートと、ＰＮＰトランジスタ１０１のエミッタ
からベース及びプルダウン抵抗素子（ＲＰＤ）へ向けて
流れる第２の電流ルートを計算してみる。
と同電位であるロー・レベルが供給されている場合に対
し、図３に示した従来例の場合と同様、ＰＮＰトランジ
スタ１０１のエミッタからコレクタへ向けて流れる第１
の電流ルートと、ＰＮＰトランジスタ１０１のエミッタ
からベース及びプルダウン抵抗素子（ＲＰＤ）へ向けて
流れる第２の電流ルートを計算してみる。
【００４７】初めに、ＮＰＮトランジスタ１０２のエミ
ッタサイズはＰＮＰトランジスタ１０１のエミッタサイ
ズより大きくし、常に以下が成り立つようにする。
ッタサイズはＰＮＰトランジスタ１０１のエミッタサイ
ズより大きくし、常に以下が成り立つようにする。
【００４８】ＶＥＢ１＞ＶＢＥ２…式（１） ＮＰＮトランジスタ１０２のエミッタ電位は上記のよう
に接地電位に近いロー・レベルになるが、その電位を正
確に求めると式（１）より以下が導ける。
に接地電位に近いロー・レベルになるが、その電位を正
確に求めると式（１）より以下が導ける。
【００４９】ＶＥ２＝ＶＥＢ１−ＶＢＥ２…式（２） 但し、 ＶＥ２：ＮＰＮトランジスタ１０２のエミッタ電位 である。
【００５０】上記の式（２）は抵抗素子１０７の両端に
かかる電圧となるため、抵抗素子１０７を流れる電流は
以下となる。
かかる電圧となるため、抵抗素子１０７を流れる電流は
以下となる。
【００５１】 ＩＲ７＝（ＶＥＢ１−ＶＢＥ２）÷Ｒ７…式（３） 但し、 ＩＲ７：抵抗素子１０７に流れる電流 Ｒ７：抵抗素子１０７の抵抗値 である。上記の式（３）に示した電流はＮＰＮトランジ
スタ１０２の電流利得が極めて大きいと仮定した場合、
ＮＰＮトランジスタ１０２のコレクタからエミッタへ流
れ抜ける電流にほぼ等しく、それらは以下の式にて示さ
れる関係が成り立つ。
スタ１０２の電流利得が極めて大きいと仮定した場合、
ＮＰＮトランジスタ１０２のコレクタからエミッタへ流
れ抜ける電流にほぼ等しく、それらは以下の式にて示さ
れる関係が成り立つ。
【００５２】 ＩＣ２＝ＩＥ２×｛β２÷（β２＋１）｝…式（４） 但し、 ＩＣ２：ＮＰＮトランジスタ１０２のコレクタ電流 ＩＥ２：ＮＰＮトランジスタ１０２のエミッタ電流 β２：ＮＰＮトランジスタ１０２の電流利得 である。通常、ＮＰＮトランジスタの電流利得（β）は
１００ないし２００（単位はなく倍率を示す）であるた
め、以下が成り立つ。
１００ないし２００（単位はなく倍率を示す）であるた
め、以下が成り立つ。
【００５３】ＩＣ２≒ＩＥ２…式（５） 上記に示した式（５）の電流は式（３）に示した電流と
同等になり、その電流はＰＭＯＳトランジスタ１０４の
ドレイン電流とも同等となる。従って以下の関係が成り
立つ。
同等になり、その電流はＰＭＯＳトランジスタ１０４の
ドレイン電流とも同等となる。従って以下の関係が成り
立つ。
【００５４】 ＩＲ７＝ＩＥ２≒ＩＣ２＝ＩＰ４…式（６） 但し、 ＩＰ４：ＰＭＯＳトランジスタ１０４のドレイン電流 である。一方、ＰＭＯＳトランジスタ１０４のドレイン
電流とＰＭＯＳトランジスタ１０３のドレイン電流との
関係は以下のように導かれる。
電流とＰＭＯＳトランジスタ１０３のドレイン電流との
関係は以下のように導かれる。
【００５５】 ＶＧＳＰ４−ＶＧＳＰ３−ＩＰ３×Ｒ８＝０…（７） 但し、 ＶＧＳＰ４：ＰＭＯＳトランジスタ１０４のゲート・ソ
ース間電圧 ＶＧＳＰ３：ＰＭＯＳトラレジスタ１０３のゲート・ソ
ース間電圧 Ｒ８：抵抗素子１０８の抵抗値 である。ここで、ＶＧＳＰ４とＶＧＳＰ３は以下のよう
に表される。
ース間電圧 ＶＧＳＰ３：ＰＭＯＳトラレジスタ１０３のゲート・ソ
ース間電圧 Ｒ８：抵抗素子１０８の抵抗値 である。ここで、ＶＧＳＰ４とＶＧＳＰ３は以下のよう
に表される。
【００５６】 ＶＧＳＰ４＝（２×ＩＰ４／β４）1/2＋ＶＴＰ４…（８） ＶＧＳＰ３＝（２×ＩＰ３／β３）1/2＋ＶＴＰ３…（９） 但し、 ＶＴＰ４：ＰＭＯＳトランジスタ１０４のしきい値 ＶＴＰ３：ＰＭＯＳトランジスタ１０３のしきい値 である。式（８）と（９）を式（７）に代入すると以下
の式（１０）になる。
の式（１０）になる。
【００５７】 （２×ＩＰ４／β４）1/2＋ＶＴＰ４−（２×ＩＰ３／β３）1/2−ＶＴＰ３− ＩＰ３×Ｒ８＝０…（１０） ここで、ＶＴ４≒ＶＴ３、β４＝Ａ×β３とすると、上
式は最終的に以下の式（１１）が導かれる。
式は最終的に以下の式（１１）が導かれる。
【００５８】 ＩＰ４＝（β４／２）×（ＩＰ３×Ｒ８）2＋Ａ×ＩＰ３…式（１１） 但し、 β３：ｕ×ＣＯ×（Ｗ３／Ｌ） β４：ｕ×ＣＯ×（Ｗ４／Ｌ） ｕ：ＰＭＯＳトランジスタ１０３及び１０４の移動度 ＣＯ：ＰＭＯＳトランジスタ１０３及び１０４の単位体
積あたりのゲート・チャネル間容量 Ｗ３，Ｗ４：ＰＭＯＳトランジスタ１０３または１０４
のゲート幅 Ｌ：ＰＭＯＳトランジスタ１０３及び１０４のゲート長 である。すなわちＩＰ４は抵抗素子１０８の抵抗値と、
β３とβ４の比を調節することで決定できる。なお、β
３とβ４の比はＰＭＯＳトランジスタ１０３とＰＭＯＳ
トランジスタ１０４のゲート幅（Ｗ３，Ｗ４）の比で容
易に調節できることは、上式より明らかである。
積あたりのゲート・チャネル間容量 Ｗ３，Ｗ４：ＰＭＯＳトランジスタ１０３または１０４
のゲート幅 Ｌ：ＰＭＯＳトランジスタ１０３及び１０４のゲート長 である。すなわちＩＰ４は抵抗素子１０８の抵抗値と、
β３とβ４の比を調節することで決定できる。なお、β
３とβ４の比はＰＭＯＳトランジスタ１０３とＰＭＯＳ
トランジスタ１０４のゲート幅（Ｗ３，Ｗ４）の比で容
易に調節できることは、上式より明らかである。
【００５９】上記の式（１１）にて表わされる電流は、
ＰＮＰトランジスタ１０１のエミッタ電流となるため、
従来例で述べた、ＰＮＰトランジスタ３０１のエミッタ
からコレクタへ向けて流れる第１の電流ルートと、ＰＮ
Ｐトランジスタ３０１のエミッタからベースとプルダウ
ン抵抗（ＲＰＤ）へ向けて流れる第２の電流ルートの電
流を調節することができることとなる。このため、ＰＮ
Ｐトランジスタ１０１の電流利得が小さな場合でも、式
（１１）によってＰＮＰトランジスタ１０１のエミッタ
電流を調節できるため、第２の電流ルートとプルダウン
抵抗（ＲＰＤ）によって生じる起電力を抑えることがで
きる。
ＰＮＰトランジスタ１０１のエミッタ電流となるため、
従来例で述べた、ＰＮＰトランジスタ３０１のエミッタ
からコレクタへ向けて流れる第１の電流ルートと、ＰＮ
Ｐトランジスタ３０１のエミッタからベースとプルダウ
ン抵抗（ＲＰＤ）へ向けて流れる第２の電流ルートの電
流を調節することができることとなる。このため、ＰＮ
Ｐトランジスタ１０１の電流利得が小さな場合でも、式
（１１）によってＰＮＰトランジスタ１０１のエミッタ
電流を調節できるため、第２の電流ルートとプルダウン
抵抗（ＲＰＤ）によって生じる起電力を抑えることがで
きる。
【００６０】従って、図３に示した従来例のように、本
来入力端子に与えているローレベルを逸脱してハイ・レ
ベルを供給してしまうという問題は生じない。
来入力端子に与えているローレベルを逸脱してハイ・レ
ベルを供給してしまうという問題は生じない。
【００６１】また、ＰＭＯＳトランジスタ１１１とＮＭ
ＯＳトランジスタ１１２のゲートに供給される電位は、
ＮＰＮトランジスク１０２のＶＢＥＮ１によって、一度
ＰＮＰトランジスタ１のＶＥＢＰ１の分だけ上昇したレ
ベルが降下されるため、入力端子（ＩＮ）に供給される
信号とほぼ同等のレベルが供給される。従って、図１に
示す入力回路の入力しきい値は、従来例のようにＶＢＥ
Ｐ１の電位だけ、入力しきい値が低くなることはなく、
外乱ノイズの耐久性が弱いという問題点やＰＭＯＳトラ
ンジスタ１１１のゲート幅を大きくしなければならない
問題点が解決されていることが分かる。
ＯＳトランジスタ１１２のゲートに供給される電位は、
ＮＰＮトランジスク１０２のＶＢＥＮ１によって、一度
ＰＮＰトランジスタ１のＶＥＢＰ１の分だけ上昇したレ
ベルが降下されるため、入力端子（ＩＮ）に供給される
信号とほぼ同等のレベルが供給される。従って、図１に
示す入力回路の入力しきい値は、従来例のようにＶＢＥ
Ｐ１の電位だけ、入力しきい値が低くなることはなく、
外乱ノイズの耐久性が弱いという問題点やＰＭＯＳトラ
ンジスタ１１１のゲート幅を大きくしなければならない
問題点が解決されていることが分かる。
【００６２】次に、図１において電源端子（ＶＤＤ）に
３Ｖが供給され、電源端子（ＶＳＳ）が接地され、か
つ、入力端子（ＩＮ）に他集積回路からの信号ハイ・レ
ベルである５Ｖが供給されている状態を仮定する。この
場合、ＰＮＰトランジスタ１０１のベース・エミッタ間
は逆バイアス状態となるため、入力端子（ＩＮ）の５Ｖ
の電位はＰＮＰトランジスタ１０１のエミッタには伝搬
されない。この状態においてＰＮＰトランジスタ１０１
は開放状態で、かつ、ＮＭＯＳトランジスタ１０６とＰ
ＭＯＳトランジスタ１０３とＰＭＯＳトランジスタ１０
４は導通状態を示しているため、ＮＰＮトランジスタ１
０２のベースには電源端子（ＶＤＤ）と同電位のレベル
が供給されて導通状態となり、ＰＭＯＳトランジスタ１
１１のゲートとＮＭＯＳトランジスタ１１２のゲートに
は、電源端子（ＶＤＤ）からＶＢＥＮ１だけ降下したハ
イ・レベルの信号が供給される。従ってＰＭＯＳトラン
ジスタ１１１は開放状態を示し、ＮＭＯＳトランジスタ
１１２は導通状態を示すため、出力端子（ＯＵＴ）から
は電源端子（ＶＳＳ）に近いロー・レベルが出力され
る。同時にＰＭＯＳトランジスタ１１１とＮＭＯＳトラ
ンジスタ１１２のゲート酸化膜の破壊は起こらない。
３Ｖが供給され、電源端子（ＶＳＳ）が接地され、か
つ、入力端子（ＩＮ）に他集積回路からの信号ハイ・レ
ベルである５Ｖが供給されている状態を仮定する。この
場合、ＰＮＰトランジスタ１０１のベース・エミッタ間
は逆バイアス状態となるため、入力端子（ＩＮ）の５Ｖ
の電位はＰＮＰトランジスタ１０１のエミッタには伝搬
されない。この状態においてＰＮＰトランジスタ１０１
は開放状態で、かつ、ＮＭＯＳトランジスタ１０６とＰ
ＭＯＳトランジスタ１０３とＰＭＯＳトランジスタ１０
４は導通状態を示しているため、ＮＰＮトランジスタ１
０２のベースには電源端子（ＶＤＤ）と同電位のレベル
が供給されて導通状態となり、ＰＭＯＳトランジスタ１
１１のゲートとＮＭＯＳトランジスタ１１２のゲートに
は、電源端子（ＶＤＤ）からＶＢＥＮ１だけ降下したハ
イ・レベルの信号が供給される。従ってＰＭＯＳトラン
ジスタ１１１は開放状態を示し、ＮＭＯＳトランジスタ
１１２は導通状態を示すため、出力端子（ＯＵＴ）から
は電源端子（ＶＳＳ）に近いロー・レベルが出力され
る。同時にＰＭＯＳトランジスタ１１１とＮＭＯＳトラ
ンジスタ１１２のゲート酸化膜の破壊は起こらない。
【００６３】ところで、抵抗素子１０７に供給される電
流は、ＮＰＮトランジスタ１０２が導通状態を示さない
と生成されない。また、ＰＭＯＳトランジスタ１０３と
１０４で形成された電流制御手段は、抵抗素子１０７が
生成する電流がないと動作しない。従って、図１に示す
回路は、常にＮＰＮトランジスタ１０２が導通状態を示
すことが必要になる。ところが、集積回路に搭載された
入力回路は、電源端子（ＶＤＤ）に供給される電源電圧
において、入力回路の動作の如何に関わらず、突然遮断
される場合がある。この状態の後、再び電源電圧が再投
入された場合、ＮＰＮトランジスタ１０２は、始めは必
ず解放状態を示す。従って、抵抗素子１０７に供給する
電流が生成されず、ＮＰＮトランジスタ１０２のエミッ
タは抵抗素子１０７によって常に電源端子（ＶＳＳ）に
近いロー・レベルとなる。これは入力端子（ＩＮ）にハ
イ・レベルが供給された場合でもＮＰＮトランジスタ１
０２のエミッタは同じロー・レベルとなり、すなわち図
１に示した入力回路は動作しない状態となる。これを回
避するための実施例を図２を用いて説明する。
流は、ＮＰＮトランジスタ１０２が導通状態を示さない
と生成されない。また、ＰＭＯＳトランジスタ１０３と
１０４で形成された電流制御手段は、抵抗素子１０７が
生成する電流がないと動作しない。従って、図１に示す
回路は、常にＮＰＮトランジスタ１０２が導通状態を示
すことが必要になる。ところが、集積回路に搭載された
入力回路は、電源端子（ＶＤＤ）に供給される電源電圧
において、入力回路の動作の如何に関わらず、突然遮断
される場合がある。この状態の後、再び電源電圧が再投
入された場合、ＮＰＮトランジスタ１０２は、始めは必
ず解放状態を示す。従って、抵抗素子１０７に供給する
電流が生成されず、ＮＰＮトランジスタ１０２のエミッ
タは抵抗素子１０７によって常に電源端子（ＶＳＳ）に
近いロー・レベルとなる。これは入力端子（ＩＮ）にハ
イ・レベルが供給された場合でもＮＰＮトランジスタ１
０２のエミッタは同じロー・レベルとなり、すなわち図
１に示した入力回路は動作しない状態となる。これを回
避するための実施例を図２を用いて説明する。
【００６４】図２は本発明の第２の実施例の構成を示す
回路図である。本実施例は、図１に示した第１の実施例
に初期電流生成手段を設けたものであり、図１に示した
第１の実施例におけるＮＰＮトランジスタ１０２の代わ
りにＮＰＮトランジスタ２０２を設け、さらに、ＮＰＮ
トランジスタ２１２（第２のＮＰＮトランジスタ）、抵
抗素子２１３（第３の電流抑制手段）およびＰＭＯＳト
ランジスタ２１４（第５のＰＭＯＳトランジスタ）を設
けたものである。この他の構成は図１に示した第１の実
施例と同様であるために説明は省略する。
回路図である。本実施例は、図１に示した第１の実施例
に初期電流生成手段を設けたものであり、図１に示した
第１の実施例におけるＮＰＮトランジスタ１０２の代わ
りにＮＰＮトランジスタ２０２を設け、さらに、ＮＰＮ
トランジスタ２１２（第２のＮＰＮトランジスタ）、抵
抗素子２１３（第３の電流抑制手段）およびＰＭＯＳト
ランジスタ２１４（第５のＰＭＯＳトランジスタ）を設
けたものである。この他の構成は図１に示した第１の実
施例と同様であるために説明は省略する。
【００６５】ＮＰＮトランジスタ２０２のコレクタには
ＰＭＯＳトランジスタ１０４のゲートおよびドレインと
ＰＭＯＳトランジスタ２１４のソースが接続され、ＮＰ
Ｎトランジスタ２０２のエミッタはＰＭＯＳトランジス
タ１１１、２１４、ＮＭＯＳトランジスタ１０６、１１
５の各ゲートおよび抵抗素子１０７の一端に接続されて
いる。ＰＭＯＳトランジスタ２１４のドレインに抵抗素
子２１３の一端が接続され、抵抗素子２１３の他端にＮ
ＰＮトランジスタ２１２のベースとコレクタが接続さ
れ、ＮＰＮトランジスタ２１２のエミッタに電源端子
（ＶＳＳ）が接続されている。
ＰＭＯＳトランジスタ１０４のゲートおよびドレインと
ＰＭＯＳトランジスタ２１４のソースが接続され、ＮＰ
Ｎトランジスタ２０２のエミッタはＰＭＯＳトランジス
タ１１１、２１４、ＮＭＯＳトランジスタ１０６、１１
５の各ゲートおよび抵抗素子１０７の一端に接続されて
いる。ＰＭＯＳトランジスタ２１４のドレインに抵抗素
子２１３の一端が接続され、抵抗素子２１３の他端にＮ
ＰＮトランジスタ２１２のベースとコレクタが接続さ
れ、ＮＰＮトランジスタ２１２のエミッタに電源端子
（ＶＳＳ）が接続されている。
【００６６】本実施例において、入力端子（ＩＮ）に他
集積回路からロー・レベルまたはハイ・レベルの信号が
供給された場合の動作は、図１に示した実施例と同様の
ため、その説明はここでは省略し、電源端子（ＶＤＤ）
が投入された直後において、ＮＰＮトランジスタ２０２
が解放状態を示した場合の動作について説明を行う。図
２において、電源端子（ＶＤＤ）に電源電圧が供給され
た場合はＮＰＮトランジスタ２０２は解放状態を示して
いるため、抵抗素子１０７には電流は供給されない。従
ってＰＭＯＳトランジスタ１０３と１０４で形成された
電流制御手段には、抵抗素子１０７にて生成された電流
は流れない。しかしながら、ＰＭＯＳトランジスタ２１
４は抵抗素子７によって接地電位のロー・レベルが供給
されるために導通状態を示す。このＰＭＯＳトランジス
タ２１４の導通によって、電源端子（ＶＤＤ）からＰＭ
ＯＳトランジスタ１０４とＰＭＯＳトランジスタ２１４
と抵抗素子２１３とＮＰＮトランジスタ２１２を介して
接地（電源端子ＶＳＳ）へ向けて流れる電流ルートが形
成される。従って電流制御手段を形成しているＰＭＯＳ
トランジスタ１０３とＰＭＯＳトランジスタ１０４には
基準電流が流れ、この電流によってＮＰＮトランジスタ
２０２を導通状態に変化させる。すなわち、電源が再投
入され、ＮＰＮトランジスタ２０２が解放状態を示した
場合でも、本発明の入力回路は正常に動作する。
集積回路からロー・レベルまたはハイ・レベルの信号が
供給された場合の動作は、図１に示した実施例と同様の
ため、その説明はここでは省略し、電源端子（ＶＤＤ）
が投入された直後において、ＮＰＮトランジスタ２０２
が解放状態を示した場合の動作について説明を行う。図
２において、電源端子（ＶＤＤ）に電源電圧が供給され
た場合はＮＰＮトランジスタ２０２は解放状態を示して
いるため、抵抗素子１０７には電流は供給されない。従
ってＰＭＯＳトランジスタ１０３と１０４で形成された
電流制御手段には、抵抗素子１０７にて生成された電流
は流れない。しかしながら、ＰＭＯＳトランジスタ２１
４は抵抗素子７によって接地電位のロー・レベルが供給
されるために導通状態を示す。このＰＭＯＳトランジス
タ２１４の導通によって、電源端子（ＶＤＤ）からＰＭ
ＯＳトランジスタ１０４とＰＭＯＳトランジスタ２１４
と抵抗素子２１３とＮＰＮトランジスタ２１２を介して
接地（電源端子ＶＳＳ）へ向けて流れる電流ルートが形
成される。従って電流制御手段を形成しているＰＭＯＳ
トランジスタ１０３とＰＭＯＳトランジスタ１０４には
基準電流が流れ、この電流によってＮＰＮトランジスタ
２０２を導通状態に変化させる。すなわち、電源が再投
入され、ＮＰＮトランジスタ２０２が解放状態を示した
場合でも、本発明の入力回路は正常に動作する。
【００６７】なお、以上の説明では自集積回路の電源端
子電位を３Ｖ、入力端子に印加される他集積回路からの
ハイ・レベルの電位を５Ｖと仮定した部分があったが、
それは回路動作説明の便宜上流用した一例に過ぎず、例
えば自集積回路の電源端子電位を５Ｖ、入力端子に印加
される他集積回路からのハイ・レベルの電位を１０Ｖと
しても、回路動作上何の問題もない。
子電位を３Ｖ、入力端子に印加される他集積回路からの
ハイ・レベルの電位を５Ｖと仮定した部分があったが、
それは回路動作説明の便宜上流用した一例に過ぎず、例
えば自集積回路の電源端子電位を５Ｖ、入力端子に印加
される他集積回路からのハイ・レベルの電位を１０Ｖと
しても、回路動作上何の問題もない。
【００６８】また、ＰＭＯＳトランジスタ１１１および
ＮＭＯＳトランジスタ１１５によりインバータが構成さ
れるものとしたがバッファ回路であってもよい。
ＮＭＯＳトランジスタ１１５によりインバータが構成さ
れるものとしたがバッファ回路であってもよい。
【００６９】さらに、抵抗素子１０７（電流生成手
段）、抵抗素子１０８（第１の電流特性手段）および抵
抗素子１０８（第１の電流特性手段）の代わりに通過電
流値が定められたＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタを使用することとしてもよい。
段）、抵抗素子１０８（第１の電流特性手段）および抵
抗素子１０８（第１の電流特性手段）の代わりに通過電
流値が定められたＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタを使用することとしてもよい。
【００７０】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００７１】入力端子に印加されるハイ・レベルまたは
ロー・レベルの信号を伝搬する入力レベル伝搬手段と、
その伝搬された信号を入力電位と同等にするレベル変換
手段と、各手段に供給する電流制御手段の電流制御手段
を備えることで、電源端子から接地への電流ルートまた
は入力端子から接地への電流ルートを調節することがで
きる。これにより、入力端子にロー・レベルが印加され
た場合でも、電源端子から接地へ流れる定常電流と電源
端子から入力端子へ流れる定常電流を自由に制御するこ
とができるため、集積回路の電力増加と定常電流に伴う
発熱量増加を抑制することができる効果がある。
ロー・レベルの信号を伝搬する入力レベル伝搬手段と、
その伝搬された信号を入力電位と同等にするレベル変換
手段と、各手段に供給する電流制御手段の電流制御手段
を備えることで、電源端子から接地への電流ルートまた
は入力端子から接地への電流ルートを調節することがで
きる。これにより、入力端子にロー・レベルが印加され
た場合でも、電源端子から接地へ流れる定常電流と電源
端子から入力端子へ流れる定常電流を自由に制御するこ
とができるため、集積回路の電力増加と定常電流に伴う
発熱量増加を抑制することができる効果がある。
【００７２】また、入力端子開放に伴う論理レベルの不
定を回避するための、プルダウン抵抗と接地との間に挿
入された場合でも、電源端子から入力端子へ流れる定常
電流を自由に制御できるため、プルダウン抵抗に流れる
亀流にて発生する起電力が存在せず、従ってプルダウン
抵抗にて確定すべきロー・レべルの逸脱も起こらない程
度にまで調節することができる効果がある。
定を回避するための、プルダウン抵抗と接地との間に挿
入された場合でも、電源端子から入力端子へ流れる定常
電流を自由に制御できるため、プルダウン抵抗に流れる
亀流にて発生する起電力が存在せず、従ってプルダウン
抵抗にて確定すべきロー・レべルの逸脱も起こらない程
度にまで調節することができる効果がある。
【００７３】更には、レべル変換手段によって、入力端
子に供給された信号レべルが変動することなしに伝搬で
きるため、入力しきい値に変動が発生することがなく、
安定した動作を実現することができる効果がある。
子に供給された信号レべルが変動することなしに伝搬で
きるため、入力しきい値に変動が発生することがなく、
安定した動作を実現することができる効果がある。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】従来例の構成を示す回路図である。
１０１ ＰＮＰトランジスタ １０２，２０２，２１２ ＮＰＮトランジスタ １０３，１０４，１０５，１１０，１１１，２１４
ＰＭＯＳトランジスタ １０６，１１２ ＮＭＯＳトランジスタ １０７，１０８，１０９，２１３ 抵抗素子
ＰＭＯＳトランジスタ １０６，１１２ ＮＭＯＳトランジスタ １０７，１０８，１０９，２１３ 抵抗素子
Claims (11)
- 【請求項１】 入力端子に印加されるハイ・レベルまた
はロー・レベルの入力信号を伝搬する入力レベル伝搬手
段と、 前記入力レベル伝搬手段により伝搬された信号を入力信
号の電位と同等とするレベル変換手段と、 前記入力レベル伝搬手段およびレベル変換手段に供給す
る電流を制御する電流制御手段を備えることを特徴とす
る入力回路。 - 【請求項２】 信号を受信するための入力端子と、 信号を送信するための出力端子と、 第１の電源端子と、 前記第１の電源端子より低い電位が与えられる第２の電
源端子と、 第１および第２の出力端を有し、前記入力端子に入力端
が接続され、前記第２の電源端子に第１の出力端が接続
され、前記入力端子に供給される入力信号の電位が前記
第１の電源端子より高い場合であっても、前記第１の電
源端子の電位以下の電位を出力する入力レベル伝搬手段
と、 第１および第２の入力端を有し、前記入力レベル伝搬手
段の第２の出力端に第１の入力端が接続され、入力信号
の電位と同等となるように補正するレベル変換手段と、 前記第１の電源端子と前記入力レベル伝搬手段の第２の
出力端との間、及び、前記第１の電源端子と前記レベル
変換手段の第２の入力端との間にそれぞれ設けられて前
記入力レベル伝搬手段およびレベル変換手段に供給され
る電流を制御する電流制御手段と、 前記レベル変換手段の出力端と第２の電源端子との間に
接続されてこれらの間に流れる電流を決定する基準電流
生成手段と、 前記第１及び第２の電源端子と、前記レベル変換手段の
出力端と、前記入力レベル伝搬手段の第２の出力端に接
続されて各出力端の出力時における過渡電流を生成する
過渡電流生成手段と、 前記レベル変換手段の出力端と出力端子との間に接続さ
れたバッファまたはインバータ回路と、を備えることを
特徴とする入力回路。 - 【請求項３】 前記レベル変換手段と第２の電源端子と
の間に設けられ、レベル変換手段を常に動作状態とする
ための初期電流を生成する初期電流生成手段を有するこ
とを特徴とする入力回路。 - 【請求項４】 前記入力レベル伝搬手段は、入力端がベ
ースとされ、第１の出力端がコレクタとされ、第２の出
力端がエミッタとされるＰＮＰトランジスタにより構成
されることを特徴とする請求項２または請求項３記載の
入力回路。 - 【請求項５】 前記レベル変換手段は、そのベースが第
１の入力端とされ、コレクタが第２の入力端とされ、エ
ミッタが出力端とされる第１のＮＰＮトランジスタによ
り構成されることを特徴とする請求項２または請求項３
記載の入力回路。 - 【請求項６】 前記電流制御手段は、ソースがともに第
１の電源に接続され第１のＰＭＯＳトランジスタと第２
のＰＭＯＳトランジスタとにより構成され、第１のＰＭ
ＯＳトランジスタのゲートとドレイン及び第２のＰＭＯ
Ｓトランジスタのゲートが前記レベル変換手段の第２の
入力端に接続され、第２のＰＭＯＳトランジスタのドレ
インが前記入力レベル伝搬手段の第２の出力端に接続さ
れることを特徴とする請求項２または請求項３記載の入
力回路。 - 【請求項７】 前記電流制御手段は、第２のＰＭＯＳト
ランジスタのソースと第１の電源端子との間に第１の電
流抑制手段が接続されることを特徴とする請求項６記載
の入力回路。 - 【請求項８】 前記過渡電流生成手段は、第１のＮＭＯ
Ｓトランジスタ、第２のＰＭＯＳトランジスタ、第３の
ＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ及
び第２の電流抑制手段により構成され、前記第１のＮＭ
ＯＳトランジスタのゲートが前記レベル変換手段の出力
端に接続され、前記第１のＮＭＯＳトランジスタのドレ
インが前記第３のＰＭＯＳトランジスタのゲートと前記
第４のＰＭＯＳトランジスタのゲート及び前記第２の電
流抑制手段を介して前記第１の電源端子に接続され、前
記第３のＰＭＯＳトランジスタのドレイン及びソースが
前記電流制御手段の第２のＰＭＯＳトランジスタのゲー
トと前記第１の電源端子にそれぞれ接続され、前記第４
のＰＭＯＳトランジスタのドレイン及びソースが前記第
２のＰＭＯＳトランジスタのソースと入力レベル伝搬手
段の第２の出力端にそれぞれ接続され、前記第１のＮＭ
ＯＳトランジスタのソースが前記第２の電源端子に接続
されることを特徴とする請求項６または請求項７記載の
入力回路。 - 【請求項９】 前記初期電流生成手段は、第５のＰＭＯ
Ｓトランジスタ、第３の電流抑制手段および第２のＮＰ
Ｎトランジスタにより構成され、前記第５のＰＭＯＳト
ランジスタのゲート及びソースが前記レベル変換手段の
出力端及び第２の入力端にそれぞれ接続され、前記第５
のＰＭＯＳトランジスタのドレインが前記第３の電流抑
制手段を介して前記第２のＮＰＮトランジスタのベース
及びコレクタに接続され、第２のＮＰＮトランジスタの
エミッタが第２の電源端子に接続されることを特徴とす
る請求項３記載の入力回路。 - 【請求項１０】 前記基準電流生成手段と第１、第２及
び第３の電流抑制手段は抵抗素子であることを特徴とす
る請求項２、請求項７乃至請求項９のいずれかに記載の
入力回路。 - 【請求項１１】 前記基準電流生成手段と第１及び第２
の電流抑制手段はＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタであることを特徴とする請求項２、７、８
のいずれかに記載の入力回路。
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