JP3159198U - カーボンナノチューブを使用したパワー半導体チップ - Google Patents
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Abstract
【課題】放熱性に優れた半導体チップを提供する。【解決手段】表面に素子が形成された半導体チップの裏面にSiチップが接合され、半導体チップ裏面の面積の50%以上90%以下の面積を有するスルーホールがSiチップに形成され、スルーホール内にはカーボンナノチューブが形成される。【選択図】図1
Description
本考案は発熱の伴うパワー半導体デバイスについてカーボンナノチューブを使用することにより良好な放熱を図るデバイス構造、主にチップ構造に関する。
パワー半導体デバイスは主に電力の変換や制御用に使用されるダイオード、トランジスタを言うが、通信用途に使用される高周波電力トランジスタや高輝度LEDなども大きな電力を扱う半導体デバイスと言ってもいい。特に電力変換用のトランジスタの直流の印加電力は1000kWに及ぶものもあり、デバイスは大きな発熱源でありその放熱はデバイスの性能や信頼性に対して重要なキーとなる。しかし一般にはデバイスに使用する半導体基板の種類と熱抵抗で決まる放熱性に制約されているのが現状である。半導体基板として使用されるSi(熱伝導率:151W/mK)やSiC(490w/mK)は比較的熱伝導率が高いものの更なる放熱の改良は必要であり、GaAs(54w/mK)は熱伝導率が極めて悪いため大きな課題である。
放熱性を改良する試みとして半導体基板を薄くすることが一般的に行われている。半導体チップの機械的強度も考慮した半導体基板の厚さは100μm〜200μmが普通であるが、放熱性の観点から30μm程度の厚さにすることが行われている。この場合半導体チップの強度が著しく低下するため、半導体チップ裏面に数十μmのAuやCuの厚めっき層を形成し、半導体チップの強度不足を補強している。しかしAuやCuは熱伝導率が高く放熱性の面では有効であるが、熱膨張係数が半導体の3〜4倍あるため半導体チップに反りが生じて実装時の放熱性を悪化させてしまう。
また特許文献1ではカーボンナノチューブを使用した半導体チップの実装構造が提案されている。これは半導体チップをフェイスダウン(フリップチップ)で実装基板に実装する場合、実装基板上にカーボンナノチューブのバンプを形成しておき、半導体チップに形成されている電極をカーボンナノチューブのバンプに接合して、カーボンナノチューブを通して実装基板に熱と電流を流すものである。
しかし特許文献1の実装構造では、半導体チップ裏面からは大気中への熱放散のみである。一方半導体チップの表面においては、放熱は表面に形成された電極から為されるため、複数の微小のくし型形状で形成された電極などでは放熱に寄与する面積は小さくなる。
以上述べたように、半導体基板(半導体チップ)を薄くして厚い金属の支持層を設ける方法では半導体チップの平坦性が確保できないため、実装基板に実装された場合の放熱は不十分である。
またカーボンナノチューブのバンプを使用したフェイスダウン方式の実装構造では放熱に寄与する面積が不十分であり、半導体チップに放熱性を改良する工夫は特に為されていない。
本考案は上記の課題に鑑みて為されたもので、表面に素子が形成された半導体チップの裏面にSiチップが接合された構造において、前記半導体チップ裏面の面積の50%以上90%以下の面積を有するスルーホールが前記Siチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする。
以上述べたように本考案の半導体チップ構造を採ることにより、半導体チップの裏面側からの放熱はカーボンナノチューブの良好な放熱性を利用することができる。
以下、本考案の実施の形態を図に基づいて説明する。
図1は本考案の実施形態を示す半導体チップの断面図を示し、図2はその概略透視図を示す。図1は図2に示すa−a’の断面図としている。半導体チップとしては電力変換などに使用するSiC基板を使用したMOS FETを例に説明する。MOS FET構造の詳細は省略するが、SiC基板3の表面にゲート電極2、ソース電極1が形成され、SiC基板の裏面がドレイン電極4になる。一方でSi基板5を貫通して形成したスルーホール(7に相当)内にカーボンナノチューブ7が形成され、図1に示すようにSi基板が前記MOS FET基板に接合される。Si基板とMOS FET基板の接合面には接合に必要な導電性の膜を形成するのが普通である。金属膜、Au共晶半田膜、導電性の樹脂膜などを使用することができるが、特に限定するものではない。Si基板の裏面側(非接合面側)には金属膜が形成され、パッケージなどへの実装を容易にする。金属膜6は熱伝導性の良いAu、Ag、Cuなどを使用することができるが、Si基板との熱膨張係数の適合性を考えてMoなどを使用することもできる。
上述のMOS FETはソース電極1からドレイン電極4に電流が流れるため、その電流を外部に取り出すためにはカーボンナノチューブの良好な導電性を利用することになる。
図1においてカーボンナノチューブ7はSi基板(あるいはSiチップ)5に設けられたスルーホール内に形成されているが、カーボンナノチューブの面積のMOS FETチップの面積に対する割合が重要となる。この割合が大きくなるとSi基板の面積が小さくなり、半導体チップの機械的な強度不足となったり、製作のうえで困難になったりする。機械的な強度不足とは、後述する製作においてSi基板の研磨の時に欠け、割れの発生、また半田を用いてパッケージに実装する際にSiチップの欠けが発生するなどである。他方、カーボンナノチューブ7の面積が小さいと放熱性と導電性の面で効果が得られ難くなる。以上のことから、カーボンナノチューブの面積は半導体チップの面積に対して50−90%あれば放熱性と導電性の面で効果が得られ、また機械的な強度も維持されて本考案の効果が得られるものである。より好ましくは70−80%が望ましい。
図3Aから図3Eに本考案に係る構造の製作例を簡単に示す。図3AはSi基板5にフォトリソグラフィー、RIE(Reactive Ion Etching)により所要のパターンでエッチング溝8を形成する。このエッチング溝が後述の工程でスルーホール化する。溝の深さは200μmから300μmが適当である。このエッチング溝8にカーボンナノチューブを形成する技術については、例えば特許文献1に記載された方法で行うことができる(図3B)。溝領域に形成したカーボンナノチューブ7は一般に基板上面より伸び出すことがあるため、図3Cに示すようにSi基板上面に電解めっきなどで金属膜9を形成し、適度に研磨(研削)して平坦性を確保する。このSi基板に、MOS FETデバイスが形成された基板を接合する(図3D)。接合はAu共晶半田により行っても良いし、高真空中のArスパッタリングで双方の基板接合面を清浄にして加圧により接合することもできる。その後図3Eに示すように、Si基板の裏面側より研磨(研削)してカーボンナノチューブ面を出し、金属膜6を形成する。なお図3Cに示す工程で、カーボンナノチューブが形成された領域には電解めっきの金属が充填されるため、図3Eの工程での研磨(研削)の際にカーボンナノチューブが崩れたり、脱離することはない。電解めっきにはAuやCu、Niなどを使用することが出来るが、特に限定するものではない。
図4は図2に示すMOS FETチップの電極面積、特にソース電極面積を小さく設計したものである。こうすることによりカーボンナノチューブの面積のMOS FETチップ面積に対する割合を小さくしても放熱性及び導電性の面で効果が期待できる。Siチップの面積は大きく設定されることになるため十分な機械的な強度を持たせることが出来るようになる。
本考案によると、カーボンナノチューブの良好な放熱性を利用するので、図1に示すSiC基板3を薄くして半導体チップの熱抵抗を下げることも可能である。例えばSiC基板厚200μmを20μm程度に薄くすればより効果的であり、薄くなったSiC基板の強度はSi基板で補強されることになる。SiCとSiの熱膨張係数(それぞれ2.7ppm/℃と4.2ppm/℃)は近いので従来技術のような問題は無い。放熱性が良くなれば半導体チップの動作温度を下げることも可能となり、性能向上が図れたり信頼性が向上する。また熱伝導率の低いGaAs基板を使用した半導体チップではGaAs基板厚を20μm程度に薄くして本考案を適用すると、放熱性を格段に向上することも可能である。あるいは放熱性が良くなることを利用して電極パターンの集積密度を上げることができ、チップサイズを縮小することも可能となる。
以上の実施例ではSiC基板を使用したMOS FETを例に説明したが、ダイオードへの適用も可能である。またSi基板を使用したMOS FET、ダイオードにも適用できる。さらには高周波・電力用トランジスタで使用されるGaAs FET、GaN HEMTにも同様に適用でき、サファイヤ基板やGaAs基板、GaP基板を使用したLEDにも適用できるものである。
本考案は発熱の伴うパワー半導体チップ対してより有効であり、動作温度の低減が性能向上に寄与し、信頼性向上に寄与する。またパワー半導体チップはモジュールに組み込まれて高機能の機器を構成することが多いが、パワー半導体チップの放熱性が良くなればモジュールの熱設計も容易になる。
1 ソース電極
2 ゲート電極
3 SiC基板
4 ドレイン電極
5 Si基板
6 金属膜
7 スルーホールあるいはカーボンナノチューブ
8 エッチング溝
9 電解めっきによる金属膜
10 ドレイン電極
2 ゲート電極
3 SiC基板
4 ドレイン電極
5 Si基板
6 金属膜
7 スルーホールあるいはカーボンナノチューブ
8 エッチング溝
9 電解めっきによる金属膜
10 ドレイン電極
Claims (1)
- 表面に素子が形成された半導体チップの裏面にSiチップが接合された構造において、前記半導体チップ裏面の面積の50%以上90%以下の面積を有するスルーホールが前記Siチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする半導体チップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010001345U JP3159198U (ja) | 2010-02-12 | 2010-02-12 | カーボンナノチューブを使用したパワー半導体チップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010001345U JP3159198U (ja) | 2010-02-12 | 2010-02-12 | カーボンナノチューブを使用したパワー半導体チップ |
Publications (1)
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JP3159198U true JP3159198U (ja) | 2010-05-13 |
Family
ID=54862494
Family Applications (1)
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JP (1) | JP3159198U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014203547A1 (ja) * | 2013-06-21 | 2014-12-24 | 独立行政法人産業技術総合研究所 | 接合シート及びその製造方法、並びに放熱機構及びその製造方法 |
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2010
- 2010-02-12 JP JP2010001345U patent/JP3159198U/ja not_active Expired - Fee Related
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WO2014203547A1 (ja) * | 2013-06-21 | 2014-12-24 | 独立行政法人産業技術総合研究所 | 接合シート及びその製造方法、並びに放熱機構及びその製造方法 |
US10847438B2 (en) | 2013-06-21 | 2020-11-24 | Fujitsu Limited | Bonding sheet and manufacturing method thereof, and heat dissipation mechanism and manufacturing method thereof |
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