JP3159198U

JP3159198U - Power semiconductor chip using carbon nanotubes

Info

Publication number: JP3159198U
Application number: JP2010001345U
Authority: JP
Inventors: 義則山田
Original assignee: 有限会社ディアックス
Priority date: 2010-02-12
Filing date: 2010-02-12
Publication date: 2010-05-13
Anticipated expiration: 2020-02-12

Abstract

【課題】放熱性に優れた半導体チップを提供する。【解決手段】表面に素子が形成された半導体チップの裏面にＳｉチップが接合され、半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールがＳｉチップに形成され、スルーホール内にはカーボンナノチューブが形成される。【選択図】図１A semiconductor chip with excellent heat dissipation is provided. An Si chip is bonded to the back surface of a semiconductor chip having an element formed on the surface, and a through hole having an area of 50% to 90% of the area of the back surface of the semiconductor chip is formed in the Si chip. Carbon nanotubes are formed in the. [Selection] Figure 1

Description

本考案は発熱の伴うパワー半導体デバイスについてカーボンナノチューブを使用することにより良好な放熱を図るデバイス構造、主にチップ構造に関する。 The present invention relates to a device structure that achieves good heat dissipation by using carbon nanotubes for a power semiconductor device that generates heat, mainly to a chip structure.

パワー半導体デバイスは主に電力の変換や制御用に使用されるダイオード、トランジスタを言うが、通信用途に使用される高周波電力トランジスタや高輝度ＬＥＤなども大きな電力を扱う半導体デバイスと言ってもいい。特に電力変換用のトランジスタの直流の印加電力は１０００ｋＷに及ぶものもあり、デバイスは大きな発熱源でありその放熱はデバイスの性能や信頼性に対して重要なキーとなる。しかし一般にはデバイスに使用する半導体基板の種類と熱抵抗で決まる放熱性に制約されているのが現状である。半導体基板として使用されるＳｉ（熱伝導率：１５１Ｗ／ｍＫ）やＳｉＣ（４９０ｗ／ｍＫ）は比較的熱伝導率が高いものの更なる放熱の改良は必要であり、ＧａＡｓ（５４ｗ／ｍＫ）は熱伝導率が極めて悪いため大きな課題である。 Power semiconductor devices refer to diodes and transistors used mainly for power conversion and control, but high-frequency power transistors and high-intensity LEDs used for communication applications can also be referred to as semiconductor devices that handle large amounts of power. In particular, the DC power applied to the power conversion transistor may be as high as 1000 kW, and the device is a large heat source, and the heat dissipation is an important key for the performance and reliability of the device. However, in general, heat dissipation is limited by the type of semiconductor substrate used in the device and the thermal resistance. Si (thermal conductivity: 151 W / mK) and SiC (490 w / mK) used as a semiconductor substrate have relatively high thermal conductivity, but further improvement in heat dissipation is necessary. GaAs (54 w / mK) is heat This is a big problem because of its extremely poor conductivity.

放熱性を改良する試みとして半導体基板を薄くすることが一般的に行われている。半導体チップの機械的強度も考慮した半導体基板の厚さは１００μｍ〜２００μｍが普通であるが、放熱性の観点から３０μｍ程度の厚さにすることが行われている。この場合半導体チップの強度が著しく低下するため、半導体チップ裏面に数十μｍのＡｕやＣｕの厚めっき層を形成し、半導体チップの強度不足を補強している。しかしＡｕやＣｕは熱伝導率が高く放熱性の面では有効であるが、熱膨張係数が半導体の３〜４倍あるため半導体チップに反りが生じて実装時の放熱性を悪化させてしまう。 As an attempt to improve heat dissipation, it is a common practice to make a semiconductor substrate thinner. The thickness of the semiconductor substrate considering the mechanical strength of the semiconductor chip is usually 100 μm to 200 μm. However, the thickness is about 30 μm from the viewpoint of heat dissipation. In this case, since the strength of the semiconductor chip is significantly reduced, a thick plating layer of several tens of μm of Au or Cu is formed on the back surface of the semiconductor chip to reinforce the insufficient strength of the semiconductor chip. However, Au and Cu have high thermal conductivity and are effective in terms of heat dissipation. However, since the thermal expansion coefficient is 3 to 4 times that of a semiconductor, the semiconductor chip is warped and the heat dissipation during mounting is deteriorated.

また特許文献１ではカーボンナノチューブを使用した半導体チップの実装構造が提案されている。これは半導体チップをフェイスダウン（フリップチップ）で実装基板に実装する場合、実装基板上にカーボンナノチューブのバンプを形成しておき、半導体チップに形成されている電極をカーボンナノチューブのバンプに接合して、カーボンナノチューブを通して実装基板に熱と電流を流すものである。 Patent Document 1 proposes a semiconductor chip mounting structure using carbon nanotubes. This is because when semiconductor chips are mounted face down (flip chip) on a mounting substrate, carbon nanotube bumps are formed on the mounting substrate, and the electrodes formed on the semiconductor chip are bonded to the carbon nanotube bumps. Heat and current are passed through the carbon nanotubes to the mounting substrate.

しかし特許文献１の実装構造では、半導体チップ裏面からは大気中への熱放散のみである。一方半導体チップの表面においては、放熱は表面に形成された電極から為されるため、複数の微小のくし型形状で形成された電極などでは放熱に寄与する面積は小さくなる。 However, in the mounting structure disclosed in Patent Document 1, heat is only dissipated into the atmosphere from the back surface of the semiconductor chip. On the other hand, on the surface of the semiconductor chip, since heat is released from the electrodes formed on the surface, the area that contributes to heat dissipation becomes small in the electrodes formed in a plurality of minute comb shapes.

特開２００８−２５１９６１JP2008-251961

以上述べたように、半導体基板（半導体チップ）を薄くして厚い金属の支持層を設ける方法では半導体チップの平坦性が確保できないため、実装基板に実装された場合の放熱は不十分である。 As described above, the method of providing a thick metal support layer by thinning the semiconductor substrate (semiconductor chip) cannot ensure the flatness of the semiconductor chip, so that the heat radiation when mounted on the mounting substrate is insufficient.

またカーボンナノチューブのバンプを使用したフェイスダウン方式の実装構造では放熱に寄与する面積が不十分であり、半導体チップに放熱性を改良する工夫は特に為されていない。 In addition, the face-down mounting structure using carbon nanotube bumps does not have enough area to contribute to heat dissipation, and no special effort has been made to improve heat dissipation in the semiconductor chip.

本考案は上記の課題に鑑みて為されたもので、表面に素子が形成された半導体チップの裏面にＳｉチップが接合された構造において、前記半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールが前記Ｓｉチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする。 The present invention has been made in view of the above problems. In a structure in which a Si chip is bonded to the back surface of a semiconductor chip having elements formed on the surface, the surface area of the semiconductor chip is 50% or more and 90% or less. A through hole having an area is formed in the Si chip, and a carbon nanotube is formed in the through hole.

以上述べたように本考案の半導体チップ構造を採ることにより、半導体チップの裏面側からの放熱はカーボンナノチューブの良好な放熱性を利用することができる。 As described above, by adopting the semiconductor chip structure of the present invention, the heat radiation from the back surface side of the semiconductor chip can utilize the good heat dissipation of the carbon nanotube.

本考案の実施形態における半導体チップの断面図Sectional drawing of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの概略透視図Schematic perspective view of a semiconductor chip in an embodiment of the present invention 本考案の実施形態における半導体チップの一実施例を説明する断面図Sectional drawing explaining one Example of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの一実施例を説明する断面図Sectional drawing explaining one Example of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの一実施例を説明する断面図Sectional drawing explaining one Example of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの一実施例を説明する断面図Sectional drawing explaining one Example of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの一実施例を説明する断面図Sectional drawing explaining one Example of the semiconductor chip in embodiment of this invention 本考案の実施形態における半導体チップの断面図Sectional drawing of the semiconductor chip in embodiment of this invention

以下、本考案の実施の形態を図に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は本考案の実施形態を示す半導体チップの断面図を示し、図２はその概略透視図を示す。図１は図２に示すａ−ａ’の断面図としている。半導体チップとしては電力変換などに使用するＳｉＣ基板を使用したＭＯＳＦＥＴを例に説明する。ＭＯＳＦＥＴ構造の詳細は省略するが、ＳｉＣ基板３の表面にゲート電極２、ソース電極１が形成され、ＳｉＣ基板の裏面がドレイン電極４になる。一方でＳｉ基板５を貫通して形成したスルーホール（７に相当）内にカーボンナノチューブ７が形成され、図１に示すようにＳｉ基板が前記ＭＯＳＦＥＴ基板に接合される。Ｓｉ基板とＭＯＳＦＥＴ基板の接合面には接合に必要な導電性の膜を形成するのが普通である。金属膜、Ａｕ共晶半田膜、導電性の樹脂膜などを使用することができるが、特に限定するものではない。Ｓｉ基板の裏面側（非接合面側）には金属膜が形成され、パッケージなどへの実装を容易にする。金属膜６は熱伝導性の良いＡｕ、Ａｇ、Ｃｕなどを使用することができるが、Ｓｉ基板との熱膨張係数の適合性を考えてＭｏなどを使用することもできる。 FIG. 1 is a sectional view of a semiconductor chip showing an embodiment of the present invention, and FIG. 2 is a schematic perspective view thereof. FIG. 1 is a cross-sectional view taken along the line a-a ′ shown in FIG. 2. As a semiconductor chip, a MOS FET using a SiC substrate used for power conversion will be described as an example. Although details of the MOS FET structure are omitted, the gate electrode 2 and the source electrode 1 are formed on the surface of the SiC substrate 3, and the back surface of the SiC substrate becomes the drain electrode 4. On the other hand, carbon nanotubes 7 are formed in through holes (corresponding to 7) formed through the Si substrate 5, and the Si substrate is bonded to the MOS FET substrate as shown in FIG. Usually, a conductive film necessary for bonding is formed on the bonding surface between the Si substrate and the MOS FET substrate. A metal film, an Au eutectic solder film, a conductive resin film, or the like can be used, but is not particularly limited. A metal film is formed on the back side (non-joint side) of the Si substrate to facilitate mounting on a package or the like. The metal film 6 can be made of Au, Ag, Cu or the like having good thermal conductivity, but Mo or the like can also be used in consideration of the compatibility of the thermal expansion coefficient with the Si substrate.

上述のＭＯＳＦＥＴはソース電極１からドレイン電極４に電流が流れるため、その電流を外部に取り出すためにはカーボンナノチューブの良好な導電性を利用することになる。 In the above-mentioned MOS FET, a current flows from the source electrode 1 to the drain electrode 4, and therefore, the good conductivity of the carbon nanotube is used to extract the current to the outside.

図１においてカーボンナノチューブ７はＳｉ基板（あるいはＳｉチップ）５に設けられたスルーホール内に形成されているが、カーボンナノチューブの面積のＭＯＳＦＥＴチップの面積に対する割合が重要となる。この割合が大きくなるとＳｉ基板の面積が小さくなり、半導体チップの機械的な強度不足となったり、製作のうえで困難になったりする。機械的な強度不足とは、後述する製作においてＳｉ基板の研磨の時に欠け、割れの発生、また半田を用いてパッケージに実装する際にＳｉチップの欠けが発生するなどである。他方、カーボンナノチューブ７の面積が小さいと放熱性と導電性の面で効果が得られ難くなる。以上のことから、カーボンナノチューブの面積は半導体チップの面積に対して５０−９０％あれば放熱性と導電性の面で効果が得られ、また機械的な強度も維持されて本考案の効果が得られるものである。より好ましくは７０−８０％が望ましい。 In FIG. 1, the carbon nanotubes 7 are formed in through holes provided in the Si substrate (or Si chip) 5, but the ratio of the area of the carbon nanotubes to the area of the MOS FET chip is important. If this ratio is increased, the area of the Si substrate is reduced, and the mechanical strength of the semiconductor chip is insufficient, or it becomes difficult to manufacture. Insufficient mechanical strength means chipping and cracking when the Si substrate is polished in the production described later, and chipping of the Si chip when mounting on a package using solder. On the other hand, if the area of the carbon nanotube 7 is small, it is difficult to obtain an effect in terms of heat dissipation and conductivity. From the above, if the area of the carbon nanotube is 50-90% with respect to the area of the semiconductor chip, an effect can be obtained in terms of heat dissipation and conductivity, and the mechanical strength can be maintained and the effect of the present invention can be achieved. It is obtained. 70-80% is more preferable.

図３Ａから図３Ｅに本考案に係る構造の製作例を簡単に示す。図３ＡはＳｉ基板５にフォトリソグラフィー、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により所要のパターンでエッチング溝８を形成する。このエッチング溝が後述の工程でスルーホール化する。溝の深さは２００μｍから３００μｍが適当である。このエッチング溝８にカーボンナノチューブを形成する技術については、例えば特許文献１に記載された方法で行うことができる（図３Ｂ）。溝領域に形成したカーボンナノチューブ７は一般に基板上面より伸び出すことがあるため、図３Ｃに示すようにＳｉ基板上面に電解めっきなどで金属膜９を形成し、適度に研磨（研削）して平坦性を確保する。このＳｉ基板に、ＭＯＳＦＥＴデバイスが形成された基板を接合する（図３Ｄ）。接合はＡｕ共晶半田により行っても良いし、高真空中のＡｒスパッタリングで双方の基板接合面を清浄にして加圧により接合することもできる。その後図３Ｅに示すように、Ｓｉ基板の裏面側より研磨（研削）してカーボンナノチューブ面を出し、金属膜６を形成する。なお図３Ｃに示す工程で、カーボンナノチューブが形成された領域には電解めっきの金属が充填されるため、図３Ｅの工程での研磨（研削）の際にカーボンナノチューブが崩れたり、脱離することはない。電解めっきにはＡｕやＣｕ、Ｎｉなどを使用することが出来るが、特に限定するものではない。 3A to 3E briefly show an example of manufacturing the structure according to the present invention. In FIG. 3A, an etching groove 8 is formed in a required pattern on the Si substrate 5 by photolithography and RIE (Reactive Ion Etching). This etching groove becomes a through hole in a process described later. The depth of the groove is suitably 200 μm to 300 μm. The technique for forming carbon nanotubes in the etching groove 8 can be performed by, for example, the method described in Patent Document 1 (FIG. 3B). Since the carbon nanotubes 7 formed in the groove region may generally extend from the upper surface of the substrate, a metal film 9 is formed on the upper surface of the Si substrate by electrolytic plating or the like as shown in FIG. Ensure sex. The substrate on which the MOS FET device is formed is bonded to this Si substrate (FIG. 3D). Bonding may be performed by Au eutectic solder, or both substrate bonding surfaces may be cleaned by Ar sputtering in high vacuum and bonded by pressure. Thereafter, as shown in FIG. 3E, the carbon nanotube surface is formed by polishing (grinding) from the back side of the Si substrate to form a metal film 6. In the step shown in FIG. 3C, the region where the carbon nanotubes are formed is filled with a metal for electrolytic plating, so that the carbon nanotubes are broken or detached during polishing (grinding) in the step of FIG. 3E. There is no. For electroplating, Au, Cu, Ni, or the like can be used, but is not particularly limited.

図４は図２に示すＭＯＳＦＥＴチップの電極面積、特にソース電極面積を小さく設計したものである。こうすることによりカーボンナノチューブの面積のＭＯＳＦＥＴチップ面積に対する割合を小さくしても放熱性及び導電性の面で効果が期待できる。Ｓｉチップの面積は大きく設定されることになるため十分な機械的な強度を持たせることが出来るようになる。 FIG. 4 shows a design in which the electrode area of the MOS FET chip shown in FIG. In this way, even if the ratio of the area of the carbon nanotube to the area of the MOS FET chip is reduced, an effect can be expected in terms of heat dissipation and conductivity. Since the area of the Si chip is set large, sufficient mechanical strength can be provided.

本考案によると、カーボンナノチューブの良好な放熱性を利用するので、図１に示すＳｉＣ基板３を薄くして半導体チップの熱抵抗を下げることも可能である。例えばＳｉＣ基板厚２００μｍを２０μｍ程度に薄くすればより効果的であり、薄くなったＳｉＣ基板の強度はＳｉ基板で補強されることになる。ＳｉＣとＳｉの熱膨張係数（それぞれ２．７ｐｐｍ／℃と４．２ｐｐｍ／℃）は近いので従来技術のような問題は無い。放熱性が良くなれば半導体チップの動作温度を下げることも可能となり、性能向上が図れたり信頼性が向上する。また熱伝導率の低いＧａＡｓ基板を使用した半導体チップではＧａＡｓ基板厚を２０μｍ程度に薄くして本考案を適用すると、放熱性を格段に向上することも可能である。あるいは放熱性が良くなることを利用して電極パターンの集積密度を上げることができ、チップサイズを縮小することも可能となる。 According to the present invention, since the good heat dissipation of the carbon nanotube is used, it is possible to reduce the thermal resistance of the semiconductor chip by making the SiC substrate 3 shown in FIG. 1 thinner. For example, it is more effective to reduce the thickness of the SiC substrate 200 μm to about 20 μm, and the strength of the thinned SiC substrate is reinforced by the Si substrate. Since the thermal expansion coefficients of SiC and Si (2.7 ppm / ° C. and 4.2 ppm / ° C., respectively) are close, there is no problem as in the prior art. If the heat dissipation is improved, the operating temperature of the semiconductor chip can be lowered, so that the performance can be improved and the reliability can be improved. Further, in a semiconductor chip using a GaAs substrate having a low thermal conductivity, the heat dissipation can be remarkably improved by applying the present invention by reducing the thickness of the GaAs substrate to about 20 μm. Alternatively, it is possible to increase the integration density of the electrode pattern by utilizing the improvement in heat dissipation, and it is possible to reduce the chip size.

以上の実施例ではＳｉＣ基板を使用したＭＯＳＦＥＴを例に説明したが、ダイオードへの適用も可能である。またＳｉ基板を使用したＭＯＳＦＥＴ、ダイオードにも適用できる。さらには高周波・電力用トランジスタで使用されるＧａＡｓＦＥＴ、ＧａＮＨＥＭＴにも同様に適用でき、サファイヤ基板やＧａＡｓ基板、ＧａＰ基板を使用したＬＥＤにも適用できるものである。 In the above embodiment, a MOS FET using a SiC substrate has been described as an example, but application to a diode is also possible. It can also be applied to MOS FETs and diodes using Si substrates. Further, the present invention can be similarly applied to GaAs FETs and GaN HEMTs used in high-frequency / power transistors, and can also be applied to LEDs using sapphire substrates, GaAs substrates, and GaP substrates.

本考案は発熱の伴うパワー半導体チップ対してより有効であり、動作温度の低減が性能向上に寄与し、信頼性向上に寄与する。またパワー半導体チップはモジュールに組み込まれて高機能の機器を構成することが多いが、パワー半導体チップの放熱性が良くなればモジュールの熱設計も容易になる。 The present invention is more effective for a power semiconductor chip that generates heat, and a reduction in operating temperature contributes to improved performance and contributes to improved reliability. In many cases, the power semiconductor chip is built into the module to constitute a high-functional device. However, if the heat dissipation property of the power semiconductor chip is improved, the thermal design of the module becomes easy.

１ソース電極
２ゲート電極
３ＳｉＣ基板
４ドレイン電極
５Ｓｉ基板
６金属膜
７スルーホールあるいはカーボンナノチューブ
８エッチング溝
９電解めっきによる金属膜
１０ドレイン電極DESCRIPTION OF SYMBOLS 1 Source electrode 2 Gate electrode 3 SiC substrate 4 Drain electrode 5 Si substrate 6 Metal film 7 Through hole or carbon nanotube 8 Etching groove 9 Metal film by electroplating 10 Drain electrode

Claims

表面に素子が形成された半導体チップの裏面にＳｉチップが接合された構造において、前記半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールが前記Ｓｉチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする半導体チップ。 In a structure in which a Si chip is bonded to the back surface of a semiconductor chip having an element formed on the front surface, a through hole having an area of 50% to 90% of the area of the back surface of the semiconductor chip is formed in the Si chip, and the through A semiconductor chip characterized in that carbon nanotubes are formed in the holes.