JP3156781B2 - Delay time adjustment circuit - Google Patents
Delay time adjustment circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は遅延時間の調整が可
能な可変遅延バッファ回路を所望の遅延量に設定するた
めの遅延時間調整回路に関する。The present invention relates to a delay time adjusting circuit for setting a variable delay buffer circuit capable of adjusting a delay time to a desired delay amount.
【０００２】[0002]
【従来の技術】近年の情報処理装置等では処理の高速化
が進んでいるため、ＬＳＩ間で情報をやり取りする際の
信号遅延が問題になってきている。特に、ＬＳＩのＩ／
Ｏ回路等では、各ＬＳＩ間での信号遅延時間のばらつき
や温度による変動によって伝送クロックに対する同期が
確立できなくなるおそれがある。このような信号遅延に
よる問題を解決するために、従来は各ＬＳＩにおける信
号遅延時間をより少なくするための検討がなされてき
た。2. Description of the Related Art In recent years, information processing apparatuses and the like have been processing at higher speeds, and signal delays when exchanging information between LSIs have become a problem. In particular, I / O of LSI
In an O circuit or the like, there is a possibility that synchronization with a transmission clock cannot be established due to variations in signal delay time between LSIs and variations due to temperature. In order to solve the problem caused by the signal delay, conventionally, studies have been made to reduce the signal delay time in each LSI.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら大型化し
たシステムでは各ＬＳＩ間の距離があるため、動作サイ
クルを上げると信号を転送する際に配線容量等によって
遅れが発生する。したがって、各ＬＳＩ内の信号遅延時
間を少なくするよりも、各ＬＳＩの信号遅延時間のばら
つきを少なくすることが肝要になる。However, in a large-sized system, since there is a distance between the LSIs, when the operation cycle is increased, a delay occurs due to a wiring capacity or the like when transferring a signal. Therefore, it is more important to reduce the variation in the signal delay time of each LSI than to reduce the signal delay time in each LSI.
【０００４】通常、異なるＬＳＩでは内部回路の遅延時
間のばらつきが大きくなるが、個々のＬＳＩ内の内部回
路の遅延時間のばらつきはほぼ等しい値になる。そこ
で、遅延時間の調整が可能な可変遅延バッファ回路をＬ
ＳＩ内に設け、そのＬＳＩの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、ＬＳ
Ｉ内には可変遅延バッファ回路の遅延時間を所望の遅延
量に設定するための遅延時間調整回路が設けられる。Normally, in different LSIs, the variation of the delay time of the internal circuit becomes large, but the variation of the delay time of the internal circuit in each LSI becomes almost the same value. Therefore, a variable delay buffer circuit capable of adjusting the delay time
A technique of providing the LSI in an SI and setting the delay time of the LSI to a desired value has been adopted. In this case, LS
In I, a delay time adjusting circuit for setting the delay time of the variable delay buffer circuit to a desired delay amount is provided.
【０００５】遅延時間調整回路は、例えば、ＬＳＩのＩ
／Ｏ部の各内部回路にそれぞれ可変遅延バッファ回路を
設け、遅延時間調整回路によって調整された可変遅延バ
ッファ回路の遅延量の設定データに基づいて、各内部回
路に設けられた可変遅延バッファ回路の遅延量を設定す
るために用いられる。あるいは、遅延時間調整回路によ
って調整された可変遅延バッファ回路をそのまま各内部
回路に接続する。The delay time adjusting circuit is, for example, an I / O
A variable delay buffer circuit is provided in each internal circuit of the / O unit, and the variable delay buffer circuit provided in each internal circuit is provided based on the setting data of the delay amount of the variable delay buffer circuit adjusted by the delay time adjustment circuit. Used to set the amount of delay. Alternatively, the variable delay buffer circuit adjusted by the delay time adjustment circuit is directly connected to each internal circuit.
【０００６】よって、遅延時間調整回路は、調整が容易
であることが望ましく、温度変動等に対応するためにＬ
ＳＩが動作中であっても調整可能であることが望まし
い。Therefore, it is desirable that the delay time adjustment circuit be easy to adjust, and L
It is desirable that the SI be adjustable even during operation.
【０００７】本発明は上記したような問題点を解決する
ためになされたものであり、可変遅延バッファ回路の遅
延時間を所望の遅延量に容易に調整可能にすると共に、
ＬＳＩが動作中であっても調整可能な遅延時間調整回路
を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and makes it possible to easily adjust the delay time of a variable delay buffer circuit to a desired delay amount.
It is an object of the present invention to provide a delay time adjustment circuit that can be adjusted even while an LSI is operating.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
本発明の遅延時間調整回路は、遅延時間の調整が可能な
可変遅延バッファ回路の前記遅延時間を所望の値に設定
するための遅延時間調整回路であって、入力されるクロ
ックの周波数を逓倍し、前記可変遅延バッファ回路に出
力する周波数逓倍回路と、前記周波数逓倍回路から出力
されるクロックと前記可変遅延バッファ回路から出力さ
れるクロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器と、前記位相比較器の出力信号
にしたがって前記可変遅延バッファ回路の遅延時間を前
記周波数逓倍回路から出力されるクロックの１周期分の
時間に一致させるための制御信号を出力するカウンター
と、前記周波数逓倍回路から出力されるクロック及び遅
延時間調整回路が組み込まれる半導体集積回路の内部回
路からの信号が入力され、外部からの切り換え信号にし
たがっていずれか一方を前記可変遅延バッファ回路に出
力する第１のセレクタ回路と、 前記可変遅延バッファ回
路から出力される信号が入力され、前記外部からの切り
換え信号にしたがって前記位相比較器または前記半導体
集積回路の他の内部回路のいずれか一方に出力する第２
のセレクタ回路と、を有する構成である。In order to achieve the above object, a delay time adjusting circuit according to the present invention comprises a delay time adjusting means for setting a delay time of a variable delay buffer circuit capable of adjusting a delay time to a desired value. An adjusting circuit for multiplying a frequency of an input clock and outputting the frequency to the variable delay buffer circuit; and a clock output from the frequency multiplier circuit and a clock output from the variable delay buffer circuit. A phase comparator for comparing phases and outputting a signal corresponding to the phase relationship, and a delay time of the variable delay buffer circuit according to an output signal of the phase comparator, one cycle of a clock output from the frequency multiplier circuit A counter that outputs a control signal to match the time of the minute, a clock output from the frequency multiplier,
Internal circuit of a semiconductor integrated circuit incorporating a delay time adjustment circuit
Signal from the road
Therefore, one of them is output to the variable delay buffer circuit.
And a variable delay buffer circuit.
The signal output from the road is
The phase comparator or the semiconductor according to a replacement signal
A second output to one of the other internal circuits of the integrated circuit;
And a selector circuit .
【０００９】このとき、前記制御信号が、前記半導体集
積回路が備える他の可変遅延バッファ回路に対して出力
される構成であってもよい。At this time, the control signal may be output to another variable delay buffer circuit provided in the semiconductor integrated circuit.
【００１０】また、本発明の遅延時間調整回路の他の構
成は、遅延時間の調整が可能な可変遅延バッファ回路の
前記遅延時間を所望の値に設定するための遅延時間調整
回路であって、周期の異なる第１のクロック及び第２の
クロックが入力され、外部からの選択信号にしたがって
設定される第１のモードのとき前記第１のクロックを出
力し、前記第１のモードの後に前記選択信号にしたがっ
て設定される第２のモードのとき前記第２のクロックを
出力する第１のセレクタと、前記第１のセレクタから出
力されるクロックを変更可能に所定時間だけ遅延させる
可変遅延回路と、前記可変遅延回路から出力されるクロ
ックが入力され、前記第１のモードのとき一方の出力端
子から該クロックを出力し、前記第２のモードのとき他
方の出力端子から前記可変出力バッファ回路に対して該
クロックを出力する第２のセレクタと、前記第１のモー
ドのとき、前記第２のセレクタの一方の出力端子から出
力されるクロックと前記第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、前記第１のモードのとき、前記第１の位相比較
器の出力信号にしたがって前記第２のセレクタの一方の
出力端子から出力されるクロックと前記第１のクロック
の位相を一致させるための第１の制御信号を出力する第
１のカウンターと、前記第２のモードのとき、前記可変
遅延バッファ回路から出力されるクロックと前記第２の
クロックの位相を比較し、その位相関係に応じた信号を
出力する第２の位相比較器と、前記第２のモードのと
き、前記第２の位相比較器の出力信号にしたがって前記
可変遅延バッファ回路から出力されるクロックと前記第
２のクロックの位相を一致させるための第２の制御信号
を出力する第２のカウンターと、を有するものである。Another configuration of the delay time adjusting circuit according to the present invention is a delay time adjusting circuit for setting the delay time of a variable delay buffer circuit capable of adjusting a delay time to a desired value, A first clock and a second clock having different periods are input, and the first clock is output in a first mode set according to a selection signal from the outside, and the selection is performed after the first mode. A first selector that outputs the second clock in a second mode set according to a signal, a variable delay circuit that delays a clock output from the first selector by a predetermined time so as to be changeable, A clock output from the variable delay circuit is input, the clock is output from one output terminal in the first mode, and the clock is output from the other output terminal in the second mode. A second selector for outputting the clock to the variable output buffer circuit; and a phase of the clock output from one output terminal of the second selector and a phase of the first clock in the first mode. And a first phase comparator that outputs a signal corresponding to the phase relationship, and, in the first mode, one of the second selectors according to an output signal of the first phase comparator. A first counter for outputting a first control signal for matching a phase of a clock output from an output terminal with a phase of the first clock; and a first counter output in the second mode in the second mode. A second phase comparator that compares the phase of the second clock with the second clock and outputs a signal corresponding to the phase relationship, and an output signal of the second phase comparator in the second mode. To A second counter for outputting a second control signal for matching the variable delay clock and the second clock phase output from the buffer circuit Therefore, those having.
【００１１】このとき、前記第２のセレクタ回路の他方
の出力端子から出力されるクロック及び遅延時間調整回
路が組み込まれる半導体集積回路の内部回路からの信号
が入力され、外部からの切り換え信号にしたがっていず
れか一方を前記可変遅延バッファ回路に出力する第３の
セレクタ回路と、前記可変遅延バッファ回路から出力さ
れる信号が入力され、前記外部からの切り換え信号にし
たがって前記第２の位相比較器または前記半導体集積回
路の他の内部回路のいずれか一方に出力する第４のセレ
クタ回路と、を有していてもよく、前記第２の制御信号
が、前記半導体集積回路が備える他の可変遅延バッファ
回路に対して出力される構成であってもよい。At this time, a clock output from the other output terminal of the second selector circuit and a signal from an internal circuit of the semiconductor integrated circuit in which the delay time adjusting circuit is incorporated are input, and according to a switching signal from the outside, A third selector circuit that outputs one of the signals to the variable delay buffer circuit, a signal output from the variable delay buffer circuit is input, and the second phase comparator or the signal is output in accordance with the external switch signal. A fourth selector circuit for outputting to any one of other internal circuits of the semiconductor integrated circuit, wherein the second control signal is supplied to another variable delay buffer circuit provided in the semiconductor integrated circuit. May be output.
【００１２】なお、前記可変遅延バッファ回路は、入力
されたクロックを所定時間だけ遅延させる、１つあるい
は直列に接続された複数の単位遅延ゲート、及び前記単
位遅延ゲートを前記可変遅延バッファ回路の遅延時間の
設定に用いるか否かを選択するための遅延経路選択回路
を備えた、遅延時間がそれぞれ異なる複数の単位遅延回
路と、駆動能力を高めるためのバッファ回路と、を有
し、前記可変遅延バッファ回路の入力端子から見て第Ｍ
番目の前記単位遅延回路が備える前記単位遅延ゲートの
数が、２M-1個である構成が望ましい。[0012] Incidentally, have the variable delay buffer circuit delays the input clock by a predetermined time, which is one
A plurality of unit delay gates connected in series , and a delay path selection circuit for selecting whether to use the unit delay gate for setting the delay time of the variable delay buffer circuit, each of the delay times A plurality of different unit delay circuits; and a buffer circuit for enhancing driving capability.
It is preferable that the number of the unit delay gates included in the second unit delay circuit is 2 M−1 .
【００１３】また、前記可変遅延回路は、入力されたク
ロックを所定時間だけ遅延させる、１つあるいは直列に
接続された複数の単位遅延ゲート、及び前記単位遅延ゲ
ートを前記可変遅延回路の遅延時間の設定に用いるか否
かを選択するための遅延経路選択回路を備えた、遅延時
間がそれぞれ異なる複数の単位遅延回路を有し、前記可
変遅延回路の入力端子から見て第Ｍ番目の前記単位遅延
回路が備える前記単位遅延ゲートの数は、２M-1個であ
る構成が望ましい。Further, the variable delay circuit, the input clock by a predetermined time delay, in one or in series
A plurality of connected unit delay gates, and a plurality of units each having a different delay time, each including a delay path selection circuit for selecting whether to use the unit delay gate for setting a delay time of the variable delay circuit. It is preferable that the number of the unit delay gates included in the M-th unit delay circuit when viewed from the input terminal of the variable delay circuit be 2 M−1, including a delay circuit.
【００１４】上記のように構成された遅延時間調整回路
は、入力されるクロックの周波数を逓倍し、可変遅延バ
ッファ回路に出力する周波数逓倍回路と、周波数逓倍回
路から出力されるクロックと可変遅延バッファ回路から
出力されるクロックの位相を比較し、その位相関係に応
じた信号を出力する位相比較器と、位相比較器の出力信
号にしたがって可変遅延バッファ回路の遅延時間を周波
数逓倍回路から出力されるクロックの１周期分の時間に
一致させるための制御信号を出力するカウンターと、周
波数逓倍回路から出力されるクロック及び遅延時間調整
回路が組み込まれる半導体集積回路の内部回路からの信
号が入力され、外部からの切り換え信号にしたがってい
ずれか一方を可変遅延バッファ回路に出力する第１のセ
レクタ回路と、可変遅延バッファ回路から出力される信
号が入力され、外部からの切り換え信号にしたがって位
相比較器または半導体集積回路の他の内部回路のいずれ
か一方に出力する第２のセレクタ回路とを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
するクロックの１周期の所定倍に等しくさせることがで
きる。The delay time adjusting circuit configured as above multiplies the frequency of the input clock and outputs the same to the variable delay buffer circuit, and the clock output from the frequency multiplier circuit and the variable delay buffer. A phase comparator that compares the phases of clocks output from the circuit and outputs a signal corresponding to the phase relationship, and outputs the delay time of the variable delay buffer circuit from the frequency multiplier according to the output signal of the phase comparator. A counter that outputs a control signal to match the time of one clock cycle ;
Clock output from wave number multiplier and delay time adjustment
The signal from the internal circuit of the semiconductor integrated circuit in which the circuit is embedded
Signal is input and the external switching signal is
A first cell for outputting either one of them to the variable delay buffer circuit.
And the signal output from the variable delay buffer circuit.
Signal is input and the position is changed according to an external switching signal.
Either the phase comparator or other internal circuits of the semiconductor integrated circuit
By having the second selector circuit for outputting to either one, the delay time of the variable delay buffer circuit can be made equal to a predetermined multiple of one cycle of the clock inputted from the outside.
【００１５】また、周期の異なる第１のクロック及び第
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。A first clock and a second clock having different periods are input, and the first clock is output in a first mode set according to an external selection signal. A first mode for outputting a second clock in a second mode set later according to a selection signal
A variable delay circuit that delays a clock output from the first selector by a predetermined time so as to be changeable,
The clock output from the variable delay circuit is input and the first
In the mode, the clock is output from one output terminal,
A second selector for outputting a clock from the other output terminal to the variable output buffer circuit in the second mode;
In the first mode, a first phase comparator that compares the phase of the clock output from one output terminal of the second selector with the phase of the first clock and outputs a signal corresponding to the phase relationship; In the first mode, a first control signal for matching the phase of the clock output from one output terminal of the second selector with the phase of the first clock in accordance with the output signal of the first phase comparator is output. A first counter that outputs a signal, and a second phase comparator that compares a phase of a clock output from the variable delay buffer circuit with a second clock in the second mode and outputs a signal corresponding to the phase relationship. And a second control signal for matching the phase of the clock output from the variable delay buffer circuit with the second clock in accordance with the output signal of the second phase comparator in the second mode. No. Of it and a counter, a delay time of the variable delay buffer circuit can be equal to the time of the first clock period and the difference between the period of the second clock input from the outside.
【００１６】[0016]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１７】（第１実施例）図１は本発明の遅延時間調
整回路の第１実施例の構成を示すブロック図であり、図
２は図１に示した可変遅延バッファ回路の一構成例を示
すブロック図である。(First Embodiment) FIG. 1 is a block diagram showing a configuration of a first embodiment of a delay time adjusting circuit according to the present invention, and FIG. 2 shows an example of a configuration of a variable delay buffer circuit shown in FIG. FIG.
【００１８】図１において、本実施例の遅延時間調整回
路は、入力されたクロックの周波数を逓倍し、可変遅延
バッファ回路２に出力する周波数逓倍回路１と、周波数
逓倍回路１の出力クロックと可変遅延バッファ回路２の
出力クロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器３と、位相比較器３の出力信号
にしたがって可変遅延バッファ回路２の遅延時間を変え
るための制御信号ＣＤ ０を出力するカウンター４とを有
する構成である。なお、カウンター４から出力される制
御信号ＣＤ０はＮ（Ｎは自然数）ビットの信号である。In FIG. 1, the delay time adjusting circuit of the present embodiment multiplies the frequency of an input clock and outputs the same to a variable delay buffer circuit 2, and the output clock of the frequency multiplying circuit 1 A phase comparator for comparing phases of output clocks of the delay buffer circuit and outputting a signal corresponding to the phase relationship; and a phase comparator for changing a delay time of the variable delay buffer circuit according to an output signal of the phase comparator. a configuration and a counter 4 for outputting a control signal C D 0. The control signal CD0 output from the counter 4 is an N-bit (N is a natural number) bit signal.
【００１９】図２において、可変遅延バッファ回路２
は、遅延時間がそれぞれ異なるＮ個の単位遅延回路２０
１〜２０Ｎと、駆動能力を高めるためのバッファ回路２
３とによって構成されている。In FIG. 2, a variable delay buffer circuit 2
Are N unit delay circuits 20 having different delay times.
1 to 20 N and a buffer circuit 2 for increasing the driving capability
3.
【００２０】単位遅延回路２０１〜２０Ｎは、入力され
たクロック信号を所定の時間だけ遅延させる、直列に接
続された少なくとも１つの単位遅延ゲート２１と、各単
位遅延回路が備える単位遅延ゲート２１を可変遅延バッ
ファ回路２の遅延時間の設定に用いるか否かを選択する
ための遅延経路選択回路２２とをそれぞれ有している。The unit delay circuits 20 1 to 20 N is the input clock signal by a predetermined time delay, at least one unit delay gates 21 are connected in series, the unit delay gates 21, each unit delay circuit comprises And a delay path selection circuit 22 for selecting whether or not to use for setting the delay time of the variable delay buffer circuit 2.
【００２１】図２に示すように、可変遅延バッファ回路
２の入力端子ＩＮから第Ｍ番目（Ｍは自然数、但しＭ≦
Ｎ）の単位遅延回路２０Mには、それぞれ２M-1個の単位
遅延ゲート２１を備えている。遅延経路選択回路２２
は、２M-1個の単位遅延ゲート２１が接続された経路、
あるいは単位遅延ゲート２１が何も接続されていない経
路のいずれか一方を選択する。このとき、可変遅延バッ
ファ回路２全体の遅延時間は、各遅延経路選択回路２２
によって選択された、入出力端子（ＩＮ−ＯＵＴ）間に
挿入される単位遅延ゲート２１の数によって決定され
る。このような構成では、各単位遅延回路２０の遅延時
間がそれぞれ異なっているため、可変遅延バッファ回路
２全体の遅延時間を効率的に調整することができる。As shown in FIG. 2, an M-th (M is a natural number, M ≦ M) input terminal IN of the variable delay buffer circuit 2
The N) unit delay circuits 20 M each include 2 M−1 unit delay gates 21. Delay path selection circuit 22
Is a path to which 2 M-1 unit delay gates 21 are connected,
Alternatively, one of the paths to which no unit delay gate 21 is connected is selected. At this time, the variable delay battery
The delay time of the entire fa circuit 2 is determined by the delay path selection circuit 22
And the number of unit delay gates 21 inserted between the input / output terminals (IN-OUT). In such a configuration, since the delay times of the unit delay circuits 20 are different from each other, the delay time of the entire variable delay buffer circuit 2 can be efficiently adjusted.
【００２２】次に、本実施例の遅延時間調整回路の動作
について説明する。Next, the operation of the delay time adjusting circuit of this embodiment will be described.
【００２３】図１に示した遅延時間調整回路に対して外
部回路から周期Ｔ０のクロックが入力されると、周波数
逓倍回路１は入力クロックの周波数を所定倍（Ｋ倍）の
周波数に変換する。周波数逓倍回路１は、例えば、ＰＬ
Ｌ（Phase Locked Loop）回路によって構成される。[0023] When the clock cycle T 0 from the external circuit to the delay time adjustment circuit shown in FIG. 1 is input, the frequency multiplying circuit 1 converts the frequency of the input clock to the frequency of the predetermined multiple (K times) . The frequency multiplier 1 is, for example, a PL
It is constituted by an L (Phase Locked Loop) circuit.
【００２４】位相比較器３は、周波数逓倍回路１の出力
クロック、及び周波数逓倍回路１の出力クロックの位相
を遅延させた可変遅延バッファ回路２の出力クロックが
入力され、２つのクロックの位相関係に応じてＵＰ信号
あるいはＤＯＷＮ信号のいずれか一方を出力する。The phase comparator 3 receives the output clock of the frequency multiplier circuit 1 and the output clock of the variable delay buffer circuit 2 in which the phase of the output clock of the frequency multiplier circuit 1 is delayed. In response, it outputs either the UP signal or the DOWN signal.
【００２５】カウンター４は、位相比較器３の出力信号
に従い、可変遅延バッファ回路２に遅延時間を変化させ
るための制御信号ＣＤ０を送出する。The counter 4 sends a control signal CD0 for changing the delay time to the variable delay buffer circuit 2 according to the output signal of the phase comparator 3.
【００２６】可変遅延バッファ回路２は、カウンター４
からのＮビットの制御信号ＣＤ０にしたがって、自単位
遅延回路内に有する２Ｍ−１個の単位遅延ゲート２１が
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路２２
によって選択する。なお、位相比較器３は、入力された
２つのクロックの位相関係からＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方しか出力しないため、制御信号Ｃ
Ｄ０は１ビットづつ変化していく。したがって、可変遅
延バッファ回路２の遅延時間は段階的に変化することに
なる。The variable delay buffer circuit 2 includes a counter 4
According to the N-bit control signal CD0 from the unit delay circuit, the path where 2M-1 unit delay gates 21 included in the own unit delay circuit are connected or the path where no unit delay gate is connected One is a delay path selection circuit 22
Choose by. Note that the phase comparator 3 determines whether the UP signal or the DOW
Since only one of the N signals is output, the control signal C
D0 changes one bit at a time. Therefore, the delay time of the variable delay buffer circuit 2 changes stepwise.
【００２７】このような動作は、位相比較器３に入力さ
れる２つのクロック信号が一致するまで繰り返され、最
終的に可変遅延バッファ回路２の遅延時間は周波数逓倍
回路１の出力クロックの１周期（Ｔ０／Ｋ）に等しくな
る。Such an operation is repeated until the two clock signals input to the phase comparator 3 coincide with each other. Finally, the delay time of the variable delay buffer circuit 2 becomes one cycle of the output clock of the frequency multiplier circuit 1. equals (T 0 / K).
【００２８】したがって、可変遅延バッファ回路２の遅
延時間を、外部から入力するクロックの１周期の所定倍
に等しくさせることができるため、可変遅延バッファ回
路２の遅延時間を所望の時間に容易に調整することがで
きる。Therefore, the delay time of the variable delay buffer circuit 2 can be made equal to a predetermined multiple of one cycle of an externally input clock, so that the delay time of the variable delay buffer circuit 2 can be easily adjusted to a desired time. can do.
【００２９】（第２実施例）第１実施例で示した遅延時
間調整回路は、可変遅延バッファ回路の遅延時間を入力
クロックの所定倍にしか調整することができないため調
整範囲が制限されてしまう。特に、周波数逓倍回路に用
いられる現在のディジタル技術では遅延時間を２ｎｓｅ
ｃ程度以下に設定することが難しい。本実施例は第１実
施例に比べてより細かく遅延時間を設定することが可能
な遅延時間調整回路を提案する。(Second Embodiment) The delay time adjustment circuit shown in the first embodiment can adjust the delay time of the variable delay buffer circuit only to a predetermined multiple of the input clock, so that the adjustment range is limited. . In particular, in the current digital technology used for the frequency multiplier, the delay time is 2 ns.
It is difficult to set the value to about c or less. This embodiment proposes a delay time adjusting circuit capable of setting the delay time more finely than the first embodiment.
【００３０】図３は本発明の遅延時間調整回路の第２実
施例の構成を示すブロック図であり、図４は図３に示し
た可変遅延回路の一構成例を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a second embodiment of the delay time adjusting circuit of the present invention, and FIG. 4 is a block diagram showing an example of the configuration of the variable delay circuit shown in FIG.
【００３１】図３において、本実施例の遅延時間調整回
路は、第１のクロック信号ＣＬＫ１及び第２のクロック
信号ＣＬＫ２が入力され、外部回路（不図示）からの選
択信号にしたがっていずれか一方を出力する第１のセレ
クタ回路１１と、第１のセレクタ回路１１の出力クロッ
クを変更可能に所定の時間だけ遅延させる可変遅延回路
１２と、可変遅延回路１２の出力クロックが入力され、
外部回路からの選択信号にしたがって２つの出力端子の
いずれか一方に出力する第２のセレクタ回路１３と、第
２のセレクタ回路１３の一方の出力端子の出力クロック
と第１のクロックＣＬＫ１の位相を比較し、その位相関
係に応じた信号を出力する第１の位相比較器１５と、第
１の位相比較器１５の出力信号にしたがって可変遅延回
路１２の遅延時間を変えるための制御信号ＣD1を出力す
る第１のカウンター１６と、可変遅延バッファ回路１４
を介して入力される第２のセレクタ回路１３の他方の出
力端子の出力クロックと第２のクロックＣＬＫ２の位相
を比較し、その位相関係に応じた信号を出力する第２の
位相比較器１７と、第２の位相比較器１７の出力信号に
したがって可変遅延バッファ回路１４の遅延時間を変え
るための制御信号ＣD2を出力する第２のカウンター１８
とを有する構成である。なお、第１のクロックＣＬＫ１
の周期はＴ１、第２のクロックＣＬＫ２の周期はＴ１＋
ΔＴにそれぞれ設定される。また、第１のカウンター１
６から出力される制御信号ＣD1、及び第２のカウンタ−
１８から出力される制御信号ＣD2は、それぞれＮ（Ｎは
自然数）ビットの信号である。In FIG. 3, the delay time adjusting circuit according to the present embodiment receives a first clock signal CLK1 and a second clock signal CLK2, and selects one of them according to a selection signal from an external circuit (not shown). A first selector circuit 11 for outputting, a variable delay circuit 12 for delaying the output clock of the first selector circuit 11 by a predetermined time so as to be changeable, and an output clock of the variable delay circuit 12;
A second selector circuit 13 for outputting to one of the two output terminals in accordance with a selection signal from an external circuit, and a phase of an output clock of one output terminal of the second selector circuit 13 and a phase of the first clock CLK1. comparison, a first phase comparator 15 for outputting a signal corresponding to the phase relationship, the control signal C D1 for varying the delay time of the variable delay circuit 12 in accordance with the first output signal of the phase comparator 15 A first counter 16 for outputting, and a variable delay buffer circuit 14
A second phase comparator 17 that compares the phase of the output clock of the other output terminal of the second selector circuit 13 and the phase of the second clock CLK2, and outputs a signal corresponding to the phase relationship. , a second counter 18 outputs a control signal C D2 for varying the delay time of the variable delay buffer circuit 14 according to an output signal of the second phase comparator 17
This is a configuration having: Note that the first clock CLK1
Is T1 and the cycle of the second clock CLK2 is T1 +
It is set to ΔT. Also, the first counter 1
6, the control signal C D1 output from the second counter and the second counter
Each of the control signals C D2 output from 18 is a signal of N (N is a natural number) bits.
【００３２】図４において、可変遅延回路１２は、第１
実施例で示した可変遅延バッファ回路のうち、駆動能力
を高めるためのバッファ回路が無い構成である。その他
の構成は第１実施例で示した可変遅延バッファ回路と同
様であるため、その説明は省略する。In FIG. 4, the variable delay circuit 12 includes a first
In the variable delay buffer circuit shown in the embodiment, there is no buffer circuit for increasing the driving capability. The rest of the configuration is the same as that of the variable delay buffer circuit shown in the first embodiment, and a description thereof will be omitted.
【００３３】次に、本実施例の遅延調整回路の動作につ
いて説明する。Next, the operation of the delay adjustment circuit of this embodiment will be described.
【００３４】本実施例の遅延時間調整回路は、周期の異
なる２つの入力クロック（Ｔ１、Ｔ１＋ΔＴ）から、そ
の周期差分ΔＴに可変遅延バッファ回路１４の遅延時間
を調整するための回路である。以下に、その調整手順に
ついて説明する。The delay time adjusting circuit of the present embodiment is a circuit for adjusting the delay time of the variable delay buffer circuit 14 to the period difference ΔT from two input clocks (T1, T1 + ΔT) having different periods. Hereinafter, the adjustment procedure will be described.
【００３５】まず、遅延時間調整回路は、外部回路から
の選択信号にしたがって、第１のセレクタ回路１１が第
１のクロックＣＬＫ１を出力し、第２のセレクタ回路１
３が第１の位相比較器１５にクロックを出力する第１の
モードに設定される。First, in the delay time adjusting circuit, the first selector circuit 11 outputs a first clock CLK1 in accordance with a selection signal from an external circuit, and the second selector circuit 1
3 is set to the first mode in which a clock is output to the first phase comparator 15.
【００３６】このとき、第１の位相比較器１５には、第
１のクロックＣＬＫ１と、第１のセレクタ回路１１、可
変遅延回路１２、及び第２のセレクタ回路１３を通過し
たクロックＣＬＫ１’とがそれぞれ入力される。At this time, the first clock CLK1 and the clock CLK1 ′ that has passed through the first selector circuit 11, the variable delay circuit 12, and the second selector circuit 13 are supplied to the first phase comparator 15. Each is entered.
【００３７】第１の位相比較器１５は、入力された２つ
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第１のカウンター１
６は第１の位相比較器１５の出力信号にしたがって可変
遅延回路１２の遅延時間を変化させるための制御信号Ｃ
Ｄ１を送出する。The first phase comparator 15 outputs an UP signal or a DOW signal in accordance with the phase relationship between the two input clocks.
One of the N signals is output. First counter 1
6 is a control signal C for changing the delay time of the variable delay circuit 12 according to the output signal of the first phase comparator 15.
Send D1 .
【００３８】可変遅延回路１２は、第１のカウンター１
６からのＮビットの制御信号ＣＤ１にしたがって、遅延
経路選択回路により自単位遅延回路内に有する２Ｍ−１
個の単位遅延ゲート２１が接続された経路、あるいは単
位遅延ゲートが何も接続されていない経路のいずれか一
方を選択する。The variable delay circuit 12 includes a first counter 1
6 in accordance with the N-bit control signal CD1 from the second unit, the 2M−1
Either a path to which the unit delay gates 21 are connected or a path to which no unit delay gate is connected is selected.
【００３９】可変遅延回路１２は、第１のカウンター１
６から送られるＮビットの制御信号ＣＤ１に従い、自単
位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが接
続された経路、あるいは単位遅延ゲートが何も接続され
ていない経路のいずれか一方を遅延経路選択回路によっ
て選択する。なお、第１の位相比較器１５は、入力され
た２つのクロックの位相関係からＵＰ信号あるいはＤＯ
ＷＮ信号のいずれか一方しか出力しないため、制御信号
ＣＤ１は１ビットづつ変化していく。したがって、可変
遅延回路１２の遅延時間は段階的に変化することにな
る。The variable delay circuit 12 includes a first counter 1
According to the N-bit control signal CD1 sent from the control unit 6, either a path to which 2M-1 unit delay gates included in the own unit delay circuit are connected or a path to which no unit delay gate is connected One is selected by the delay path selection circuit. The first phase comparator 15 determines whether the UP signal or the DO signal is present based on the phase relationship between the two input clocks.
Because only either one of the WN signal does not output the control signal C D1 is going to change one bit. Therefore, the delay time of the variable delay circuit 12 changes stepwise.
【００４０】このような動作は、第１の位相比較器１５
に入力される２つのクロック信号の位相が一致するまで
繰り返され、最終的に第１のセレクタ回路１１、可変遅
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のクロックＣＬＫ１の１周期（Ｔ１）に等
しくなる。Such an operation is performed by the first phase comparator 15
Are repeated until the phases of the two clock signals input to the first selector circuit 11 coincide with each other. Finally, the sum of the delay times of the first selector circuit 11, the variable delay circuit 12, and the second selector circuit 13 is equal to the first clock signal. It is equal to one cycle (T1) of CLK1.
【００４１】次に、遅延時間調整回路は、外部回路から
の選択信号にしたがって、第１のセレクタ回路１１が第
２のクロックＣＬＫ２を出力し、第２のセレクタ回路１
３が可変遅延バッファ回路１４にクロックを出力する第
２のモードに設定される。Next, in the delay time adjusting circuit, the first selector circuit 11 outputs the second clock CLK2 in accordance with the selection signal from the external circuit, and the second selector circuit 1
3 is set to the second mode for outputting a clock to the variable delay buffer circuit 14.
【００４２】このとき、第２の位相比較器１７には、第
２のクロックＣＬＫ２と、第１のセレクタ回路１１、可
変遅延回路１２、第２のセレクタ回路１３、及び可変遅
延バッファ回路１４を通過したクロックＣＬＫ２’とが
それぞれ入力される。At this time, the second phase comparator 17 passes the second clock CLK2 through the first selector circuit 11, the variable delay circuit 12, the second selector circuit 13, and the variable delay buffer circuit 14. The clock CLK2 ′ thus input is input.
【００４３】第２の位相比較器１７は、入力された２つ
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第２のカウンター１
８は第２の位相比較器１７の出力信号にしたがって可変
遅延バッファ回路１４の遅延時間を変化させるための制
御信号ＣＤ２を送出する。The second phase comparator 17 outputs an UP signal or a DOW according to the phase relationship between the two inputted clocks.
One of the N signals is output. Second counter 1
8 sends out a control signal CD2 for changing the delay time of the variable delay buffer circuit 14 according to the output signal of the second phase comparator 17.
【００４４】可変遅延バッファ回路１４は、第２のカウ
ンター１８からのＮビットの制御信号ＣＤ２に従い、自
単位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路によ
って選択する。なお、第２の位相比較器１７は、入力さ
れた２つのクロックの位相関係からＵＰ信号あるいはＤ
ＯＷＮ信号のいずれか一方しか出力しないため、制御信
号ＣＤ２は１ビットづつ変化していく。したがって、可
変遅延バッファ回路１４の遅延時間は段階的に変化する
ことになる。In accordance with the N-bit control signal CD 2 from the second counter 18, the variable delay buffer circuit 14 has a path connected to 2M−1 unit delay gates in its own unit delay circuit, or a unit. One of the paths to which no delay gate is connected is selected by the delay path selection circuit. Note that the second phase comparator 17 determines whether the UP signal or the D signal is based on the phase relationship between the two input clocks.
Because only either one of the OWN signal does not output the control signal C D2 is gradually changed one bit. Therefore, the delay time of the variable delay buffer circuit 14 changes stepwise.
【００４５】このような動作は、第２の位相比較器１７
に入力される２つのクロックの位相が一致するまで繰り
返され、最終的に第１のセレクタ回路１１、可変遅延回
路１２、第２のセレクタ回路１３、及び可変遅延バッフ
ァ回路１４の遅延時間の合計は、第２のクロックＣＬＫ
２の１周期（Ｔ１＋ΔＴ）に等しくなる。Such an operation is performed by the second phase comparator 17
Are repeated until the phases of the two clocks input to the first and second clocks coincide with each other. Finally, the sum of the delay times of the first selector circuit 11, the variable delay circuit 12, the second selector circuit 13, and the variable delay buffer circuit 14 becomes , The second clock CLK
2 (T1 + ΔT).
【００４６】ここで、第１のセレクタ回路１１、可変遅
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のモードにおいて既に第１のクロックＣＬ
Ｋ１の１周期分（Ｔ１）に調整されている。よって、可
変遅延バッファ回路１４の遅延時間は、第１のクロック
ＣＬＫ１と第２のクロックＣＬＫ２の周期差ΔＴに等し
くなる。Here, the sum of the delay times of the first selector circuit 11, the variable delay circuit 12, and the second selector circuit 13 is the first clock CL in the first mode.
It is adjusted to one cycle (T1) of K1. Therefore, the delay time of the variable delay buffer circuit 14 is equal to the cycle difference ΔT between the first clock CLK1 and the second clock CLK2.
【００４７】したがって、本実施例の遅延調整回路によ
れば、異なる周期を持つ２つのクロック信号の組み合わ
せによって、可変遅延バッファ回路１４の遅延時間を所
望の時間に容易に設定することができる。また、温度変
動などによって遅延時間の変化が生じた場合でも容易に
再調整することができる。Therefore, according to the delay adjusting circuit of this embodiment, the delay time of the variable delay buffer circuit 14 can be easily set to a desired time by combining two clock signals having different periods. Further, even when the delay time changes due to a temperature change or the like, it can be easily readjusted.
【００４８】また、第１実施例のように調整範囲が制限
されてしまうことがないため、可変遅延バッファ回路１
４の遅延時間を、可変遅延バッファ回路１４の単位遅延
ゲートの遅延時間と等しい時間単位で調整することがで
きる。Since the adjustment range is not limited as in the first embodiment, the variable delay buffer circuit 1
4 can be adjusted in a time unit equal to the delay time of the unit delay gate of the variable delay buffer circuit 14.
【００４９】（第３実施例）図５は本発明の遅延時間調
整回路の第３実施例の構成を示すブロック図である。(Third Embodiment) FIG. 5 is a block diagram showing a configuration of a delay time adjusting circuit according to a third embodiment of the present invention.
【００５０】図５に示すように、本実施例の遅延時間調
整回路は、第２実施例の可変遅延バッファ回路の入力側
に第３のセレクタ回路３１を設け、出力側に第４のセレ
クタ回路３２を設けた構成である。As shown in FIG. 5, the delay time adjusting circuit of the present embodiment has a third selector circuit 31 provided on the input side of the variable delay buffer circuit of the second embodiment and a fourth selector circuit provided on the output side. 32 is provided.
【００５１】第３のセレクタ回路３１の一方の入力端子
及び第４のセレクタ３２の一方の出力端子は、本実施例
の遅延時間調整回路を組み込む半導体集積回路の内部回
路とのインタフェースとして、例えば、それぞれＩ／Ｏ
回路に対して接続される。また、第３のセレクタ回路３
１の他方の入力は第２実施例と同様に第２のセレクタの
他方の出力端子と接続され、第４のセレクタ３２の他方
の出力は第２実施例と同様に第２の位相比較器に入力さ
れる。その他の構成は第２実施例と同様であるため、そ
の説明は省略する。One input terminal of the third selector circuit 31 and one output terminal of the fourth selector 32 serve as an interface with an internal circuit of a semiconductor integrated circuit incorporating the delay time adjusting circuit of this embodiment, for example, Each I / O
Connected to the circuit. Further, the third selector circuit 3
The other input of 1 is connected to the other output terminal of the second selector as in the second embodiment, and the other output of the fourth selector 32 is connected to the second phase comparator as in the second embodiment. Is entered. The other configuration is the same as that of the second embodiment, and the description is omitted.
【００５２】本実施例のような構成にした場合、遅延時
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路を半導体集
積回路でそのまま用いることができる。In the case of the configuration as in this embodiment, by incorporating the delay time adjusting circuit into a semiconductor integrated circuit such as an LSI, the variable delay buffer circuit after the delay time adjustment can be used as it is in the semiconductor integrated circuit.
【００５３】また、半導体集積回路を動作させている状
態でも、第３のセレクタ３１及び第４のセレクタを所定
のタイミングで切り換えることで、可変遅延バッファ回
路の遅延時間を変更することができる。Further, even when the semiconductor integrated circuit is operating, the delay time of the variable delay buffer circuit can be changed by switching the third selector 31 and the fourth selector at a predetermined timing.
【００５４】なお、本実施例では第２実施例の遅延時間
調整回路に２つのセレクタ回路を追加する構成を示した
が、第１実施例の可変遅延バッファ回路の入出力端にそ
れぞれセレクタ回路を設ける構成にしてもよい。この場
合も本実施例と同様の効果を得ることができる。In this embodiment, a configuration is shown in which two selector circuits are added to the delay time adjusting circuit of the second embodiment. However, a selector circuit is provided at each of the input / output terminals of the variable delay buffer circuit of the first embodiment. A configuration may be provided. In this case, the same effect as that of the present embodiment can be obtained.
【００５５】（第４実施例）図６は本発明の遅延時間調
整回路の第４実施例の構成を示すブロック図である。(Fourth Embodiment) FIG. 6 is a block diagram showing the configuration of a fourth embodiment of the delay time adjusting circuit according to the present invention.
【００５６】図６に示すように、本実施例の遅延時間調
整回路は、第２実施例の第２のカウンターの出力信号
（制御信号ＣＤ２）を、本実施例の遅延時間調整回路を
組み込む半導体集積回路で用いる他の可変遅延バッファ
回路４１に入力する構成である。その他の構成は第２実
施例と同様であるため、その説明は省略する。As shown in FIG. 6, the delay time adjusting circuit of the present embodiment incorporates the output signal (control signal C D2 ) of the second counter of the second embodiment with the delay time adjusting circuit of the present embodiment. This is a configuration for inputting to another variable delay buffer circuit 41 used in a semiconductor integrated circuit. The other configuration is the same as that of the second embodiment, and the description is omitted.
【００５７】本実施例のような構成にした場合、遅延時
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路と等しい遅
延時間に半導体集積回路で用いる他の可変遅延バッファ
回路４１の遅延時間を設定することができる。In the case of the configuration as in this embodiment, the delay time adjusting circuit is incorporated in a semiconductor integrated circuit such as an LSI so that the semiconductor integrated circuit can use the same delay time as the variable delay buffer circuit after the delay time adjustment. Of the variable delay buffer circuit 41 can be set.
【００５８】また、第３実施例と同様に、半導体集積回
路を動作させている状態でも、第１のセレクタ及び第２
のセレクタを所定のタイミングで切り換えることで、可
変遅延バッファ回路４１の遅延時間を変更することがで
きる。As in the third embodiment, even when the semiconductor integrated circuit is operating, the first selector and the second selector
Is switched at a predetermined timing, the delay time of the variable delay buffer circuit 41 can be changed.
【００５９】なお、本実施例では第２実施例の遅延時間
調整回路の第２のカウンターの出力信号を半導体集積回
路で用いる他の可変遅延バッファ回路４１に入力する構
成を示したが、第１実施例のカウンターの出力信号を半
導体集積回路で用いる他の可変遅延バッファ回路４１に
入力する構成にしてもよい。この場合も本実施例と同様
の効果を得ることができる。In this embodiment, a configuration is shown in which the output signal of the second counter of the delay time adjusting circuit of the second embodiment is input to another variable delay buffer circuit 41 used in a semiconductor integrated circuit. The output signal of the counter of the embodiment may be input to another variable delay buffer circuit 41 used in the semiconductor integrated circuit. In this case, the same effect as that of the present embodiment can be obtained.
【００６０】上記第１実施例〜第４実施例の遅延時間調
整回路によってその遅延時間が調整された可変遅延バッ
ファ回路は、可変アクティブディレイラインとして使用
することができる。The variable delay buffer circuit whose delay time has been adjusted by the delay time adjusting circuits of the first to fourth embodiments can be used as a variable active delay line.
【００６１】[0061]
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。Since the present invention is configured as described above, the following effects can be obtained.
【００６２】入力されるクロックの周波数を逓倍し、可
変遅延バッファ回路に出力する周波数逓倍回路と、周波
数逓倍回路から出力されるクロックと可変遅延バッファ
回路から出力されるクロックの位相を比較し、その位相
関係に応じた信号を出力する位相比較器と、位相比較器
の出力信号にしたがって可変遅延バッファ回路の遅延時
間を周波数逓倍回路から出力されるクロックの１周期分
の時間に一致させるための制御信号を出力するカウンタ
ーと、周波数逓倍回路から出力されるクロック及び遅延
時間調整回路が組み込まれる半導体集積回路の内部回路
からの信号が入力され、外部からの切り換え信号にした
がっていずれか一方を可変遅延バッファ回路に出力する
第１のセレクタ回路と、可変遅延バッファ回路から出力
される信号が入力され、外部からの切り換え信号にした
がって位相比較器または半導体集積回路の他の内部回路
のいずれか一方に出力する第２のセレクタ回路とを有す
ることで、可変遅延バッファ回路の遅延時間を、外部か
ら入力するクロックの１周期の所定倍に等しくさせるこ
とができる。したがって、可変遅延バッファ回路の遅延
時間を所望の時間に容易に調整することができる。The frequency of the input clock is multiplied and output to the variable delay buffer circuit, and the phase of the clock output from the frequency multiplier circuit and the phase of the clock output from the variable delay buffer circuit are compared. A phase comparator for outputting a signal corresponding to the phase relationship, and control for matching the delay time of the variable delay buffer circuit with the time of one cycle of the clock output from the frequency multiplier according to the output signal of the phase comparator Signal output counter , clock and delay output from frequency multiplier
Internal circuit of a semiconductor integrated circuit incorporating a time adjustment circuit
Signal is input from the
Output either one to the variable delay buffer circuit
Output from the first selector circuit and the variable delay buffer circuit
Signal is input and changed to an external switching signal.
Therefore phase comparator or other internal circuit of semiconductor integrated circuit
The delay time of the variable delay buffer circuit can be made equal to a predetermined multiple of one cycle of an externally input clock. Therefore, the delay time of the variable delay buffer circuit can be easily adjusted to a desired time.
【００６３】また、周期の異なる第１のクロック及び第
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。The first clock and the second clock having different periods are input, and the first clock is output in the first mode set according to the external selection signal. A first mode for outputting a second clock in a second mode set later according to a selection signal
A variable delay circuit that delays a clock output from the first selector by a predetermined time so as to be changeable,
The clock output from the variable delay circuit is input and the first
In the mode, the clock is output from one output terminal,
A second selector for outputting a clock from the other output terminal to the variable output buffer circuit in the second mode;
In the first mode, a first phase comparator that compares the phase of the clock output from one output terminal of the second selector with the phase of the first clock and outputs a signal corresponding to the phase relationship; In the first mode, a first control signal for matching the phase of the clock output from one output terminal of the second selector with the phase of the first clock in accordance with the output signal of the first phase comparator is output. A first counter that outputs a signal, and a second phase comparator that compares a phase of a clock output from the variable delay buffer circuit with a second clock in the second mode and outputs a signal corresponding to the phase relationship. And a second control signal for matching the phase of the clock output from the variable delay buffer circuit with the second clock in accordance with the output signal of the second phase comparator in the second mode. No. Of it and a counter, a delay time of the variable delay buffer circuit can be equal to the time of the first clock period and the difference between the period of the second clock input from the outside.
【００６４】したがって、異なる周期を持つ２つのクロ
ック信号の組み合わせによって、可変遅延バッファ回路
の遅延時間を所望の時間に容易に設定することができ
る。また、温度変動などによって遅延時間の変化が生じ
た場合でも容易に再調整することができる。Therefore, the delay time of the variable delay buffer circuit can be easily set to a desired time by combining two clock signals having different periods. Further, even when the delay time changes due to a temperature change or the like, it can be easily readjusted.
【００６５】さらに、可変遅延バッファ回路の入出力と
遅延時間調整回路が組み込まれる半導体集積回路の内部
回路とをインタフェースするためのセレクタ回路を設け
ることで、遅延時間調整後の可変遅延バッファ回路を半
導体集積回路でそのまま用いることができる。また、半
導体集積回路を動作させている状態でも可変遅延バッフ
ァ回路の遅延時間を変更することができる。Further, by providing a selector circuit for interfacing the input / output of the variable delay buffer circuit and the internal circuit of the semiconductor integrated circuit in which the delay time adjustment circuit is incorporated, the variable delay buffer circuit after the delay time adjustment can be provided by the semiconductor. It can be used as is in an integrated circuit. Further, the delay time of the variable delay buffer circuit can be changed even while the semiconductor integrated circuit is operating.
【００６６】また、可変遅延バッファ回路の遅延時間を
設定するための制御信号を遅延時間調整回路が組み込ま
れる半導体集積回路が備える他の可変遅延バッファ回路
に対して出力することで、半導体集積回路を動作させて
いる状態でも、半導体集積回路が備える可変遅延バッフ
ァ回路の遅延時間を変更することができる。Further, by outputting a control signal for setting the delay time of the variable delay buffer circuit to another variable delay buffer circuit provided in the semiconductor integrated circuit in which the delay time adjusting circuit is incorporated, the semiconductor integrated circuit can be controlled. Even during the operation, the delay time of the variable delay buffer circuit included in the semiconductor integrated circuit can be changed.
【図１】本発明の遅延時間調整回路の第１実施例の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a first embodiment of a delay time adjusting circuit of the present invention.
【図２】図１に示した可変遅延バッファ回路の一構成例
を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of a variable delay buffer circuit illustrated in FIG. 1;
【図３】本発明の遅延時間調整回路の第２実施例の構成
を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a second embodiment of the delay time adjusting circuit of the present invention.
【図４】図３に示した可変遅延回路の一構成例を示すブ
ロック図である。FIG. 4 is a block diagram illustrating a configuration example of a variable delay circuit illustrated in FIG. 3;
【図５】本発明の遅延時間調整回路の第３実施例の構成
を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a third embodiment of the delay time adjusting circuit of the present invention.
【図６】本発明の遅延時間調整回路の第４実施例の構成
を示すブロック図である。FIG. 6 is a block diagram showing the configuration of a delay time adjusting circuit according to a fourth embodiment of the present invention.
１ 周波数逓倍回路 ２、１４、４１ 可変遅延バッファ回路 ３ 位相比較器 ４ カウンター １１ 第１のセレクタ回路 １２ 可変遅延回路 １３ 第２のセレクタ回路 １５ 第１の位相比較器 １６ 第１のカウンター １７ 第２の位相比較器 １８ 第２のカウンター ２０1〜２０N 単位遅延回路 ２１ 単位遅延ゲート ２２ 遅延経路選択回路 ２３ バッファ回路 ３１ 第３のセレクタ回路 ３２ 第４のセレクタ回路Reference Signs List 1 frequency multiplier circuit 2, 14, 41 variable delay buffer circuit 3 phase comparator 4 counter 11 first selector circuit 12 variable delay circuit 13 second selector circuit 15 first phase comparator 16 first counter 17 second the phase comparator 18 the second counter 20 1 to 20 N unit delay circuit 21 unit delay gate 22 delay path selecting circuit 23 the buffer circuit 31 the third selector circuit 32 and the fourth selector circuits
Claims (9)
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 入力されるクロックの周波数を逓倍し、前記可変遅延バ
ッファ回路に出力する周波数逓倍回路と、 前記周波数逓倍回路から出力されるクロックと前記可変
遅延バッファ回路から出力されるクロックの位相を比較
し、その位相関係に応じた信号を出力する位相比較器
と、 前記位相比較器の出力信号にしたがって前記可変遅延バ
ッファ回路の遅延時間を前記周波数逓倍回路から出力さ
れるクロックの１周期分の時間に一致させるための制御
信号を出力するカウンターと、前記周波数逓倍回路から出力されるクロック及び遅延時
間調整回路が組み込まれる半導体集積回路の内部回路か
らの信号が入力され、外部からの切り換え信号にしたが
っていずれか一方を前記可変遅延バッファ回路に出力す
る第１のセレクタ回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記位相
比較器または前記半導体集積回路の他の内部回路のいず
れか一方に出力する第２のセレクタ回路と、 を有する遅延時間調整回路。1. A delay time adjusting circuit for setting the delay time of a variable delay buffer circuit capable of adjusting a delay time to a desired value, wherein the frequency of an input clock is multiplied and the variable delay A frequency multiplier that outputs to the buffer circuit; and a phase comparator that compares phases of a clock output from the frequency multiplier and a clock output from the variable delay buffer circuit, and outputs a signal corresponding to the phase relationship. , a counter for outputting a control signal for synchronizing in accordance with an output signal of said phase comparator to the variable delay buffer circuit one cycle time of the clock delay time output from the frequency multiplier of the frequency multiplier Clock output from circuit and delay
The internal circuit of the semiconductor integrated circuit in which the adjustment circuit is incorporated
These signals are input, and the
Output to the variable delay buffer circuit.
And a signal output from the variable delay buffer circuit.
The phase according to the external switching signal.
Either a comparator or another internal circuit of the semiconductor integrated circuit
And a second selector circuit for outputting to either one of the delay time adjusting circuits.
に対して出力される 請求項１記載の遅延時間調整回路。2. The variable delay buffer circuit according to claim 1, wherein the control signal is a variable delay buffer circuit provided in the semiconductor integrated circuit.
2. The delay time adjusting circuit according to claim 1, wherein the delay time adjusting circuit outputs the delay time adjusting signal.
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 周期の異なる第１のクロック及び第２のクロックが入力
され、外部からの選択信号にしたがって設定される第１
のモードのとき前記第１のクロックを出力し、前記第１
のモードの後に前記選択信号にしたがって設定される第
２のモードのとき前記第２のクロックを出力する第１の
セレクタと、 前記第１のセレクタから出力されるクロックを変更可能
に所定時間だけ遅延さ せる可変遅延回路と、 前記可変遅延回路から出力されるクロックが入力され、
前記第１のモードのとき一方の出力端子から該クロック
を出力し、前記第２のモードのとき他方の出力端子から
前記可変出力バッファ回路に対して該クロックを出力す
る第２のセレクタと、 前記第１のモードのとき、前記第２のセレクタの一方の
出力端子から出力されるクロックと前記第１のクロック
の位相を比較し、その位相関係に応じた信号を出力する
第１の位相比較器と、 前記第１のモードのとき、前記第１の位相比較器の出力
信号にしたがって前記第２のセレクタの一方の出力端子
から出力されるクロックと前記第１のクロックの位相を
一致させるための第１の制御信号を出力する第１のカウ
ンターと、 前記第２のモードのとき、前記可変遅延バッファ回路か
ら出力されるクロックと前記第２のクロックの位相を比
較し、その位相関係に応じた信号を出力する第２の位相
比較器と、 前記第２のモードのとき、前記第２の位相比較器の出力
信号にしたがって前記可変遅延バッファ回路から出力さ
れるクロックと前記第２のクロックの位相を一致させる
ための第２の制御信号を出力する第２のカウンターと、 を有する 遅延時間調整回路。3. A variable delay buffer capable of adjusting a delay time.
Delay for setting the delay time of the circuit to a desired value
A time adjustment circuit, wherein a first clock and a second clock having different periods are input.
And a first set according to a selection signal from the outside.
The first clock is output in the mode of
After the mode of the second, set in accordance with the selection signal
A first mode for outputting the second clock in the mode of 2
Selector and clock output from the first selector can be changed
A variable delay circuit that delays by a predetermined time, and a clock output from the variable delay circuit,
In the first mode, the clock is supplied from one of the output terminals.
From the other output terminal in the second mode.
Outputting the clock to the variable output buffer circuit.
A second selector, and one of the second selectors in the first mode.
A clock output from an output terminal and the first clock
And outputs a signal according to the phase relationship
A first phase comparator, and an output of the first phase comparator when in the first mode.
One output terminal of the second selector according to a signal
And the phase of the clock output from the first clock
A first cow outputting a first control signal for matching
The variable delay buffer circuit in the second mode.
The phase of the clock output from the second clock and the phase of the second clock are compared.
And outputs a signal corresponding to the phase relationship.
A comparator and, when in the second mode, an output of the second phase comparator
Output from the variable delay buffer circuit according to the signal.
The phase of the clock to be synchronized with the phase of the second clock
Delay time adjustment circuit comprises a second counter, the outputs of the second control signal for.
子から出力されるクロック及び遅延時間調整回路が組み
込まれる半導体集積回路の内部回路からの信号が入力さ
れ、外部からの切り換え信号にしたがっていずれか一方
を前記可変遅延バッファ回路に出力する第３のセレクタ
回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記第２
の位相比較器または前記半導体集積回路の他の内部回路
のいずれか一方に出力する第４のセレクタ回路と、 を有する請求項３記載の 遅延時間調整回路。 4. The other output terminal of the second selector circuit
Clock and delay time adjustment circuit
Signal from the internal circuit of the semiconductor integrated circuit
One of them according to the external switching signal
Selector for outputting a signal to the variable delay buffer circuit
Circuit and a signal output from the variable delay buffer circuit are input.
The second switching signal according to the external switching signal.
Phase comparator or other internal circuit of the semiconductor integrated circuit
4. The delay time adjusting circuit according to claim 3 , further comprising: a fourth selector circuit that outputs the signal to any one of the following .
に対して出力される 請求項３または４記載の遅延時間調
整回路。 5. The variable delay buffer circuit according to claim 1, wherein the second control signal is a variable delay buffer circuit provided in the semiconductor integrated circuit.
The delay time adjusting circuit according to claim 3 , wherein the delay time adjusting circuit outputs the delay time.
るいは直列に接続された複数の単位遅延ゲート、及び前
記単位遅延ゲートを前記可変遅延バッファ回路の遅延時
間の設定に用いるか否かを選択するための遅延経路選択
回路を備えた、遅延時間がそれぞれ異なる複数の単位遅
延回路と、 駆動能力を高めるためのバッファ回路と、 を有する 請求項１乃至５のいずれか１項記載の遅延時間
調整回路。 6. The variable delay buffer circuit delays an input clock by a predetermined time.
Or a plurality of unit delay gates connected in series, and
When the unit delay gate is delayed by the variable delay buffer circuit,
Path selection to select whether or not to use between settings
Multiple delay units with different delay times
Extension circuit and the delay time adjustment circuit according to any one of claims 1 to 5 having, a buffer circuit for increasing the drive capability.
ら見て第Ｍ番目の前記単位遅延回路が備える前記単位遅
延ゲートの数は、２ M-1 個である請求項６記載の遅延時
間調整回路。7. An input terminal of said variable delay buffer circuit.
The unit delay included in the M-th unit delay circuit,
The number of extension gates, 2 M-1 or a delay time adjustment circuit according to claim 6, wherein.
るいは直列に接続された複数の単位遅延ゲート、及び前
記単位遅延ゲートを前記可変遅延回路の遅延時間の設定
に用いるか否かを選択するための遅延経路選択回路を備
えた、遅延時間がそれぞれ異なる複数の単位遅延回路を
有する 請求項３乃至５のいずれか１項記載の遅延時間調
整回路。 8. The variable delay circuit delays an input clock by a predetermined time.
Or a plurality of unit delay gates connected in series, and
Setting the delay time of the variable delay circuit to the unit delay gate
There is a delay path selection circuit to select whether to use
Multiple unit delay circuits with different delay times
Delay time adjusting circuit according to any one of claims 3 to 5 having.
Ｍ番目の前記単位遅延回路が備える前記単位遅延ゲート
の数は、２ M-1 個である請求項８記載の遅延時間調整回
路。9. A variable delay circuit as viewed from an input terminal thereof.
The unit delay gate included in the M-th unit delay circuit
Number, 2 M-1 or a delay time adjustment circuit according to claim 8, wherein the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577098A JP3156781B2 (en) | 1998-12-04 | 1998-12-04 | Delay time adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577098A JP3156781B2 (en) | 1998-12-04 | 1998-12-04 | Delay time adjustment circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174594A JP2000174594A (en) | 2000-06-23 |
| JP3156781B2 true JP3156781B2 (en) | 2001-04-16 |
Family
ID=18378865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34577098A Expired - Fee Related JP3156781B2 (en) | 1998-12-04 | 1998-12-04 | Delay time adjustment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156781B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706623B1 (en) | 2005-01-14 | 2007-04-11 | 삼성전자주식회사 | Delay control circuit and method for controlling delay of a semiconductor device |
| JP4655683B2 (en) | 2005-03-01 | 2011-03-23 | 日本電気株式会社 | Slew rate adjustment circuit and slew rate adjustment method |
| JP6332397B2 (en) | 2016-10-14 | 2018-05-30 | 日本電気株式会社 | Slew rate adjustment circuit and slew rate adjustment method |
-
1998
- 1998-12-04 JP JP34577098A patent/JP3156781B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000174594A (en) | 2000-06-23 |
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