JP3153809B2 - 半導体装置 - Google Patents
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Description
し、特に、ダイパッドの一面をパッケージ外に露出させ
た構造を有する半導体装置に関する。
造として、現在最も広く普及しているのは、QFP(Qua
d Flat Package)、TQFP(Thin Quad Flat Packag
e)、SOP(Small Out-line Package)などの、外部接続
端子としてリードフレームを用いたパッケージである。
リードフレームを用いたパッケージは、実装できる接続
端子数や小型化の面でBGA(Ball Grid Array)やCS
P(Chip Size Package)など後発のパッケージに比して
不利ではあるが、量産性、実装信頼性、低コストで実現
できるなどの面において優位性があり、今後もその需要
が見込まれている。
般に、該リードフレームにより与えられるダイパッドを
備えている。半導体チップを樹脂によりパッケージ化す
る前に、該半導体チップをダイパッド上に固定すること
によって、パッケージ後のリードフレーム(特に、その
インナーリード)と半導体チップ(特に、その電極パッ
ド)の相対的位置関係を保証することができる。
ては、他の構造のパッケージと同様に内部発熱の問題が
あり、従来から半導体チップの熱を効率的にパッケージ
外へ逃すための種々の方法が講じられている。半導体チ
ップの熱を効率的にパッケージの外部へ逃す一つの方法
は、上記ダイパッドの一面をパッケージ樹脂から外側へ
露出させることである。パッケージの外に露出されたダ
イパッドの面は、外気に触れる又は半導体装置の実装基
板上に形成した熱伝導性の良い金属パターンへ接触され
るので、半導体チップで生じる熱は、ダイパッドを介し
て効率的にパッケージの外へ放出される。
パッケージの外へ露出した場合の一つの問題点は、パッ
ケージの強度を低下させる可能性があることである。す
なわち、この種の構造の半導体装置においては、ダイパ
ッドはパッケージの外形の一部を構成し、従って、パッ
ケージの外側に露出したダイパッドとパッケージ樹脂と
の界面が存在する。パッケージ樹脂と金属製ダイパッド
の相互接着性は必ずしも良くないので、半田リフローの
際や環境温度の急激な変化等で、該界面から樹脂にクラ
ックを生じさせることがある。
ッケージの外側に露出させた構造の半導体装置におい
て、上記パッケージ樹脂とダイパッドとの界面の接合強
度を高め、該界面に起因するパッケージのクラックを低
減することにある。
本発明の半導体装置は、半導体チップと、上記半導体チ
ップを載置するダイパッドと上記半導体チップの回路に
電気的に接続される複数のリードとを有するリードフレ
ームと、上記半導体チップを封止する樹脂パッケージと
を有し、上記ダイパッドは、上記樹脂パッケージ内で上
記半導体チップを載置する第1の面と、上記樹脂パッケ
ージから外へ露出されて半導体装置の外形の一部を形成
する第2の面と、上記第1の面側に屈曲されると共に上
記樹脂パッケージ内に位置されている周囲端部と、上記
ダイパッドの半導体チップ載置領域よりも外側に位置し
上記第1の面と上記第2の面とを連通する複数の孔とを
備える。
の孔が当該ダイパッドの半導体チップ載置領域よりも外
側に位置することが好ましい。
イパッドの各辺に沿って所定間隔で位置すること、特
に、ダイパッドの周囲端部の屈曲線上に位置することが
好ましい。
沿って説明する。図1は、本発明の一実施形態に係るT
QFPタイプの半導体装置の断面図である。図におい
て、半導体装置10は、リードフレームにより与えられ
る方形のダイパッド20及びその周囲に延びる多数の導
体リード30を含む。このリードフレームは、鉄・ニッ
ケル合金、銅を主成分とする合金等の金属材料からな
る。半導体集積回路チップ(以下、半導体チップ11と
いう)は、その回路を形成した面(以下、主面という)
を上にして、上記ダイパッド20上に接着層12を介し
て固定される。
て電極パッド11aの列が配置されている。導体リード
30の半導体チップ11寄りの端部はインナーリードと
呼ばれる。各導体リードのインナーリードは、各電極パ
ッド11aに対応して配置されている。対応するインナ
ーリードと電極パッド11aとは、ワイヤボンディング
により施される導体ワイヤ13によって電気的に接続さ
れる。導体リード30の外側の端部は、アウターリード
と呼ばれる。金属製リードフレームを用いた従来から知
られる一般的なパッケージにおける場合と同様に、本実
施形態においては、アウターリードは製造の最終工程
で、その先端が外部基板上へ接触できるようにパッケー
ジの実装面側に曲げられる。
ンスファーモールドによりパッケージングされる。パッ
ケージング材料である樹脂、すなわち樹脂パッケージ1
4は、半導体チップ11、リードフレームにより与えら
れるダイパッド20及び導体リード30を封止し、半導
体装置10の外形を形成する。ここで、上記ダイパッド
20は、その下面20aが樹脂パッケージ14から外へ
露出される。すなわち、ダイパッドの下面20aは、樹
脂パッケージ14の下面と同一平面上で連続しており、
半導体装置10の下面の一部を構成している。露出され
たダイパッド20の面から半導体チップ11の熱が外部
へ放出され、半導体装置10の熱による故障や誤動作が
低減される。
の周囲21は、上方に屈曲され、更に該屈曲された位置
には、多数の孔22が形成されている。図2及び図3
は、図1に示した半導体装置10のダイパッド20の詳
細を示したものであり、それぞれ平面図、図2のA−A
線における断面図を示している。以下、図1と共にこれ
らの図を参照しつつ、ダイパッド20の形状上の特徴に
ついて説明する。
の四隅に腕23を有する。腕23は、リードフレームの
枠に対しダイパッド20を支承するためのものであり、
導体リード30と同様に、リードフレームの枠に向かっ
て延びている。腕23は、多数の導体リード30によっ
て形成する面よりも下方にダイパッド20を支承するた
めに、図では示されていないが、途中で段階的に曲げら
れている。ダイパッドの周囲21は、図3で特に明らか
なように、所定角度で上方に屈曲されている。ダイパッ
ドの周囲21は、上記腕23によって各辺で相互に分離
され、かつ各辺に沿って形成された溝20bによってそ
の屈曲が所望の位置で容易できるようにされる。本発明
においては、上記ダイパッド20の周囲21を上方に屈
曲させたことによって、トランスファーモールドの段階
で、屈曲させた周囲21の下側に樹脂が入り込むことが
重要である。この結果、ダイパッドの中央の領域は、樹
脂パッケージの外へ露出されるけれども、該周囲21は
樹脂によって包囲され、樹脂パッケージに対するダイパ
ッド20の一体性が強固なものとなる。一つの実施例で
周囲21は、その各辺から0.4mmの位置で約30度上方に
屈曲されている。トランスファーモールドの際における
上記樹脂の安定した回り込みを保証するために、この屈
曲角は10〜40度程度が好ましい。
の孔22が形成されている。本実施形態において各孔2
2は、周囲21を屈曲した位置、すなわち屈曲線上に沿
って配置されている。すなわち、各孔22は、ダイパッ
ド20における半導体チップ11の搭載領域の外側に配
置されている。図3で明らかなように、パッケージを構
成する樹脂は、上記屈曲線の位置まで至っているが、少
なくとも各孔22の一部は、樹脂パッケージ14から外
へ露出しており、これによってダイパッド20の上面側
が孔22を介してパッケージの外へ連通している。ダイ
パッド20上に複数の孔22を配置する目的は、半田リ
フロー時においてダイパッドの周囲からパッケージの下
面側に向けて生じることがあるクラックを抑えるためで
ある。半導体チップ11とダイパッド20の界面には、
通常、微量の水蒸気が存在し、半田リフロー時に、これ
が爆発することによりダイパッドと半導体チップの接合
を剥離するように作用するエネルギーが発生することが
ある。このエネルギーは、ダイパッドの面を高速で伝播
する。しかし、周囲を屈曲させた構造のダイパッドにお
いては上述のように周囲がパッケージの樹脂で包囲され
ているので、該エネルギーは逃げ場を失って、最短でパ
ッケージの外へ至ることができる樹脂の位置にクラック
を生じさせる。
22がこのエネルギーをダイパッドの周囲に伝播させる
ことなく、パッケージの外部へ開放させる。ダイパッド
の面に生じたエネルギーは、ダイパッドの周囲に向けて
伝播するが、孔22の位置に至ると、該孔を通ってパッ
ケージの外側に放出される。その結果、パッケージのク
ラックが効果的に防止される。孔22を有さないダイパ
ッドを備えた半導体パッケージと、本実施形態に従い孔
22を有するダイパッドを備えた半導体パッケージにつ
いて、パッケージクラックの評価を行った結果、前者に
ついては、30個のサンプル中10個のパッケージにつ
いてクラックが確認されたが、後者については、80個
のサンプル中クラックが存在するパッケージは確認され
なかった。
さは、9.1mmで、各辺に沿って直径0.3mmの孔22を6個
形成した。もっとも、孔22は上述のように上記剥離エ
ネルギーをパッケージ外へ開放するために機能するもの
であるから、該孔がパッケージの下側に開放されたもの
であれば、その配置、形状、個数等は上記実施形態のも
のに限定されない。例えば、ダイパッドに形成される孔
は、その一部がパッケージの外側へ開放されるものであ
る限り、ダイパッドの周囲端部から中央に向けて延びる
切り欠き等であっても良い。
置においては、ダイパッドの周囲21を屈曲して樹脂パ
ッケージ内に位置させると共に、パッケージ外へ連通す
る複数の孔22を形成した。これによって、ダイパッド
20と樹脂パッケージ14の一体性を強固にしつつ、ダ
イパッドの周囲から生じることがあるクラックの問題を
排除することができる。
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。実施形態
においては、半導体チップを実装するダイパッドの構造
が重要である。半導体チップの実装方法(それがワイヤ
ボンディングによるか、フリップチップによるかな
ど)、導体リードの形状、配置、外部実装基板への実装
方法、ダイパッドが実装基板上のランドに対し、接合さ
れるものであるか、非接触のものであるかに拘わらず本
発明が適用可能であることは、当業者をして明らかであ
ろう。
をパッケージ樹脂の外側に露出させた構造の半導体装置
において、上記パッケージ樹脂とダイパッドとの界面の
接合強度を高め、該界面に起因するパッケージのクラッ
クを低減することができる。特に本発明においては、パ
ッケージ樹脂から露出されたダイパッドの位置に複数の
孔を設けているので、半田リフロー時においてダイパッ
ドと半導体チップの界面における水蒸気爆発により生
じ、その面を伝播する剥離エネルギーが、該孔を通って
パッケージの外側に放出される。このため、ダイパッド
の周囲に至る該エネルギーを小さくすることができ、そ
の部分におけるパッケージクラックの発生を一層低減す
る。
導体装置の断面図である。
である。
Claims (7)
- 【請求項1】 半導体チップと、 上記半導体チップを載置するダイパッドと上記半導体チ
ップの回路に電気的に接続される複数のリードとを有す
るリードフレームと、 上記半導体チップを封止する樹脂パッケージと、 を有し、上記ダイパッドは、上記樹脂パッケージ内で上
記半導体チップを載置する第1の面と、上記樹脂パッケ
ージから外へ露出されて半導体装置の外形の一部を形成
する第2の面と、上記第1の面側に屈曲されると共に上
記樹脂パッケージ内に位置されている周囲端部と、上記
ダイパッドの半導体チップ載置領域よりも外側に位置し
上記第1の面と上記第2の面とを連通する複数の孔とを
備える半導体装置。 - 【請求項2】 上記ダイパッドの複数の孔が当該ダイパ
ッドの各辺に沿って所定間隔で位置する請求項1に記載
の半導体装置。 - 【請求項3】 上記ダイパッドの複数の孔が当該ダイパ
ッドの周囲端部の屈曲線上に位置する請求項2に記載の
半導体装置。 - 【請求項4】 上記樹脂パッケージの樹脂が上記複数の
孔内に充填されている請求項1、2又は3に記載の半導
体装置。 - 【請求項5】 上記ダイパッドの複数の孔が直径0.2mm
以上の円孔である請求項1、2、3又は4に記載の半導
体装置。 - 【請求項6】 上記ダイパッドの各孔のピッチが1.4mm
以下である請求項5に記載の半導体装置。 - 【請求項7】 上記ダイパッドの周囲端部の屈曲の角度
が10°〜40°の範囲にある請求項1、2、3、4、
5又は6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15192799A JP3153809B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15192799A JP3153809B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000340730A JP2000340730A (ja) | 2000-12-08 |
JP3153809B2 true JP3153809B2 (ja) | 2001-04-09 |
Family
ID=15529252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP3153809B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100859700B1 (ko) * | 2001-11-15 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 양호한 열방출을 위한 패드 노출형 반도체 패키지 |
JP2007328271A (ja) * | 2006-06-09 | 2007-12-20 | Mitsubishi Electric Corp | ミラー |
JP2010040846A (ja) * | 2008-08-06 | 2010-02-18 | Yamaha Corp | 半導体装置及び半導体装置の製造方法 |
JP2010192930A (ja) * | 2010-04-30 | 2010-09-02 | Rohm Co Ltd | アイランド露出型半導体装置 |
-
1999
- 1999-05-31 JP JP15192799A patent/JP3153809B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2000340730A (ja) | 2000-12-08 |
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