JP2765606B2 - 半導体パッケージ構造 - Google Patents

半導体パッケージ構造

Info

Publication number
JP2765606B2
JP2765606B2 JP17542692A JP17542692A JP2765606B2 JP 2765606 B2 JP2765606 B2 JP 2765606B2 JP 17542692 A JP17542692 A JP 17542692A JP 17542692 A JP17542692 A JP 17542692A JP 2765606 B2 JP2765606 B2 JP 2765606B2
Authority
JP
Japan
Prior art keywords
silicon
semiconductor package
package structure
mold
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17542692A
Other languages
English (en)
Other versions
JPH0621271A (ja
Inventor
明照 ▲頼▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Consejo Superior de Investigaciones Cientificas CSIC
Original Assignee
Consejo Superior de Investigaciones Cientificas CSIC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Consejo Superior de Investigaciones Cientificas CSIC filed Critical Consejo Superior de Investigaciones Cientificas CSIC
Priority to JP17542692A priority Critical patent/JP2765606B2/ja
Publication of JPH0621271A publication Critical patent/JPH0621271A/ja
Application granted granted Critical
Publication of JP2765606B2 publication Critical patent/JP2765606B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、シリコン・オン・シリ
コン−デバイスのトランスファモールドパッケージにお
ける半導体パッケージ構造に関する。
【0002】
【従来の技術】近年、図3に示すようなシリコン基板2
上にシリコンチップ1をバンプ3を介してフリップチッ
プボンディング接続するシリコン・オン・シリコン実装技
術の開発が盛んに進められている。このシリコン・オン・
シリコン実装技術は大サイズチップの搭載が容易であ
り、信頼性にも優れ、多機能化・大容量化・高密度化が容
易である等の特徴を有している。すなわち、シリコン・
オン・シリコン実装技術は次世代の高密度実装技術とし
て大きく期待される技術なのである。
【0003】シリコン・オン・シリコン−デバイスのパッ
ケージング方法としては、図4に示すようなトランスフ
ァモールドパッケージ形態が一つの手法として考えられ
ている。このトランスファモールドパッケージは次のよ
うなプロセスによって形成される。 (1) シリコン基板2上にシリコンチップ1をバンプ3
を介してフリップチップボンディング接続したシリコン
・オン・シリコン−デバイスをリードフレーム4上にダイ
ホンディングする。 (2) シリコン・オン・シリコン−デバイスの端子とリー
ドフレーム4とをワイヤー5によってワイヤーボンディ
ングする。 (3) 必要に応じて、シリコンチップ1とシリコン基板
2との間に界面樹脂7を注入する。 (4) 金型にモールド樹脂8を流し込みトランスファモ
ールドする。
【0004】
【発明が解決しようとする課題】しかしながら、上述の
ようなトランスファモールドパッケージによってシリコ
ン・オン・シリコン−デバイスをパッケージングした場合
には、一般的にシリコンチップ1の裏面とモールド樹脂
との密着性が悪い。したがって、温度サイクルテストの
ような信頼性試験において、図5に示すように、シリコ
ンチップ1の裏面エッジ部からモールド樹脂8の表面に
かけてパッケージクラック9が生じ易くなるという問題
がある。
【0005】そこで、この発明の目的は、パッケージク
ラックの発生を防止して大きく寿命を向上させることが
できる半導体パッケージ構造を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、第1の発明は、シリコン回路配線板に他のシリコン
回路配線板をフリップチップボンディング接続によって
搭載したシリコン・オン・シリコン−デバイスをトランス
ファモールドパッケージングした半導体パッケージ構造
において、上記シリコン回路配線板の裏面におけるモー
ルド樹脂との界面に有機系の耐熱性接着剤をコーティン
グしたことを特徴としている。
【0007】また、第2の発明は、第1の発明の半導体
パッケージ構造において、上記有機系の耐熱性接着剤は
ポリイミド系樹脂であることを特徴としている。
【0008】
【作用】第1の発明では、シリコン回路配線板に他のシ
リコン回路配線板をフリップチップボンディング接続に
よって搭載したシリコン・オン・シリコン−デバイスをト
ランスファモールドパッケージングする際に、上記シリ
コン回路配線板の裏面におけるモールド樹脂との界面に
有機系の耐熱性接着剤がコーティングされる。こうし
て、上記シリコン回路配線板の裏面とモールド樹脂との
密着性が改善される。
【0009】第2の発明では、上記有機系の耐熱性接着
剤としてポリイミド系樹脂が用いられて、上記シリコン
回路配線板の裏面とモールド樹脂との密着性が容易に且
つ効果的に改善される。
【0010】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。本実施例は、シリコン・オン・シリコン−デバ
イスのシリコンチップの裏面に、モールド樹脂との密着
性を促進するような有機系の耐熱性接着剤をコーティン
グすることによってパッケージクラックの発生を防止す
るものである。
【0011】図1は本実施例の半導体パッケージ構造に
おける一例を示し、図4および図5と同じ部品について
は同じ番号を付している。図1は、シリコンチップ1の
裏面に上記有機系の耐熱性接着剤としてのポリイミド系
樹脂11をコーティングしたトランスファモールドパッ
ケージ品である。このような構造のトランスファモール
ドパッケージ品は、上述した従来のトランスファモール
ドパッケージ・プロセスにおける(2)のワイヤーボンデ
ィングプロセスの後に、シリコンチップ1裏面にポリイ
ミド系樹脂11をコーティングするプロセスを挿入する
ことによって形成できる。
【0012】こうして得られたトランスファモールドパ
ッケージ品および図4に示す従来のトランスファモール
ド方法によるパッケージ品を用いて、実際に温度サイク
ル試験(−65℃⇔150℃)を実施した。その結果、図
4に示すようにシリコンチップ1の裏面にポリイミド系
樹脂をコーティングしない場合には200サイクルでパ
ッケージクラックが生じたのに対し、本実施例における
ポリイミド系樹脂11をコーティングしたパッケージ品
は600サイクル後でもパッケージクラックは発生しな
い。この結果、上記シリコンチップ1の裏面に有機系の
耐熱性接着剤であるポリイミド系樹脂11をコーティン
グすることによって、シリコンチップ1とモールド樹脂
8との密着性が促進されてパッケージクラックの発生が
防止されることが立証された。
【0013】図2は、図1とは異なる実施例における半
導体パッケージ構造を示す。本実施例においては、シリ
コンチップ1の裏面に加えてリードフレームダイパッド
4の裏面にもポリイミド系樹脂11をコーティングす
る。こうすることによって、上記リードフレームダイパ
ッド4とモールド樹脂8との密着性が促進される。した
がって、シリコンチップ1の裏面エッジ部からモールド
樹脂8の表面にかけのパッケージクラックのみならず、
リードフレームダイパッド4の裏面からモールド樹脂8
の表面にかけてのパッケージクラックも防止できる。
【0014】したがって、本実施例によれば、さらなる
パッケージクラック発生防止効果を奏する。
【0015】上記各実施例においては、上記シリコン基
板2上に1つのシリコンチップ1を搭載したシリコン・
オン・シリコン−デバイスの場合について説明したが、
多数個のシリコンチップが搭載されたシリコン・オン・シ
リコン−デバイスであっても同様の効果が得られること
は言うまでもない。また、この発明における上記有機系
の耐熱性接着剤はポリイミド系樹脂に限定されないこと
も言うまでもない。
【0016】
【発明の効果】以上より明らかなように、第1の発明の
半導体パッケージ構造は、シリコン・オン・シリコン−デ
バイスをトランスファモールドパッケージングする際
に、上記シリコン回路配線板の裏面におけるモールド樹
脂との界面に有機系の耐熱性接着剤をコーティングした
ので、上記シリコン回路配線板の裏面とモールド樹脂と
の密着性が向上する。したがって、この発明によれば、
温度サイクルテストのような信頼性試験において、シリ
コン回路配線板の裏面エッジからモールド樹脂側へのパ
ッケージクラックの発生を防止でき、シリコン回路配線
板の寿命を大きく向上できる。
【0017】また、第2の発明の半導体パッケージ構造
は、上記有機系の耐熱性接着剤としてポリイミド系樹脂
を使用したので、上記シリコン回路配線板の裏面とモー
ルド樹脂との密着性を容易に確実に向上できる。したが
って、パッケージクラックの発生を防止してシリコン回
路配線板の寿命を大きく向上させる半導体パッケージ構
造を提供できる。
【図面の簡単な説明】
【図1】この発明の半導体パッケージ構造の一実施例に
おける断面図である。
【図2】図1とは異なる実施例における断面図である。
【図3】シリコン・オン・シリコン−デバイスの断面図で
ある。
【図4】従来のシリコン・オン・シリコン−デバイスのト
ランスファモールドパッケージ品の断面図である。
【図5】図4に示すトランスファモールドパッケージ品
にパケージクラックが生じた場合の一例を示す断面図で
ある。
【符号の説明】
1…シリコンチップ、 2…シリコン基
板、3…バンプ、 4…リード
フレーム、7…界面樹脂、 8…
モールド樹脂、11…ポリイミド系樹脂。
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 23/29 H01L 23/31

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリコン回路配線板に他のシリコン回路
    配線板をフリップチップボンディング接続によって搭載
    したシリコン・オン・シリコン−デバイスをトランスファ
    モールドパッケージングした半導体パッケージ構造にお
    いて、 上記シリコン回路配線板の裏面におけるモールド樹脂と
    の界面に有機系の耐熱性接着剤をコーティングしたこと
    を特徴とする半導体パッケージ構造。
  2. 【請求項2】 請求項1に記載の半導体パッケージ構造
    において、 上記有機系の耐熱性接着剤はポリイミド系樹脂であるこ
    とを特徴とする半導体パッケージ構造。
JP17542692A 1992-07-02 1992-07-02 半導体パッケージ構造 Expired - Fee Related JP2765606B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17542692A JP2765606B2 (ja) 1992-07-02 1992-07-02 半導体パッケージ構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17542692A JP2765606B2 (ja) 1992-07-02 1992-07-02 半導体パッケージ構造

Publications (2)

Publication Number Publication Date
JPH0621271A JPH0621271A (ja) 1994-01-28
JP2765606B2 true JP2765606B2 (ja) 1998-06-18

Family

ID=15995897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17542692A Expired - Fee Related JP2765606B2 (ja) 1992-07-02 1992-07-02 半導体パッケージ構造

Country Status (1)

Country Link
JP (1) JP2765606B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3866880B2 (ja) * 1999-06-28 2007-01-10 株式会社日立製作所 樹脂封止型電子装置
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JPH0621271A (ja) 1994-01-28

Similar Documents

Publication Publication Date Title
US6191487B1 (en) Semiconductor and flip chip packages and method having a back-side connection
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
JP3332516B2 (ja) 露出裏面を有する熱強化型半導体デバイスと、その製造方法
JP3297254B2 (ja) 半導体パッケージおよびその製造方法
US5418189A (en) Integrated circuit device and method to prevent cracking during surface mount
US20020163075A1 (en) Semiconductor package with embedded heat-dissipating device
US8062933B2 (en) Method for fabricating heat dissipating package structure
US6429530B1 (en) Miniaturized chip scale ball grid array semiconductor package
KR20030018642A (ko) 스택 칩 모듈
US6650015B2 (en) Cavity-down ball grid array package with semiconductor chip solder ball
US7091623B2 (en) Multi-chip semiconductor package and fabrication method thereof
JP3547303B2 (ja) 半導体装置の製造方法
JPH07193162A (ja) ボールグリッドアレイ半導体装置及びその実装基板
JP2765606B2 (ja) 半導体パッケージ構造
JPH0855875A (ja) 半導体装置
JPH098186A (ja) 半導体集積回路装置およびその製造方法
JP3339881B2 (ja) 半導体集積回路装置およびその製造方法
JP3655338B2 (ja) 樹脂封止型半導体装置及びその製造方法
US6710434B1 (en) Window-type semiconductor package and fabrication method thereof
JP3153809B2 (ja) 半導体装置
JPH0345542B2 (ja)
US20100007010A1 (en) Semiconductor package, method for enhancing the bond of a bonding wire, and method for manufacturing a semiconductor package
JP2001007238A (ja) ウエハーレベルの集積回路装置のパッケージ方法
JPH02105446A (ja) 混成集積回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080403

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090403

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees