JP3144377B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3144377B2
JP3144377B2 JP08254498A JP8254498A JP3144377B2 JP 3144377 B2 JP3144377 B2 JP 3144377B2 JP 08254498 A JP08254498 A JP 08254498A JP 8254498 A JP8254498 A JP 8254498A JP 3144377 B2 JP3144377 B2 JP 3144377B2
Authority
JP
Japan
Prior art keywords
forming
substrate
active element
package
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP08254498A
Other languages
English (en)
Other versions
JPH11260834A (ja
Inventor
純子 河野
和則 麻埜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP08254498A priority Critical patent/JP3144377B2/ja
Priority to US09/266,652 priority patent/US6259156B1/en
Priority to CNB991028740A priority patent/CN1150615C/zh
Priority to KR10-1999-0008421A priority patent/KR100383418B1/ko
Priority to TW088103921A priority patent/TW415053B/zh
Publication of JPH11260834A publication Critical patent/JPH11260834A/ja
Application granted granted Critical
Publication of JP3144377B2 publication Critical patent/JP3144377B2/ja
Priority to US09/832,630 priority patent/US6627989B2/en
Priority to US09/878,893 priority patent/US6372550B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、フェースダウン方式によりパッケージ
と接続する高出力ＦＥＴ（電界効果型トランジスタ）の
製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ系の半導体材料からなる半導体
装置は、その材料特性から高速応答が要求される半導体
装置として使用されることが多いが、素子の発熱は半導
体装置の特性を劣化させるため、素子の冷却効率をいか
に高めるかが課題である。
【０００３】たとえば、素子で発生した熱を半導体基板
側から放散する方式の半導体装置では、熱伝導率の小さ
いＧａＡｓ基板を薄くし、熱の放散を高める手法が取ら
れる。しかし、基板が薄くなると素子の機械的強度が弱
くなるという欠点があるため、機械的強度を弱めずに放
熱効率を高める方法として、基板とヒートシンクを導電
層を介して接続する方法（たとえば特開昭５９−１２４
７５０、特開平０６−００５６３３公報参照）が開示さ
れている。
【０００４】一方、素子で発生した熱を半導体基板の表
面側（絶縁膜、電極等が形成されている側）の電極から
放散する方式の半導体装置では、電極と電気的に接続さ
れている導電体やヒートシンク部材を通して放熱する手
法がとられる。
【０００５】特に、高出力ＦＥＴ（電界効果型トランジ
スタ）の場合には、ＧａＡｓ基板上に形成されたゲート
電極配線をパッケージのヒートシンクに密着させるフェ
ースダウン方式のフリップチップ実装が、従来より一般
的に用いられる。
【０００６】図１２は、従来の半導体装置の断面を示す
図であり、図１３は、図１２で示した半導体装置をパッ
ケージに実装した状態での断面を示す図を示す。
【０００７】図１２及び図１３を参照して、従来の半導
体装置の製造方法について工程順に説明する。
【０００８】図１２を参照すると、まず、ＧａＡｓ等の
基板１上に、ゲート電極２を形成した後、基板１全面に
第１の絶縁膜７を堆積する。この第１の絶縁膜７の、ソ
ース電極４、ドレイン電極３形成箇所に対応する領域に
開孔を設け、メッキの通電層となるＴｉＡｕ等のスパッ
タ、Ａｕメッキを行うことで、ソース電極４、及びドレ
イン電極３を形成する。
【０００９】次に、第１の絶縁膜７、ソース電極４、ド
レイン電極３を覆うように全面に、第２の絶縁膜８を堆
積し、これを平坦化した後に、ソース電極４に対応する
領域に開孔を設け、露出している第２の絶縁膜８を除去
し、続いて、メッキの通電層となるＴｉＡｕ等を全面に
スパッタし、厚膜のＡｕをメッキすることにより、導電
部材６を形成し、これにより図１２に示すような断面形
状の能動素子が得られる。
【００１０】そして、図１２に示す能動素子を、図１３
に示すように、パッケージのヒートシンク９にフェース
ダウン方式で熱圧着等により接合することにより、フリ
ップチップ実装を行っていた。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置においては、次のような問題点を有
している。図１４は、図１３に示した従来の半導体装置
の問題点を模式的に説明するための図である。すなわ
ち、図１４を参照すると、熱の放散経路１３が、ソース
電極４から導電部材６を通り、パッケージのヒートシン
ク９に至る経路のみであり、ドレイン電極３側で発生し
た熱の逃げ道が無いために、半導体装置で発生した熱を
効率良くパッケージ側に放散することが出来ない。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、半導体装置で発
生した熱を効率良くパッケージ側に放散することができ
る半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法により製造され
る装置は、その概要を述べれば、ドレイン電極上部に電
気絶縁性が高く、熱伝導性の良い絶縁体を形成し、この
絶縁体とソース電極の引き出し配線層を熱的に接触させ
るようにしたものである。
【００１４】第１の視点において、本発明の半導体装置
の製造方法は、基板上に形成した能動素子と、前記能動
素子を収容するパッケージのヒートシンク部材とを、結
合してなる半導体装置の製造方法において、(ａ)前記基
板上にゲート電極を形成する工程と、(ｂ)前記基板上
に、ドレイン電極とソース電極に対応する位置に開孔を
設けた、第１の絶縁膜を成膜する工程と、(ｃ)前記基板
上に前記ドレイン電極と前記ソース電極を形成する工程
と、(ｄ)前記基板全面に、第２の絶縁膜を成膜し、前記
ドレイン電極と前記ソース電極表面が露出するまで平坦
化する工程と、(ｅ)前記ドレイン電極上に、絶縁部材を
形成する工程と、(ｆ)前記基板上に、ソース電極に対応
する位置に開孔を設けた第３の絶縁膜を成膜し、前記ド
レイン電極の前記絶縁部材表面が露出するまで平坦化す
る工程と、(ｇ)前記第３の絶縁膜上に導電部材を形成す
る工程を含む、ことを特徴とする。
【００１５】第２の視点において、本発明の半導体装置
の製造方法は、基板上に形成した能動素子と、前記能動
素子を収容するパッケージのヒートシンク部材とを、結
合してなる半導体装置の製造方法において、(ａ)前記基
板上にゲート電極を形成する工程と、(ｂ)前記基板上
に、ドレイン電極とソース電極に対応する位置に開孔を
設けた、第１の絶縁膜を成膜する工程と、(ｃ)前記基板
上に前記ドレイン電極と前記ソース電極を形成する工程
と、(ｄ)前記基板全面に、第２の絶縁膜を成膜し、前記
ドレイン電極と前記ソース電極表面が露出するまで平坦
化する工程と、(ｅ)前記ドレイン電極上に、絶縁部材を
形成する工程と、(ｆ)前記パッケージ上に、前記能動素
子のソース電極に対向する位置に金属の突起を設ける工
程と、(ｇ)前記能動素子と前記パッケージとを、前記能
動素子の前記ソース電極と前記パッケージの前記金属の
突起とが対向するように張り合わせる工程を含む、こと
を特徴とする。
【００１６】第３の視点において、本発明の半導体装置
の製造方法は、基板上に形成した能動素子と、前記能動
素子を収容するパッケージのヒートシンク部材とを、結
合してなる半導体装置の製造方法において、(ａ)前記基
板上にゲート電極を形成する工程と、(ｂ)前記基板上
に、ドレイン電極とソース電極に対応する位置に開孔を
設けた、第１の絶縁膜を成膜する工程と、(ｃ)前記基板
上に前記ドレイン電極と前記ソース電極を形成する工程
と、(ｄ)前記パッケージ上に、前記能動素子のドレイン
電極に対向する位置に絶縁部材を設ける工程と、(ｅ)前
記パッケージ上に、前記能動素子のソース電極に対向す
る位置に金属の突起を設ける工程と、(ｆ)前記能動素子
と前記パッケージとを、前記能動素子の前記ソース電極
と前記パッケージの前記金属の突起とが対向し、かつ、
前記ドレイン電極と前記パッケージの前記絶縁部材とが
対向するように張り合わせる工程を含む、ことを特徴と
する。
【００１７】上記において、好ましくは、絶縁部材の全
部、またはその一部を、窒化アルミニウムを含む部材を
選択しても良く、また、能動素子としてＧａＡｓ基板上
に形成された高出力ＦＥＴを用いても良い。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態及びそ
の具体例を例示する実施例に即して詳細に説明する。
【００１９】本発明に係る微細配線形成方法は、その好
ましい一実施の形態において、半導体基板上に形成した
能動素子とパッケージを接続してなる半導体装置におい
て、能動素子の一の電極（例えば、ドレイン電極（図６
の３））上に、電気絶縁性が高く、熱伝導性の良い絶縁
体（例えば、窒化アルミニウム（図６の５））を形成
し、前記絶縁体を前記能動素子の他の一の電極の引き出
し配線層（例えば、ソース電極の配線層（図６の
６））、またはパッケージのヒートシンク（図９の９）
と熱的に接触させる。
【００２０】または、パッケージのヒートシンク（図９
の９）上に電気絶縁性が高く、熱伝導性の良い絶縁体
（例えば、窒化アルミニウム（図６の５））を形成し、
前記能動素子の一の電極（例えば、ドレイン電極（図６
の３））と熱的に接触させる。
【００２１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２２】［実施例１］本発明の第１の実施例につい
て、以下に説明する。図１乃至図５は、本発明に係る半
導体装置の製造方法の第１の実施例を説明するための断
面図であり、図１は、能動素子の断面図を、図２乃至図
５は、その製造方法を工程順に模式的に示した工程断面
図である。また、図６は、能動素子をパッケージに実装
した状態を模式的に示した断面図であり、また図７は、
能動素子で発生した熱がパッケージに放散される様子を
模式的に示した断面図である。
【００２３】まず、図２に示すように、ＧａＡｓ等から
なる基板１上に公知の技術を用いて、ゲート電極２を形
成した後、基板１全面に第１の絶縁膜７を堆積する。
【００２４】次に、第１の絶縁膜７の、ソース電極４及
びドレイン電極３の形成箇所に対応する領域に開孔を設
け、メッキの通電層となるＴｉＡｕ等の金属をスパッタ
法等により成膜した後、Ａｕ等の金属をメッキ法等によ
り成長させ、ソース電極４、及びドレイン電極３を形成
する。
【００２５】続いて、図３に示すように、第１の絶縁膜
７、ソース電極４及びドレイン電極３を覆うように、第
２の絶縁膜８を堆積し、公知の技術を用いて平坦化を行
い、ドレイン電極３及びソース電極４が表面に露出する
までエッチバックする。
【００２６】そして、例えば、窒化アルミニウム５等の
電気絶縁性が高く、熱伝導性に優れた絶縁部材を化学気
相成長（ＣＶＤ）法等を用いて、基板１全面に堆積し、
絶縁部材の上にフォトレジストを塗布した後、公知のリ
ソグラフィ技術を用いて、ドレイン電極３に対応する部
分のみにレジスト１０を残し、露出した部分の窒化アル
ミニウム５をエッチングして除去する。
【００２７】図４に示すように、基板１全面に絶縁膜１
２を堆積した後、窒化アルミニウム５が露出するまでエ
ッチバックして平坦化を行う。その後、ソース電極４に
対応する部分の絶縁膜１２をエッチング除去して開孔を
設ける。
【００２８】次に、図５に示すように、メッキの通電層
となるＴｉＡｕ等の金属をスパッタ法等を用いて成膜し
た後、Ａｕ等の金属をメッキ法等を用いて成長させ、導
電部材６を形成する。この状態では、ＴｉＡｕ及びＡｕ
メッキの導電部材６を形成する際に、窒化アルミニウム
５が露出しているために、導電部材６は窒化アルミニウ
ム５上にも形成され、熱的な接触を十分に得ることがで
きる。
【００２９】最後に、図６に示すように、以上の工程で
製造した能動素子とパッケージのヒ−トシンクをフェー
スダウンで実装する。
【００３０】上述した本発明の第１の実施例は、次のよ
うな効果を有している。図７は、図６に示した本発明の
第１の実施例の効果を模式的に説明するための図であ
る。すなわち、図７を参照すると、能動素子から発生し
た熱が、ソース電極４のみならず、ドレイン電極３から
も熱伝導性の良い窒化アルミニウム５及び導電部材６を
介してパッケージのヒートシンク９に放出されるため、
能動素子から発生した熱が２つの経路から放出されるこ
とになり、従来に比べて熱の放散効率が高くなる。
【００３１】［実施例２］次に、本発明の第２の実施例
について説明する。図８及び図９は、本発明の半導体装
置を説明するための図である。なお、本発明の第２の実
施例の製造方法については、前記第１の実施例の説明で
参照した図２及び図３が参照される。本発明の第２の実
施例と前記第１の実施例の主な相違点は、パッケージの
ヒートシンク側のソース電極に対応する部分に、Ａｕメ
ッキからなる金属の突起を設けたことである。まず、本
実施例の製造方法について説明する。
【００３２】基板１上に、公知の技術を用いて、ゲート
電極２、第１の絶縁膜７、ドレイン電極３、ソース電極
４を形成する（図２参照）。
【００３３】次に、図３に示すように、ＧａＡｓ基板１
全面に第２の絶縁膜８を堆積し、公知の技術を用いて平
坦化を行い、ドレイン電極３及びソース電極４が表面に
露出するまでエッチバックする。
【００３４】続いて、窒化アルミニウム５等をＣＶＤ法
等を用いて、基板１全面に堆積し、絶縁体５の上にフォ
トレジストを塗布した後、公知のリソグラフィ技術を用
いて、ドレイン電極３に対応する部分のみにレジスト１
０を残し、露出した部分の窒化アルミニウム５をエッチ
ングして除去する。
【００３５】次に、本実施例では、図８に示すように、
フリップチップ実装するパッケージのヒートシンク９
の、能動素子と張り合わせた時に、能動素子のソース電
極４と対向する部分に、Ａｕメッキ１１を施す。
【００３６】以上のように形成した能動素子とパッケー
ジを、図９に示すように、能動素子のソース電極４とパ
ッケージのヒートシンク９の金メッキ１１が対向するよ
うに位置決めして、熱圧着等により、両者を貼り合わせ
て実装する。
【００３７】本実施例では、前記第１の実施例と同様
に、能動素子から発生した熱が、ソース電極４のみなら
ず、ドレイン電極３からも熱伝導性の良い窒化アルミニ
ウム５を介してパッケージのヒートシンク９に放出さ
れ、更に窒化アルミニウムが直接、パッケージのヒート
シンクに接触しているために、熱の放散効率は更に高く
なる。
【００３８】［実施例３］ 次に、本発明の第３の実施例について、以下に説明す
る。図１０及び図１１は、本発明の半導体装置の製造方
法の第３の実施例を説明するための図である。なお、本
発明の第３の実施例において、その製造方法について
は、前記第１の実施例の説明で参照した図２が参照され
る。本発明の第３の実施例と前記第１の実施例の主な相
違点は、パッケージのヒートシンク側のソース電極に対
応する部分にＡｕメッキからなる金属の突起を設け、ド
レイン電極３に対応する部分に窒化アルミニウムを設け
たことである。まず、本実施例の製造方法について説明
する。
【００３９】前記第１の実施例と同様に、基板１上に、
公知の技術を用いて、ゲート電極２、第１の絶縁膜７、
ドレイン電極３、ソース電極４を形成する（図２参
照）。
【００４０】次に、本実施例では、図１０に示すよう
に、フリップチップ実装するパッケージのヒートシンク
９の、能動素子と張り合わせた時に能動素子のソース電
極４と対向する部分に、Ａｕメッキ１１を施し、ドレイ
ン電極３と対向する部分に窒化アルミニウム５を堆積す
る。
【００４１】以上のように形成した能動素子とパッケー
ジを、図１１に示すように、能動素子のソース電極４と
パッケージのヒートシンク９の金メッキ１１が対向し、
ドレイン電極３と窒化アルミニウム５が対向するように
位置決めし、熱圧着等により両者を貼り合わせて実装す
る。
【００４２】本実施例においても、前記第１の実施例と
同様に、能動素子から発生した熱が、ソース電極４のみ
ならず、ドレイン電極３からも熱伝導性の良い窒化アル
ミニウム５を介してパッケージのヒートシンク９に放出
されるが、本実施例では、能動素子側において第２の絶
縁膜の形成、その絶縁膜の平坦化、穴開け等が不要であ
り、前記第１の実施例と比べて、製造工程を大幅に削減
することができる。
【００４３】以上の実施例では、電気絶縁性が高く、熱
伝導性に優れた絶縁部材として、窒化アルミニウムを用
いたが、これに準ずるか、より優れた特性を有する材料
であれば良く、たとえば、アルミナ等を用いることもで
きる。
【００４４】また、絶縁部材の全部が絶縁性を有する必
要はなく、絶縁部材に接続される、能動素子の一の端子
と、ヒートシンク部材とを、電気的に絶縁するに足りる
絶縁体を一部に含めばよい。
【００４５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【００４６】本発明の第１の効果は、能動素子から発生
した熱が、ソース電極のみならず、ドレイン電極からも
熱伝導性の良い窒化アルミニウム及び導電部材を介して
パッケージのヒートシンクに放出されるため、能動素子
から発生した熱が２以上の経路から放出されることにな
り、従来方式に比べて熱の放散効率が向上するというこ
とである。
【００４７】本発明の第２の効果として、パッケージ側
に金メッキ領域または窒化アルミニウム領域を設けるこ
とにより、半導体装置の製造工程を削減することができ
るということである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置を示し
た断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示した断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示した断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示した断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示した断面図である。
【図６】本発明の第１の実施例に係る半導体装置の実装
形態を示した断面図である。
【図７】本発明の第１の実施例に係る半導体装置の熱放
散の状態を模式的に示した断面図である。
【図８】本発明の第２の実施例に係る半導体装置を示し
た図である。
【図９】本発明の第２の実施例に係る半導体装置の実装
形態を示した断面図である。
【図１０】本発明の第３の実施例に係る半導体装置を示
した図である。
【図１１】本発明の第３の実施例に係る半導体装置の実
装形態を示した断面図である。
【図１２】従来の半導体装置を説明した図である。
【図１３】従来の半導体装置の実装形態を示した断面図
である。
【図１４】従来の半導体装置の熱放散の状態を模式的に
示した断面図である。
【符号の説明】
１ ＧａＡｓ基板 ２ ゲート電極 ３ ドレイン電極 ４ ソース電極 ５ 窒化アルミニウム ６ 導電部材 ７ （第１の）絶縁膜 ８ （第２の）絶縁膜 ９ パッケージのヒートシンク １０ レジスト １１ Ａｕメッキ １２ （第３の）絶縁膜 １３ 熱の放散経路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/373 H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に形成した能動素子と、前記能動素
    子を収容するパッケージのヒートシンク部材とを、結合
    してなる半導体装置の製造方法において、 (ａ)前記基板上にゲート電極を形成する工程と、 (ｂ)前記基板上に、ドレイン電極とソース電極に対応す
    る位置に開孔を設けた、第１の絶縁膜を成膜する工程
    と、 (ｃ)前記基板上に前記ドレイン電極と前記ソース電極を
    形成する工程と、 (ｄ)前記基板全面に、第２の絶縁膜を成膜し、前記ドレ
    イン電極と前記ソース電極表面が露出するまで平坦化す
    る工程と、 (ｅ)前記ドレイン電極上に、絶縁部材を形成する工程
    と、 (ｆ)前記基板上に、ソース電極に対応する位置に開孔を
    設けた第３の絶縁膜を成膜し、前記ドレイン電極の前記
    絶縁部材表面が露出するまで平坦化する工程と、 (ｇ)前記第３の絶縁膜上に導電部材を形成する工程を含
    む、ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】基板上に形成した能動素子と、前記能動素
    子を収容するパッケージのヒートシンク部材とを、結合
    してなる半導体装置の製造方法において、 (ａ)前記基板上にゲート電極を形成する工程と、 (ｂ)前記基板上に、ドレイン電極とソース電極に対応す
    る位置に開孔を設けた、第１の絶縁膜を成膜する工程
    と、 (ｃ)前記基板上に前記ドレイン電極と前記ソース電極を
    形成する工程と、 (ｄ)前記基板全面に、第２の絶縁膜を成膜し、前記ドレ
    イン電極と前記ソース電極表面が露出するまで平坦化す
    る工程と、 (ｅ)前記ドレイン電極上に、絶縁部材を形成する工程
    と、 (ｆ)前記パッケージ上に、前記能動素子のソース電極に
    対向する位置に金属の突起を設ける工程と、 (ｇ)前記能動素子と前記パッケージとを、前記能動素子
    の前記ソース電極と前記パッケージの前記金属の突起と
    が対向するように張り合わせる工程を含む、ことを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】基板上に形成した能動素子と、前記能動素
    子を収容するパッケージのヒートシンク部材とを、結合
    してなる半導体装置の製造方法において、 (ａ)前記基板上にゲート電極を形成する工程と、 (ｂ)前記基板上に、ドレイン電極とソース電極に対応す
    る位置に開孔を設けた、第１の絶縁膜を成膜する工程
    と、 (ｃ)前記基板上に前記ドレイン電極と前記ソース電極を
    形成する工程と、 (ｄ)前記パッケージ上に、前記能動素子のドレイン電極
    に対向する位置に絶縁部材を設ける工程と、 (ｅ)前記パッケージ上に、前記能動素子のソース電極に
    対向する位置に金属の突起を設ける工程と、 (ｆ)前記能動素子と前記パッケージとを、前記能動素子
    の前記ソース電極と前記パッケージの前記金属の突起と
    が対向し、かつ、前記ドレイン電極と前記パッケージの
    前記絶縁部材とが対向するように張り合わせる工程を含
    む、ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】絶縁部材が、窒化アルミニウムを含む、こ
    とを特徴とする請求項１乃至３のいずれか一に記載の半
    導体装置の製造方法。
  5. 【請求項５】能動素子が、ＧａＡｓ基板上に形成された
    高出力ＦＥＴであり、 絶縁部材が、窒化アルミニウムを含む、ことを特徴とす
    る請求項１乃至４のいずれか一に記載の半導体装置の製
    造方法。
JP08254498A 1998-03-13 1998-03-13 半導体装置の製造方法 Expired - Fee Related JP3144377B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP08254498A JP3144377B2 (ja) 1998-03-13 1998-03-13 半導体装置の製造方法
CNB991028740A CN1150615C (zh) 1998-03-13 1999-03-11 半导体器件及其制作方法
US09/266,652 US6259156B1 (en) 1998-03-13 1999-03-11 Semiconductor device and method for manufacturing same
TW088103921A TW415053B (en) 1998-03-13 1999-03-12 Semiconductor device and method for manufacturing same
KR10-1999-0008421A KR100383418B1 (ko) 1998-03-13 1999-03-12 반도체 장치 및 그 제조 방법
US09/832,630 US6627989B2 (en) 1998-03-13 2001-04-11 Semiconductor device and method for manufacturing same
US09/878,893 US6372550B2 (en) 1998-03-13 2001-06-11 Semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08254498A JP3144377B2 (ja) 1998-03-13 1998-03-13 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000330832A Division JP2001185561A (ja) 2000-10-30 2000-10-30 半導体装置

Publications (2)

Publication Number Publication Date
JPH11260834A JPH11260834A (ja) 1999-09-24
JP3144377B2 true JP3144377B2 (ja) 2001-03-12

Family

ID=13777453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08254498A Expired - Fee Related JP3144377B2 (ja) 1998-03-13 1998-03-13 半導体装置の製造方法

Country Status (5)

Country Link
US (3) US6259156B1 (ja)
JP (1) JP3144377B2 (ja)
KR (1) KR100383418B1 (ja)
CN (1) CN1150615C (ja)
TW (1) TW415053B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144377B2 (ja) * 1998-03-13 2001-03-12 日本電気株式会社 半導体装置の製造方法
JP3446826B2 (ja) * 2000-04-06 2003-09-16 沖電気工業株式会社 半導体装置及びその製造方法
US6462950B1 (en) * 2000-11-29 2002-10-08 Nokia Mobile Phones Ltd. Stacked power amplifier module
US20040261981A1 (en) * 2002-11-13 2004-12-30 Surface Logix, Inc. Thermal interface composit structure and method of making same
JP2007521635A (ja) * 2003-09-19 2007-08-02 ティンギ テクノロジーズ プライベート リミテッド 半導体デバイスの製造
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
US8309377B2 (en) * 2004-04-07 2012-11-13 Tinggi Technologies Private Limited Fabrication of reflective layer on semiconductor light emitting devices
US7329948B2 (en) * 2004-10-15 2008-02-12 International Business Machines Corporation Microelectronic devices and methods
US7586191B2 (en) * 2005-08-11 2009-09-08 Hall David R Integrated circuit apparatus with heat spreader
SG131803A1 (en) * 2005-10-19 2007-05-28 Tinggi Tech Private Ltd Fabrication of transistors
SG133432A1 (en) 2005-12-20 2007-07-30 Tinggi Tech Private Ltd Localized annealing during semiconductor device fabrication
SG140473A1 (en) 2006-08-16 2008-03-28 Tinggi Tech Private Ltd Improvements in external light efficiency of light emitting diodes
SG140512A1 (en) 2006-09-04 2008-03-28 Tinggi Tech Private Ltd Electrical current distribution in light emitting devices
US8907473B2 (en) * 2009-02-02 2014-12-09 Estivation Properties Llc Semiconductor device having a diamond substrate heat spreader
TWI377465B (en) * 2010-03-11 2012-11-21 Delta Electronics Inc Heat dissipating module and electronic device using such heat dissipating module
JP6044097B2 (ja) * 2012-03-30 2016-12-14 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板、冷却器付パワーモジュール用基板及びパワーモジュール
CN105405818A (zh) * 2015-11-02 2016-03-16 上海晶亮电子科技有限公司 功率模块
CN109859647B (zh) * 2019-03-29 2022-04-08 上海天马微电子有限公司 一种显示面板及显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4911580A (ja) 1972-06-01 1974-02-01
JPS55151371A (en) 1979-05-16 1980-11-25 Nec Corp Mounting method of field effect transistor
JPS59124750A (ja) 1982-12-29 1984-07-18 Fujitsu Ltd 半導体装置
US5057903A (en) * 1989-07-17 1991-10-15 Microelectronics And Computer Technology Corporation Thermal heat sink encapsulated integrated circuit
JPH04184963A (ja) 1990-11-20 1992-07-01 Toshiba Corp ヒートシンク
JP2757081B2 (ja) 1991-04-12 1998-05-25 誠也 石澤 接着糸の製法
JPH05166980A (ja) 1991-12-11 1993-07-02 Fujitsu Ltd 半導体装置
JPH065633A (ja) 1992-06-18 1994-01-14 Sanken Electric Co Ltd 半導体装置
JPH07161925A (ja) * 1993-12-09 1995-06-23 Mitsubishi Electric Corp パワーモジュール
US5753529A (en) * 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
JP2725696B2 (ja) 1995-12-07 1998-03-11 日本電気株式会社 半導体装置
JPH1065072A (ja) 1996-08-20 1998-03-06 Taiyo Yuden Co Ltd 放熱電極構造
JP3144377B2 (ja) * 1998-03-13 2001-03-12 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1229278A (zh) 1999-09-22
KR100383418B1 (ko) 2003-05-12
US6259156B1 (en) 2001-07-10
US6372550B2 (en) 2002-04-16
US20020047195A1 (en) 2002-04-25
CN1150615C (zh) 2004-05-19
TW415053B (en) 2000-12-11
KR19990077848A (ko) 1999-10-25
JPH11260834A (ja) 1999-09-24
US20010026958A1 (en) 2001-10-04
US6627989B2 (en) 2003-09-30

Similar Documents

Publication Publication Date Title
JP3144377B2 (ja) 半導体装置の製造方法
US6784537B2 (en) Semiconductor device of surface-mounting type
US5616517A (en) Flip chip high power monolithic integrated circuit thermal bumps and fabrication method
JPH04144157A (ja) 半導体装置およびその製造方法
US9000496B1 (en) Source bridge for cooling and/or external connection
JPH11163228A (ja) 半導体装置及びその製造方法
JP2001185561A (ja) 半導体装置
JP2001168094A (ja) 配線構造、配線形成方法及び半導体装置
JP2758888B2 (ja) 半導体装置
JP2725696B2 (ja) 半導体装置
JP2865099B1 (ja) 半導体装置
JP2002026012A (ja) 半導体装置及びその製造方法
JP2656328B2 (ja) 半導体装置
JP2773685B2 (ja) 半導体装置
JPH08195402A (ja) 半導体装置およびその製造方法
JPH1126633A (ja) 半導体素子およびその実装構造
JPH09223703A (ja) 電界効果トランジスタ
JP2006229039A (ja) 電界効果トランジスタおよびその半導体装置
JPH05235194A (ja) マイクロ波モノリシック集積回路
JPH10107076A (ja) 半導体装置およびその実装方法
JP2601640B2 (ja) 電気的導体構造を作成する方法と大規模集積回路
JP2022081809A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2001024118A (ja) 半導体装置
JP2002314036A (ja) 半導体装置
JP2022154006A (ja) 半導体装置、および半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20001128

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080105

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees