JP3140879B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3140879B2 JP3140879B2 JP05104578A JP10457893A JP3140879B2 JP 3140879 B2 JP3140879 B2 JP 3140879B2 JP 05104578 A JP05104578 A JP 05104578A JP 10457893 A JP10457893 A JP 10457893A JP 3140879 B2 JP3140879 B2 JP 3140879B2
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号処理用バ
イポーラトランジスタ及びデジタル信号処理用バイポー
ラトランジスタとを同一基板上に搭載した半導体装置及
びその製造方法に関するものである。
イポーラトランジスタ及びデジタル信号処理用バイポー
ラトランジスタとを同一基板上に搭載した半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、集積回路技術が著しく進歩し、更
に、それらを各種電子機器に適用する手法が進歩してき
ており、ほとんどの電子機器には、アナログ信号及びデ
ジタル信号を処理する部分が必要となっている。このた
め、半導体装置には、同一基板上に、アナログ信号を処
理するための高耐圧性、高リニアリティ性を有するバイ
ポーラトランジスタと、デジタル信号を処理するための
高速性を有するバイポーラトランジスタとが搭載される
ことが求められている。
に、それらを各種電子機器に適用する手法が進歩してき
ており、ほとんどの電子機器には、アナログ信号及びデ
ジタル信号を処理する部分が必要となっている。このた
め、半導体装置には、同一基板上に、アナログ信号を処
理するための高耐圧性、高リニアリティ性を有するバイ
ポーラトランジスタと、デジタル信号を処理するための
高速性を有するバイポーラトランジスタとが搭載される
ことが求められている。
【０００３】図３は、従来のアナログ信号及びデジタル
信号の処理を同じ構成のバイポーラトランジスタで行う
半導体装置に用いる、バイポーラトランジスタの断面図
である。図３に示すように、Ｐ型半導体基板１上にアン
チモン（Ｓｂ）をイオン注入するか、又は、アンチモン
をスピンコート法を用いて塗布することにより、Ｎ+ 埋
め込み層２が、また、ボロン（Ｂ）等のＰ型不純物をイ
オン注入することにより、Ｐ+ 埋め込み層３ａが形成さ
れている。
信号の処理を同じ構成のバイポーラトランジスタで行う
半導体装置に用いる、バイポーラトランジスタの断面図
である。図３に示すように、Ｐ型半導体基板１上にアン
チモン（Ｓｂ）をイオン注入するか、又は、アンチモン
をスピンコート法を用いて塗布することにより、Ｎ+ 埋
め込み層２が、また、ボロン（Ｂ）等のＰ型不純物をイ
オン注入することにより、Ｐ+ 埋め込み層３ａが形成さ
れている。
【０００４】また、Ｎ+埋め込み層２上には、Ｎ-エピタ
キシャル層４が形成されており、ボロン等のＰ型不純物
のイオン注入及び熱処理拡散により形成されたＰ-ウエ
ル領域３ｂが、Ｐ+埋め込み層３ａと接続しており、素
子分離を行っている。
キシャル層４が形成されており、ボロン等のＰ型不純物
のイオン注入及び熱処理拡散により形成されたＰ-ウエ
ル領域３ｂが、Ｐ+埋め込み層３ａと接続しており、素
子分離を行っている。
【０００５】更に、周知技術により、Ｎ-エピタキシャ
ル層４表面部には、ベース領域５及びエミッタ領域６、
コレクタ電極形成領域８が形成されている。
ル層４表面部には、ベース領域５及びエミッタ領域６、
コレクタ電極形成領域８が形成されている。
【０００６】一方、図４は、図３に示すバイポーラトラ
ンジスタに比べ、アナログ信号処理用バイポーラトラン
ジスタの特性を向上させた場合の、同一基板上にアナロ
グ信号処理用バイポーラトランジスタ及びデジタル信号
処理用バイポーラトランジスタを搭載した半導体装置
（以下、アナログ／デジタル混在半導体装置という。）
の断面図である。
ンジスタに比べ、アナログ信号処理用バイポーラトラン
ジスタの特性を向上させた場合の、同一基板上にアナロ
グ信号処理用バイポーラトランジスタ及びデジタル信号
処理用バイポーラトランジスタを搭載した半導体装置
（以下、アナログ／デジタル混在半導体装置という。）
の断面図である。
【０００７】図４に示すように、アナログ信号処理用バ
イポーラトランジスタにおいて、Ｐ-ウエル領域３ｂ形
成時に、Ｐ型不純物のイオン注入をベース領域５となる
領域にも行い、Ｐ-ベース領域１１が形成されており、
このことによって、図３に示すバイポーラトランジスタ
に比べ、リニアリティ性が向上し、アナログ信号処理用
バイポーラトランジスタとして充分な特性を満足する。
イポーラトランジスタにおいて、Ｐ-ウエル領域３ｂ形
成時に、Ｐ型不純物のイオン注入をベース領域５となる
領域にも行い、Ｐ-ベース領域１１が形成されており、
このことによって、図３に示すバイポーラトランジスタ
に比べ、リニアリティ性が向上し、アナログ信号処理用
バイポーラトランジスタとして充分な特性を満足する。
【０００８】以上より、高耐圧性を有するバイポーラト
ランジスタと、高速性を有するバイポーラトランジスタ
とが同一基板に搭載された半導体装置を実現していた。
ランジスタと、高速性を有するバイポーラトランジスタ
とが同一基板に搭載された半導体装置を実現していた。
【０００９】
【発明が解決しようとする課題】従来、図３に示すバイ
ポーラトランジスタにおいては、ベース領域直下のコレ
クタ領域は、Ｎ-エピタキシャル層４となっており、こ
のエピタキシャル層４の濃度や厚さを制御することによ
り、アナログ信号制御用バイポーラトランジスタの保証
耐圧を制御し、アナログ特性を重視した構造としてい
る。
ポーラトランジスタにおいては、ベース領域直下のコレ
クタ領域は、Ｎ-エピタキシャル層４となっており、こ
のエピタキシャル層４の濃度や厚さを制御することによ
り、アナログ信号制御用バイポーラトランジスタの保証
耐圧を制御し、アナログ特性を重視した構造としてい
る。
【００１０】また、図４に示す半導体装置においては、
アナログ信号処理用バイポーラトランジスタにＰ-ベー
ス領域１１を形成することにより、図４に示すバイポー
ラトランジスタよりリニアリティの向上を図り、アナロ
グ特性を重視した構造としている。
アナログ信号処理用バイポーラトランジスタにＰ-ベー
ス領域１１を形成することにより、図４に示すバイポー
ラトランジスタよりリニアリティの向上を図り、アナロ
グ特性を重視した構造としている。
【００１１】しかし、電子機器のデジタル化に伴い、ア
ナログ／デジタル混在半導体装置において、アナログ特
性向上以上にデジタル特性即ち、デジタル信号処理用バ
イポーラトランジスタの高速性の向上が要求されてきて
いる。そこで、アナログ特性を損なわず、デジタル特性
を向上させる必要が生じてきている。
ナログ／デジタル混在半導体装置において、アナログ特
性向上以上にデジタル特性即ち、デジタル信号処理用バ
イポーラトランジスタの高速性の向上が要求されてきて
いる。そこで、アナログ特性を損なわず、デジタル特性
を向上させる必要が生じてきている。
【００１２】この高速性を向上させるためには、デジタ
ル信号処理用バイポーラトランジスタの遮断周波数を向
上させる必要があり、この遮断周波数の向上には、動作
時にキャリアが走行するベース幅を小さくし、直列に依
存するコレクタ抵抗を小さくすることが有効である。
ル信号処理用バイポーラトランジスタの遮断周波数を向
上させる必要があり、この遮断周波数の向上には、動作
時にキャリアが走行するベース幅を小さくし、直列に依
存するコレクタ抵抗を小さくすることが有効である。
【００１３】しかし、図４に示すように、ベース領域５
直下のコレクタ領域はＮ-エピタキシャル層４になって
おり、Ｎ型不純物濃度が低いため、ベース拡散が深くな
り、遮断周波数を向上させることは困難であった。
直下のコレクタ領域はＮ-エピタキシャル層４になって
おり、Ｎ型不純物濃度が低いため、ベース拡散が深くな
り、遮断周波数を向上させることは困難であった。
【００１４】本願発明は、同一基板上にアナログ信号処
理用バイポーラトランジスとデジタル信号処理用バイポ
ーラトランジスとを搭載した半導体装置において、従来
のアナログ特性を損なわず、デジタル特性を向上させる
手段を提供することを目的とする。
理用バイポーラトランジスとデジタル信号処理用バイポ
ーラトランジスとを搭載した半導体装置において、従来
のアナログ特性を損なわず、デジタル特性を向上させる
手段を提供することを目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置は、第１導電型の半導体基板上の第２導電型
の第１埋め込み層上に第２導電型のエピタキシャル層が
形成されており、且つ、該エピタキシャル層にベース領
域及びエミッタ領域がそれぞれ同一条件で形成されたア
ナログ信号処理用バイポーラトランジスタとデジタル信
号処理用バイポーラトランジスタとが形成された半導体
装置において、上記デジタル信号処理用バイポーラトラ
ンジスタのエミッタ領域直下の第１埋め込み層上に第２
導電型で、第１埋込み層よりも不純物濃度が低く、且
つ、エピタキシャル層よりも不純物濃度が高い第２埋め
込み層が形成され、上記デジタル信号処理用バイポーラ
トランジスタのベース領域深さ方向の厚さが上記アナロ
グ信号処理用バイポーラトランジスタのエミッタ領域直
下のベース領域の深さ方向の厚さより薄いことを特徴と
するものである。
半導体装置は、第１導電型の半導体基板上の第２導電型
の第１埋め込み層上に第２導電型のエピタキシャル層が
形成されており、且つ、該エピタキシャル層にベース領
域及びエミッタ領域がそれぞれ同一条件で形成されたア
ナログ信号処理用バイポーラトランジスタとデジタル信
号処理用バイポーラトランジスタとが形成された半導体
装置において、上記デジタル信号処理用バイポーラトラ
ンジスタのエミッタ領域直下の第１埋め込み層上に第２
導電型で、第１埋込み層よりも不純物濃度が低く、且
つ、エピタキシャル層よりも不純物濃度が高い第２埋め
込み層が形成され、上記デジタル信号処理用バイポーラ
トランジスタのベース領域深さ方向の厚さが上記アナロ
グ信号処理用バイポーラトランジスタのエミッタ領域直
下のベース領域の深さ方向の厚さより薄いことを特徴と
するものである。
【００１６】また、請求項２記載の本発明の半導体装置
の製造方法は、第1導電型の上記半導体基板上に第2導電
型の上記第１埋め込み層を形成する工程と、上記第１埋
め込み層における、上記デジタル信号処理用バイポーラ
トランジスタのエミッタ領域となる領域直下の領域に、
上記第１埋め込み層に含まれる不純物より拡散係数の大
きい第2導電型不純物のイオン注入を行う工程と、上記
アナログ信号処理用バイポーラトランジスタ形成領域及
びデジタル信号処理用バイポーラトランジスタ形成領域
の全面に第2導電型のエピタキシャル層を形成した後、
素子分離領域形成のための第1導電型不純物をイオン注
入する工程と、上記素子分離領域形成のためのアニール
を行い、上記エミッタ領域直下の第1埋め込み層に注入
した第2導電型の不純物を拡散させ、上記素子分離領域
と同時に第2導電型の第２埋め込み層を形成する工程
と、上記アナログ信号処理用バイポーラトランジスタ及
びデジタル信号処理用バイポーラトランジスタのベース
領域及びエミッタ領域を形成する工程とを有することを
特徴とする請求項1記載の半導体装置の製造方法であ
る。
の製造方法は、第1導電型の上記半導体基板上に第2導電
型の上記第１埋め込み層を形成する工程と、上記第１埋
め込み層における、上記デジタル信号処理用バイポーラ
トランジスタのエミッタ領域となる領域直下の領域に、
上記第１埋め込み層に含まれる不純物より拡散係数の大
きい第2導電型不純物のイオン注入を行う工程と、上記
アナログ信号処理用バイポーラトランジスタ形成領域及
びデジタル信号処理用バイポーラトランジスタ形成領域
の全面に第2導電型のエピタキシャル層を形成した後、
素子分離領域形成のための第1導電型不純物をイオン注
入する工程と、上記素子分離領域形成のためのアニール
を行い、上記エミッタ領域直下の第1埋め込み層に注入
した第2導電型の不純物を拡散させ、上記素子分離領域
と同時に第2導電型の第２埋め込み層を形成する工程
と、上記アナログ信号処理用バイポーラトランジスタ及
びデジタル信号処理用バイポーラトランジスタのベース
領域及びエミッタ領域を形成する工程とを有することを
特徴とする請求項1記載の半導体装置の製造方法であ
る。
【００１７】更に、請求項３記載の本発明の半導体装置
は第1導電型の上記半導体基板上に形成された第2導電型
の上記第１埋め込み層における、上記デジタル信号処理
用バイポーラトランジスタのエミッタ領域直下の領域及
び上記コレクタ電極領域直下の領域に、上記第2導電型
の不純物のイオン注入を行う工程と、上記アナログ信号
処理用バイポーラトランジスタ形成領域及びデジタル信
号処理用バイポーラトランジスタ形成領域の全面に第2
導電型エピタキシャル層を形成し、素子分離領域形成の
ための第1導電型不純物をイオン注入する工程と、上記
素子分離領域形成のためのアニールを行い、上記エミッ
タ領域直下及び上記コレクタ電極形成領域直下の第１埋
込み層に注入した第２導電型の不純物を拡散させ、素子
分離領域と同時に第２導電型の第２埋め込み層を形成す
る工程と、上記アナログ信号処理用バイポーラトランジ
スタ及びデジタル信号処理用バイポーラトランジスタの
ベース領域及び上記エミッタ領域を形成すると同時に上
記第１埋め込み層とコレクタ電極形成領域とを接続する
工程とを有することを特徴とする、請求項１記載の半導
体装置の製造方法である。
は第1導電型の上記半導体基板上に形成された第2導電型
の上記第１埋め込み層における、上記デジタル信号処理
用バイポーラトランジスタのエミッタ領域直下の領域及
び上記コレクタ電極領域直下の領域に、上記第2導電型
の不純物のイオン注入を行う工程と、上記アナログ信号
処理用バイポーラトランジスタ形成領域及びデジタル信
号処理用バイポーラトランジスタ形成領域の全面に第2
導電型エピタキシャル層を形成し、素子分離領域形成の
ための第1導電型不純物をイオン注入する工程と、上記
素子分離領域形成のためのアニールを行い、上記エミッ
タ領域直下及び上記コレクタ電極形成領域直下の第１埋
込み層に注入した第２導電型の不純物を拡散させ、素子
分離領域と同時に第２導電型の第２埋め込み層を形成す
る工程と、上記アナログ信号処理用バイポーラトランジ
スタ及びデジタル信号処理用バイポーラトランジスタの
ベース領域及び上記エミッタ領域を形成すると同時に上
記第１埋め込み層とコレクタ電極形成領域とを接続する
工程とを有することを特徴とする、請求項１記載の半導
体装置の製造方法である。
【００１８】
【作用】上記本発明を用い、図１に示すように、イオン
注入された、第２導電型であるＮ+埋め込み層２に含ま
れる不純物より拡散係数の大きい第２導電型不純物層で
あるＮ埋め込み層７が形成されることによって、図５
（ａ）及び（ｂ）に示すように、デジタル信号処理用バ
イポーラトランジスタはアナログ信号処理用バイポーラ
トランジスタに比べ、コレクタのベース側の不純物濃度
は高くなり、拡散が抑制される。したがって、デジタル
信号処理用バイポーラトランジスタにおけるベース幅が
小さくなり、遮断周波数を高くすることができる。尚、
図５（ａ）は本発明の一実施例の半導体装置の構造断面
図を示す図１におけるＡ−Ａ’断面の不純物濃度分布図
であり、同（ｂ）は図１におけるＢ−Ｂ’断面の不純物
濃度分布図である。
注入された、第２導電型であるＮ+埋め込み層２に含ま
れる不純物より拡散係数の大きい第２導電型不純物層で
あるＮ埋め込み層７が形成されることによって、図５
（ａ）及び（ｂ）に示すように、デジタル信号処理用バ
イポーラトランジスタはアナログ信号処理用バイポーラ
トランジスタに比べ、コレクタのベース側の不純物濃度
は高くなり、拡散が抑制される。したがって、デジタル
信号処理用バイポーラトランジスタにおけるベース幅が
小さくなり、遮断周波数を高くすることができる。尚、
図５（ａ）は本発明の一実施例の半導体装置の構造断面
図を示す図１におけるＡ−Ａ’断面の不純物濃度分布図
であり、同（ｂ）は図１におけるＢ−Ｂ’断面の不純物
濃度分布図である。
【００１９】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００２０】図１は本発明のアナログ／デジタル混在半
導体装置の構造断面図であり、図２は同半導体装置の製
造工程図である。図１及び図２において、１はＰ型半導
体基板、２はＮ+埋め込み層、３ａはＰ+埋め込み層、３
ｂはＰ-ウエル領域であり、Ｐ+埋め込み層３とＰ-ウエ
ル領域３ｂとで素子分離を行う。また、４はＮ-エピタ
キシャル層、５はベース領域、５ａはデジタル信号処理
用バイポーラトランジスタにおけるエミッタ領域直下の
ベース領域（以下、第１内部ベース領域という。）、５
ｂはアナログ信号処理用バイポーラトランジスタにおけ
るエミッタ領域直下のベース領域（以下、第２内部ベー
ス領域という。）、６はエミッタ領域、７はＮ埋め込み
層、８はコレクタ電極形成領域、９は絶縁膜、１０は電
極を示す。
導体装置の構造断面図であり、図２は同半導体装置の製
造工程図である。図１及び図２において、１はＰ型半導
体基板、２はＮ+埋め込み層、３ａはＰ+埋め込み層、３
ｂはＰ-ウエル領域であり、Ｐ+埋め込み層３とＰ-ウエ
ル領域３ｂとで素子分離を行う。また、４はＮ-エピタ
キシャル層、５はベース領域、５ａはデジタル信号処理
用バイポーラトランジスタにおけるエミッタ領域直下の
ベース領域（以下、第１内部ベース領域という。）、５
ｂはアナログ信号処理用バイポーラトランジスタにおけ
るエミッタ領域直下のベース領域（以下、第２内部ベー
ス領域という。）、６はエミッタ領域、７はＮ埋め込み
層、８はコレクタ電極形成領域、９は絶縁膜、１０は電
極を示す。
【００２１】本発明においては、デジタル信号処理用バ
イポーラトランジスタのエミッタ領域６直下の第１内部
ベース領域５ａの厚さは、Ｎ埋め込み層７が形成されて
いるため、アナログ信号処理用バイポーラトランジスタ
のエミッタ領域６直下の第２内部ベース領域５ｂの厚さ
よりも薄くなっている。
イポーラトランジスタのエミッタ領域６直下の第１内部
ベース領域５ａの厚さは、Ｎ埋め込み層７が形成されて
いるため、アナログ信号処理用バイポーラトランジスタ
のエミッタ領域６直下の第２内部ベース領域５ｂの厚さ
よりも薄くなっている。
【００２２】次に、本発明の一実施例の製造工程につい
て、図２（ａ）乃至（ｅ）を用いて説明する。尚、本実
施例においては、コレクタ抵抗を低減させるため、コレ
クタ電極形成領域８がＮ+埋め込み層２と接続させる場
合について説明するが、コレクタ電極形成領域８とＮ+
埋め込み層２との間にＮ-エピタキシヤ層４が存在する
構成としても、アナログ特性を低下させることなくデジ
タル特性を向上させることができる。
て、図２（ａ）乃至（ｅ）を用いて説明する。尚、本実
施例においては、コレクタ抵抗を低減させるため、コレ
クタ電極形成領域８がＮ+埋め込み層２と接続させる場
合について説明するが、コレクタ電極形成領域８とＮ+
埋め込み層２との間にＮ-エピタキシヤ層４が存在する
構成としても、アナログ特性を低下させることなくデジ
タル特性を向上させることができる。
【００２３】まず、Ｐ型半導体基板１上にアンチモン
を、加速エネルギーを約５０ＫｅＶ、ドーズ量を約２×
１０15／ｃｍ2でイオン注入するか、又は、アンチモン
をスピンコート法により塗布した後に約１２００℃で約
３時間の熱処理を行い、Ｎ+埋め込み層２を形成する。
続いて、ボロン（Ｂ）等のＰ型不純物を、加速エネルギ
ーを約５０ＫｅＶ、ドーズ量を約１×１０14／ｃｍ2で
イオン注入することにより、Ｐ+埋め込み層３ａを形成
する（図１（ａ））。尚、上記工程はアナログ信号処理
用バイポーラトランジスタ及びデジタル信号処理用バイ
ポーラトランジスタのいずれも同じである。
を、加速エネルギーを約５０ＫｅＶ、ドーズ量を約２×
１０15／ｃｍ2でイオン注入するか、又は、アンチモン
をスピンコート法により塗布した後に約１２００℃で約
３時間の熱処理を行い、Ｎ+埋め込み層２を形成する。
続いて、ボロン（Ｂ）等のＰ型不純物を、加速エネルギ
ーを約５０ＫｅＶ、ドーズ量を約１×１０14／ｃｍ2で
イオン注入することにより、Ｐ+埋め込み層３ａを形成
する（図１（ａ））。尚、上記工程はアナログ信号処理
用バイポーラトランジスタ及びデジタル信号処理用バイ
ポーラトランジスタのいずれも同じである。
【００２４】次に、第１内部ベース領域５ａ直下並びに
アナログ信号処理用バイポーラトランジスタ及びデジタ
ル信号処理用バイポーラトランジスタのコレクタ電極形
成領域８直下のＮ+埋め込み層２に加速エネルギーを約
８０ＫｅＶ、ドーズ量を約５×１０14／ｃｍ2でアンチ
モンより拡散係数の大きいリン（Ｐ）等のＮ型不純物の
イオン注入を行う（図１（ｂ））。
アナログ信号処理用バイポーラトランジスタ及びデジタ
ル信号処理用バイポーラトランジスタのコレクタ電極形
成領域８直下のＮ+埋め込み層２に加速エネルギーを約
８０ＫｅＶ、ドーズ量を約５×１０14／ｃｍ2でアンチ
モンより拡散係数の大きいリン（Ｐ）等のＮ型不純物の
イオン注入を行う（図１（ｂ））。
【００２５】次に、全面に、抵抗率が２Ωｃｍで、膜厚
が３μｍのＮ-エピタキシャル層４を形成させる。
が３μｍのＮ-エピタキシャル層４を形成させる。
【００２６】次に、加速エネルギーを約１５０ＫｅＶ、
ドーズ量を約５×１０12／ｃｍ2でボロン等のＰ型不純
物をイオン注入した後、約１１００℃で約９０分の熱処
理拡散を行うことにより、Ｐ+埋め込み層３ｂを形成す
る（図１（ｃ））。この熱処理拡散以降のプロセスには
最高９５０℃程度の熱処理しかなく、よって、この時点
でＮ埋め込み層７の不純物濃度が確定する。
ドーズ量を約５×１０12／ｃｍ2でボロン等のＰ型不純
物をイオン注入した後、約１１００℃で約９０分の熱処
理拡散を行うことにより、Ｐ+埋め込み層３ｂを形成す
る（図１（ｃ））。この熱処理拡散以降のプロセスには
最高９５０℃程度の熱処理しかなく、よって、この時点
でＮ埋め込み層７の不純物濃度が確定する。
【００２７】次に、アナログ信号処理用バイポーラトラ
ンジスタ及びデジタル信号処理用バイポーラトランジス
タのコレクタ電極形成領域８となる部分に、加速エネル
ギーを約１２０ＫｅＶ、ドーズ量を約２×１０15／ｃｍ
2でリン等のＮ型不純物をイオン注入する（図１
（ｄ））。
ンジスタ及びデジタル信号処理用バイポーラトランジス
タのコレクタ電極形成領域８となる部分に、加速エネル
ギーを約１２０ＫｅＶ、ドーズ量を約２×１０15／ｃｍ
2でリン等のＮ型不純物をイオン注入する（図１
（ｄ））。
【００２８】次に、アナログ信号処理用バイポーラトラ
ンジスタ及びデジタル信号処理用バイポーラトランジス
タのベース領域５となる領域に、加速エネルギーを約５
０ＫｅＶ、ドーズ量を約４×１０13／ｃｍ2でボロンの
イオン注入を行い、エミッタ領域６となる領域に、加速
エネルギーを約８０ＫｅＶ、ドーズ量を約４×１０15／
ｃｍ2でひ素のイオン注入を行い、９５０℃で４５分間
の熱処理を行い、ベース領域５及びエミッタ領域６を形
成すると同時に、Ｎ+埋め込み層２とコレクタ電極形成
領域８とを接続する。その後、全面に絶縁膜９を形成
し、コンタクトホール形成後、電極１０を形成する（図
１（ｅ））。
ンジスタ及びデジタル信号処理用バイポーラトランジス
タのベース領域５となる領域に、加速エネルギーを約５
０ＫｅＶ、ドーズ量を約４×１０13／ｃｍ2でボロンの
イオン注入を行い、エミッタ領域６となる領域に、加速
エネルギーを約８０ＫｅＶ、ドーズ量を約４×１０15／
ｃｍ2でひ素のイオン注入を行い、９５０℃で４５分間
の熱処理を行い、ベース領域５及びエミッタ領域６を形
成すると同時に、Ｎ+埋め込み層２とコレクタ電極形成
領域８とを接続する。その後、全面に絶縁膜９を形成
し、コンタクトホール形成後、電極１０を形成する（図
１（ｅ））。
【００２９】上記実施例では、第１内部ベース領域５ａ
直下のＮ埋め込み層７によって、Ｐ型ベース接合部での
不純物濃度は約１×１０16／ｃｍ3となり、このため、
ベース深さは抑えられ、エミッタ領域７直下のベース領
域幅である実行ベース幅は約２０００Åのデジタル信号
処理用バイポーラトランジスタが形成できる。一方、第
２内部ベース領域５ｂは不純物濃度が約２．５×１０15
／ｃｍ3のＮ-エピタキシャル層４上に形成され、実行ベ
ース幅が約５０００Åのアナログ信号処理用バイポーラ
トランジスタが形成される。
直下のＮ埋め込み層７によって、Ｐ型ベース接合部での
不純物濃度は約１×１０16／ｃｍ3となり、このため、
ベース深さは抑えられ、エミッタ領域７直下のベース領
域幅である実行ベース幅は約２０００Åのデジタル信号
処理用バイポーラトランジスタが形成できる。一方、第
２内部ベース領域５ｂは不純物濃度が約２．５×１０15
／ｃｍ3のＮ-エピタキシャル層４上に形成され、実行ベ
ース幅が約５０００Åのアナログ信号処理用バイポーラ
トランジスタが形成される。
【００３０】上記実施例においては、アンチモンとリン
という拡散係数の異なる２つのＮ型不純物を使用し、同
一基板上に特性の異なる２種類のバイポーラトランジス
タを形成したが、拡散係数の異なる３つ以上のＮ型不純
物を使用し、特性の異なる３つ以上のバイポーラトラン
ジスタを回路特性の要求に合わせて形成しても良い。
という拡散係数の異なる２つのＮ型不純物を使用し、同
一基板上に特性の異なる２種類のバイポーラトランジス
タを形成したが、拡散係数の異なる３つ以上のＮ型不純
物を使用し、特性の異なる３つ以上のバイポーラトラン
ジスタを回路特性の要求に合わせて形成しても良い。
【００３１】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることによって、アナログ／デジタル混在半導体装置
において、従来のアナログ特性を保持しつつ、デジタル
特性を向上させることができる。このことより、動作電
圧が５Ｖで高速性が求められるデジタル信号処理回路に
は、例えば、コレクタ・エミッタ耐圧が７Ｖで、最大遮
断周波数が４〜６ＧＨｚのバイポーラトランジスタを、
また、動作電圧が１２Ｖのアナログ信号処理回路には、
例えば、コレクタ・エミッタ耐圧が１５Ｖで、最大遮断
周波数が１〜２ＧＨｚのバイポーラトランジスタを同一
基板上に搭載したアナログ／デジタル混在半導体装置を
得ることができる。
いることによって、アナログ／デジタル混在半導体装置
において、従来のアナログ特性を保持しつつ、デジタル
特性を向上させることができる。このことより、動作電
圧が５Ｖで高速性が求められるデジタル信号処理回路に
は、例えば、コレクタ・エミッタ耐圧が７Ｖで、最大遮
断周波数が４〜６ＧＨｚのバイポーラトランジスタを、
また、動作電圧が１２Ｖのアナログ信号処理回路には、
例えば、コレクタ・エミッタ耐圧が１５Ｖで、最大遮断
周波数が１〜２ＧＨｚのバイポーラトランジスタを同一
基板上に搭載したアナログ／デジタル混在半導体装置を
得ることができる。
【００３２】このことより、従来より性能の良いアナロ
グ／デジタル混在半導体装置の設計が可能になり、ま
た、半導体装置の利用範囲を著しく拡大することができ
る。
グ／デジタル混在半導体装置の設計が可能になり、ま
た、半導体装置の利用範囲を著しく拡大することができ
る。
【図１】本発明の一実施例の半導体装置の構成断面図で
ある。
ある。
【図２】同半導体装置の製造工程図である。
【図３】第１の従来のアナログ／デジタル混在半導体装
置の構成断面図である。
置の構成断面図である。
【図４】第２の従来のアナログ／デジタル混在半導体装
置の構成断面図である。
置の構成断面図である。
【図５】（ａ）は図１のＡ−Ａ’断面の不純物濃度分布
図であり、同（ｂ）は図１のＢ−Ｂ’断面の不純物濃度
分布図である。
図であり、同（ｂ）は図１のＢ−Ｂ’断面の不純物濃度
分布図である。
１ Ｐ型半導体基板 ２ Ｎ+埋め込み層 ３ａ Ｐ+埋め込み層 ３ｂ Ｐ-ウエル領域 ４ Ｎ-エピタキシャル層 ５ ベース領域 ５ａ デジタル信号処理用バイポーラトランジスタにお
けるエミッタ領域直下のベース領域 ５ｂ アナログ信号処理用バイポーラトランジスタにお
けるエミッタ領域直下のベース領域 ６ エミッタ領域 ７ Ｎ埋め込み層 ８ コレクタ電極形成領域 ９ 絶縁膜 １０ 電極
けるエミッタ領域直下のベース領域 ５ｂ アナログ信号処理用バイポーラトランジスタにお
けるエミッタ領域直下のベース領域 ６ エミッタ領域 ７ Ｎ埋め込み層 ８ コレクタ電極形成領域 ９ 絶縁膜 １０ 電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 21/331 H01L 27/06 H01L 29/73
Claims (3)
- 【請求項１】 第１導電型の半導体基板上の第２導電型
の第１埋め込み層上に第２導電型のエピタキシャル層が
形成されており、且つ、該エピタキシャル層にベース領
域及びエミッタ領域がそれぞれ同一条件で形成されたア
ナログ信号処理用バイポーラトランジスタとデジタル信
号処理用バイポーラトランジスタとが形成された半導体
装置において、 上記デジタル信号処理用バイポーラトランジスタのエミ
ッタ領域直下の第１埋め込み層上に第２導電型で、第１
埋め込み層よりも不純物濃度が低く、且つ、エピタキシ
ャル層よりも不純物濃度が高い第２埋め込み層が形成さ
れ、 上記デジタル信号処理用バイポーラトランジスタのベー
ス領域深さ方向の厚さが上記アナログ信号処理用バイポ
ーラトランジスタのエミッタ領域直下のベース領域の深
さ方向の厚さより薄いこと を特徴とする半導体装置。 - 【請求項２】 第1導電型の上記半導体基板上に第2導電
型の上記第１の埋め込み層を形成する工程と、 上記第１埋め込み層における、上記デジタル信号処理用
バイポーラトランジスタのエミッタ領域直下の領域に、
上記第１埋め込み層に含まれる不純物より拡散係数の大
きい第2導電型不純物のイオン注入を行う工程と、 上記アナログ信号処理用バイポーラトランジスタ形成領
域及びデジタル信号処理用バイポーラトランジスタ形成
領域の全面に第2導電型のエピタキシャル層を形成した
後、素子分離領域形成のための第1導電型不純物をイオ
ン注入する工程と、 上記素子分離領域形成のためのアニールを行い、上記エ
ミッタ領域直下の埋め込み層に注入した第2導電型の不
純物を拡散させ、上記素子分離領域と同時に第2導電型
の第２埋め込み層を形成する工程と、 上記アナログ信号処理用バイポーラトランジスタ及びデ
ジタル信号処理用バイポーラトランジスタのベース領域
及びエミッタ領域を形成する工程とを有することを特徴
とする、請求項1記載の半導体装置の製造方法。 - 【請求項３】 第1導電型の上記半導体基板上に形成さ
れた第2導電型の上記第１埋め込み層における、上記デ
ジタル信号処理用バイポーラトランジスタのエミッタ領
域直下の領域及び上記コレクタ電極領域直下の領域に、
上記第2導電型の不純物のイオン注入を行う工程と、 上記アナログ信号処理用バイポーラトランジスタ形成領
域及びデジタル信号処理用バイポーラトランジスタ形成
領域の全面に第2導電型エピタキシャル層を形成し、素
子分離領域形成のための第1導電型不純物をイオン注入
する工程と、 上記素子分離領域形成のためのアニールを行い、上記エ
ミッタ領域直下及び上記コレクタ電極形成領域直下の第
１埋め込み層に注入した第２導電型の不純物を拡散さ
せ、素子分離領域と同時に第２導電型の第２埋め込み層
を形成する工程と、 上記アナログ信号処理用バイポーラトランジスタ及びデ
ジタル信号処理用バイポーラトランジスタのベース領域
及び上記エミッタ領域を形成すると同時に上記第１埋込
み層とコレクタ電極形成領域とを接続する工程とを有す
ることを特徴とする、請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05104578A JP3140879B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05104578A JP3140879B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314771A JPH06314771A (ja) | 1994-11-08 |
| JP3140879B2 true JP3140879B2 (ja) | 2001-03-05 |
Family
ID=14384322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05104578A Expired - Fee Related JP3140879B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140879B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054261A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 半導体集積回路、その製造方法および電子機器 |
| JP2009021313A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | 半導体装置 |
| CN102623491B (zh) * | 2012-04-26 | 2014-04-16 | 杭州士兰集成电路有限公司 | Bipolar低压工艺中耐高压器件及其制造方法 |
-
1993
- 1993-04-30 JP JP05104578A patent/JP3140879B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314771A (ja) | 1994-11-08 |
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