JP3139345B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＥＰＲＯＭ等の２
層電極構造を有する不揮発性半導体記憶装置の製造方法
に関する。
層電極構造を有する不揮発性半導体記憶装置の製造方法
に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置としてのＥＰＲ
ＯＭは、第１導電型のウェル領域が形成された基板表面
に互いに電気的に分離して形成された第２導電型のソー
ス・ドレイン領域と、これら領域間のチャネル領域を少
なくとも含む半導体基板上に、第１ゲート絶縁膜を介し
て形成されたリンドープの第１多結晶シリコンからなる
フローティングゲートと、このフローティングゲート上
に第２ゲート絶縁膜を介して形成されたリンドープの第
２多結晶シリコンからなるコントロールゲートを有して
構成されている。
ＯＭは、第１導電型のウェル領域が形成された基板表面
に互いに電気的に分離して形成された第２導電型のソー
ス・ドレイン領域と、これら領域間のチャネル領域を少
なくとも含む半導体基板上に、第１ゲート絶縁膜を介し
て形成されたリンドープの第１多結晶シリコンからなる
フローティングゲートと、このフローティングゲート上
に第２ゲート絶縁膜を介して形成されたリンドープの第
２多結晶シリコンからなるコントロールゲートを有して
構成されている。
【０００３】さらに、フローティングゲートとコントロ
ールゲートは酸化膜にて覆われており、その表面にＢＰ
ＳＧ膜等の層間絶縁膜が形成されている。このような構
成において、フローティングゲートのデータ保持性能を
向上するためには、フローティングゲート側壁での絶縁
性を良好にする必要がある。特開平４ー６５１７０号公
報に示すものでは、フローティングゲートとコントロー
ルゲートを覆う酸化膜を、ＣＶＤ法を用いて形成された
第１の酸化膜とその上に熱酸化法を用いて形成された第
２の酸化膜にて構成し、フローティングゲートのデータ
保持特性を良好にしている。
ールゲートは酸化膜にて覆われており、その表面にＢＰ
ＳＧ膜等の層間絶縁膜が形成されている。このような構
成において、フローティングゲートのデータ保持性能を
向上するためには、フローティングゲート側壁での絶縁
性を良好にする必要がある。特開平４ー６５１７０号公
報に示すものでは、フローティングゲートとコントロー
ルゲートを覆う酸化膜を、ＣＶＤ法を用いて形成された
第１の酸化膜とその上に熱酸化法を用いて形成された第
２の酸化膜にて構成し、フローティングゲートのデータ
保持特性を良好にしている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報に示すものによれば、ＣＶＤ法を用いて第１の酸化膜
を形成するようにしており、ＣＶＤ法で形成された酸化
膜は緻密な膜とはならないため、第１の酸化膜の上に熱
酸化法による第２の酸化膜を形成するようにしている。
報に示すものによれば、ＣＶＤ法を用いて第１の酸化膜
を形成するようにしており、ＣＶＤ法で形成された酸化
膜は緻密な膜とはならないため、第１の酸化膜の上に熱
酸化法による第２の酸化膜を形成するようにしている。
【０００５】従って、酸化膜形成のために２回の工程が
必要となり、工程が複雑化するという問題がある。本発
明は上記問題に鑑みたもので、１回の熱酸化により形成
される酸化膜を用いて、フローティングゲートのデータ
保持特性を十分良好にすることを目的とする。
必要となり、工程が複雑化するという問題がある。本発
明は上記問題に鑑みたもので、１回の熱酸化により形成
される酸化膜を用いて、フローティングゲートのデータ
保持特性を十分良好にすることを目的とする。
【０００６】
【課題を解決するための手段】本発明者等は、上記目的
を達成するため、フローティングゲートとコントロール
ゲートを覆う酸化膜について鋭意検討を行った。すなわ
ち、フローティングゲートとコントロールゲートを覆う
酸化膜を熱酸化法を用いて形成し、フローティングゲー
ト側壁の酸化膜厚とデータ保持不良との関係について実
験を行い、図４に示す結果を得た。
を達成するため、フローティングゲートとコントロール
ゲートを覆う酸化膜について鋭意検討を行った。すなわ
ち、フローティングゲートとコントロールゲートを覆う
酸化膜を熱酸化法を用いて形成し、フローティングゲー
ト側壁の酸化膜厚とデータ保持不良との関係について実
験を行い、図４に示す結果を得た。
【０００７】この図４に示すデータ保持不良率として
は、データ抜けを保証するため、データ書き込み後に２
５０℃×５０時間放置し、メモリー部の最高動作電圧が
０．３Ｖ低下した物を不良とした場合の不良率としてい
る。図４に示す結果から、フローティングゲート側壁の
酸化膜厚を３８ｎｍ以上にした時にデータ保持不良率が
著しく低減していることが分かる。
は、データ抜けを保証するため、データ書き込み後に２
５０℃×５０時間放置し、メモリー部の最高動作電圧が
０．３Ｖ低下した物を不良とした場合の不良率としてい
る。図４に示す結果から、フローティングゲート側壁の
酸化膜厚を３８ｎｍ以上にした時にデータ保持不良率が
著しく低減していることが分かる。
【０００８】上記した検討を基になされた請求項１に記
載の発明は、半導体基板（１）上に第１、第２多結晶シ
リコン電極（４、６）が形成された２層電極構造を有す
る不揮発性半導体記憶装置の製造方法において、 前記半
導体基板（１）上に、不純物がドープされた第１多結晶
シリコン膜（１４）を形成するとともに、この第１多結
晶シリコン膜（１４）上に、不純物がドープされた第２
多結晶シリコン膜（１５）を絶縁膜（５）を介して形成
する工程と、 前記第１多結晶シリコン膜（１４）、絶縁
膜（５）、および第２多結晶シリコン膜（１５）をパタ
ーニングして前記第１、第２多結晶シリコン電極（４、
６）を形成するとともに、１回の熱酸化によりそれらを
酸化膜（７）で覆い、かつ前記第１多結晶シリコン膜
（１４）のエッジが前記第２多結晶シリコン膜（１５）
のエッジより突出した構造とする工程とを有し、 この酸
化膜（７）を、前記第１多結晶シリコン電極（４）側壁
での膜厚が３８ｎｍ以上となるように形成することを特
徴としている。 請求項２に記載の発明では、前記第１多
結晶シリコン膜（１４）の不純物濃度を、前記第２多結
晶シリコン膜（１５）の不純物濃度より低く設定するこ
とを特徴としている。 請求項３に記載の発明では、前記
熱酸化をドライ酸化雰囲気で行うことを特徴としてい
る。 請求項４に記載の発明では、半導体基板（１）上に
第１、第２多結晶シリコン電極（４、６）が形成された
２層電極構造を有する不揮発性半導体記憶装置の製造方
法において、 前記半導体基板（１）上に、不純物がドー
プされた第１多結晶シリコン膜（１４）を形成するとと
もに、この第１多結晶シリコン膜（１４）上に、不純物
がドープされた第２多結晶シリコン膜（１５）を絶縁膜
（５）を介して形成する工程を有し、この工程におい
て、前記第１多結晶シリコン膜（１４）の不純物濃度
を、前記第２多結晶シリコン膜（１５）の不純物濃度よ
り低く設定し、 さらに、前記第１多結晶シリコン膜（１
４）、絶縁膜（５）、および第２多結 晶シリコン膜（１
５）をパターニングして前記第１、第２多結晶シリコン
電極（４、６）を形成するとともに、１回の熱酸化によ
りそれらを酸化膜（７）で覆った構造とする工程を有
し、 この酸化膜（７）を、前記第１多結晶シリコン電極
（４）側壁での膜厚が３８ｎｍ以上となるように形成す
ることを特徴としている。 上記した特徴によれば、１回
の熱酸化により第１多結晶シリコン電極と第２多結晶シ
リコン電極を覆う酸化膜を形成し、この酸化膜を第１多
結晶シリコン電極側壁での膜厚が３８ｎｍ以上となるよ
うにしている。このように第１多結晶シリコン電極側壁
での膜厚を３８ｎｍ以上とすることにより、熱酸化法を
用いて酸化膜を１回で形成した場合であっても、第１多
結晶シリコン電極に保持されるデータの保持性能を著し
く向上させることができる。
載の発明は、半導体基板（１）上に第１、第２多結晶シ
リコン電極（４、６）が形成された２層電極構造を有す
る不揮発性半導体記憶装置の製造方法において、 前記半
導体基板（１）上に、不純物がドープされた第１多結晶
シリコン膜（１４）を形成するとともに、この第１多結
晶シリコン膜（１４）上に、不純物がドープされた第２
多結晶シリコン膜（１５）を絶縁膜（５）を介して形成
する工程と、 前記第１多結晶シリコン膜（１４）、絶縁
膜（５）、および第２多結晶シリコン膜（１５）をパタ
ーニングして前記第１、第２多結晶シリコン電極（４、
６）を形成するとともに、１回の熱酸化によりそれらを
酸化膜（７）で覆い、かつ前記第１多結晶シリコン膜
（１４）のエッジが前記第２多結晶シリコン膜（１５）
のエッジより突出した構造とする工程とを有し、 この酸
化膜（７）を、前記第１多結晶シリコン電極（４）側壁
での膜厚が３８ｎｍ以上となるように形成することを特
徴としている。 請求項２に記載の発明では、前記第１多
結晶シリコン膜（１４）の不純物濃度を、前記第２多結
晶シリコン膜（１５）の不純物濃度より低く設定するこ
とを特徴としている。 請求項３に記載の発明では、前記
熱酸化をドライ酸化雰囲気で行うことを特徴としてい
る。 請求項４に記載の発明では、半導体基板（１）上に
第１、第２多結晶シリコン電極（４、６）が形成された
２層電極構造を有する不揮発性半導体記憶装置の製造方
法において、 前記半導体基板（１）上に、不純物がドー
プされた第１多結晶シリコン膜（１４）を形成するとと
もに、この第１多結晶シリコン膜（１４）上に、不純物
がドープされた第２多結晶シリコン膜（１５）を絶縁膜
（５）を介して形成する工程を有し、この工程におい
て、前記第１多結晶シリコン膜（１４）の不純物濃度
を、前記第２多結晶シリコン膜（１５）の不純物濃度よ
り低く設定し、 さらに、前記第１多結晶シリコン膜（１
４）、絶縁膜（５）、および第２多結 晶シリコン膜（１
５）をパターニングして前記第１、第２多結晶シリコン
電極（４、６）を形成するとともに、１回の熱酸化によ
りそれらを酸化膜（７）で覆った構造とする工程を有
し、 この酸化膜（７）を、前記第１多結晶シリコン電極
（４）側壁での膜厚が３８ｎｍ以上となるように形成す
ることを特徴としている。 上記した特徴によれば、１回
の熱酸化により第１多結晶シリコン電極と第２多結晶シ
リコン電極を覆う酸化膜を形成し、この酸化膜を第１多
結晶シリコン電極側壁での膜厚が３８ｎｍ以上となるよ
うにしている。このように第１多結晶シリコン電極側壁
での膜厚を３８ｎｍ以上とすることにより、熱酸化法を
用いて酸化膜を１回で形成した場合であっても、第１多
結晶シリコン電極に保持されるデータの保持性能を著し
く向上させることができる。
【０００９】また、本発明の他の特徴によれば、第１多
結晶シリコン膜の不純物濃度を第２多結晶シリコン膜の
不純物濃度より低くしている。このことにより、第１多
結晶シリコン電極と第２多結晶シリコン電極を覆う酸化
膜形成時に、第１多結晶シリコン電極の方が酸化速度が
遅くなるため、第１多結晶シリコン電極のエッジが第２
多結晶シリコン電極のエッジより突出する。その結果、
データ書き込み時にデータが抜けてしまう書き込み不良
率を著しく低減することができる。
結晶シリコン膜の不純物濃度を第２多結晶シリコン膜の
不純物濃度より低くしている。このことにより、第１多
結晶シリコン電極と第２多結晶シリコン電極を覆う酸化
膜形成時に、第１多結晶シリコン電極の方が酸化速度が
遅くなるため、第１多結晶シリコン電極のエッジが第２
多結晶シリコン電極のエッジより突出する。その結果、
データ書き込み時にデータが抜けてしまう書き込み不良
率を著しく低減することができる。
【００１０】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１にＥＰＲＯＭの断面構造を示
す。図１において、Ｐ型のシリコン基板１にＰ型のウェ
ル領域１ａが形成され、そのウェル領域１ａに選択酸化
法によりフィールド酸化膜２が形成され、素子領域が形
成される。
について説明する。図１にＥＰＲＯＭの断面構造を示
す。図１において、Ｐ型のシリコン基板１にＰ型のウェ
ル領域１ａが形成され、そのウェル領域１ａに選択酸化
法によりフィールド酸化膜２が形成され、素子領域が形
成される。
【００１１】素子領域上には、第１ゲート酸化膜３、フ
ローティングゲート４、第２ゲート酸化膜５、コントロ
ールゲート６が順次積層形成されており、これらは酸化
膜７にて覆われ、さらにその上に層間絶縁膜（ＢＰＳＧ
膜）８が形成されている。また、素子領域にはＮ型のソ
ース領域９、ドレイン領域１０が形成され、さらにチャ
ネル領域１１が形成されている。
ローティングゲート４、第２ゲート酸化膜５、コントロ
ールゲート６が順次積層形成されており、これらは酸化
膜７にて覆われ、さらにその上に層間絶縁膜（ＢＰＳＧ
膜）８が形成されている。また、素子領域にはＮ型のソ
ース領域９、ドレイン領域１０が形成され、さらにチャ
ネル領域１１が形成されている。
【００１２】また、ソース領域９、ドレイン領域１０に
対しＡｌ電極配線１２が形成されており（コントロール
ゲート６のＡｌ電極配線についてはこの図１には図示さ
れない）、素子全体の表面には保護膜（例えばプラズマ
窒化膜）１３が形成されている。このＥＰＲＯＭの製造
方法を図２に示す工程図を用いて説明する。
対しＡｌ電極配線１２が形成されており（コントロール
ゲート６のＡｌ電極配線についてはこの図１には図示さ
れない）、素子全体の表面には保護膜（例えばプラズマ
窒化膜）１３が形成されている。このＥＰＲＯＭの製造
方法を図２に示す工程図を用いて説明する。
【００１３】まず、Ｐ型のシリコン基板１にＰ型のウェ
ル領域１ａを形成した後、選択酸化してフィールド酸化
膜２を形成する。次に、熱酸化により第１ゲート酸化膜
３を形成し、チャネル領域１１形成のためにイオン注入
を行う。その後、約６２０℃の温度で減圧ＣＶＤ法によ
り、膜厚が約２００ｎｍで結晶粒径が約４０ｎｍの第１
多結晶シリコン膜１４を堆積する。
ル領域１ａを形成した後、選択酸化してフィールド酸化
膜２を形成する。次に、熱酸化により第１ゲート酸化膜
３を形成し、チャネル領域１１形成のためにイオン注入
を行う。その後、約６２０℃の温度で減圧ＣＶＤ法によ
り、膜厚が約２００ｎｍで結晶粒径が約４０ｎｍの第１
多結晶シリコン膜１４を堆積する。
【００１４】次に、８５０℃の温度で約２６分ＰＯＣｌ
3 を用いてリンドープし、第１多結晶シリコン膜１４中
のリン濃度を約３．１×１０20ｃｍ-3、粒径を約８５ｎ
ｍとする。上記した工程により図２（ａ）の構成を得
る。次に、フローティングゲート４となる部分を分離す
るために第１多結晶シリコン膜１４をパターニング（図
２では示されない方向にパターニング）する。この後、
１０５０°Ｃで約２０分熱酸化し、約２６ｎｍの第２ゲ
ート酸化膜５を形成する（図２（ｂ））。
3 を用いてリンドープし、第１多結晶シリコン膜１４中
のリン濃度を約３．１×１０20ｃｍ-3、粒径を約８５ｎ
ｍとする。上記した工程により図２（ａ）の構成を得
る。次に、フローティングゲート４となる部分を分離す
るために第１多結晶シリコン膜１４をパターニング（図
２では示されない方向にパターニング）する。この後、
１０５０°Ｃで約２０分熱酸化し、約２６ｎｍの第２ゲ
ート酸化膜５を形成する（図２（ｂ））。
【００１５】次に、約６２０℃の温度で減圧ＣＶＤ法に
より膜厚が約３７０ｎｍの第２多結晶シリコン膜１５を
形成し、９００℃の温度で約２６分ＰＯＣｌ3 を用いて
リンドープし、第２多結晶シリコン膜１５中のリン濃度
を約５．５×１０20ｃｍ-3とする（図２（ｃ））。次
に、コントロールゲートを形成するため、ホトリソグラ
フィーによりパターニングを行い、セルフアラインによ
り、第２多結晶シリコン膜１５、第２ゲート酸化膜５、
第１多結晶シリコン膜１４を順次連続してエッチングす
る（図２（ｄ））。ここで、レジスト１６を用いた異方
性エッチングにより、図に示すようにほぼ垂直な形状と
する。
より膜厚が約３７０ｎｍの第２多結晶シリコン膜１５を
形成し、９００℃の温度で約２６分ＰＯＣｌ3 を用いて
リンドープし、第２多結晶シリコン膜１５中のリン濃度
を約５．５×１０20ｃｍ-3とする（図２（ｃ））。次
に、コントロールゲートを形成するため、ホトリソグラ
フィーによりパターニングを行い、セルフアラインによ
り、第２多結晶シリコン膜１５、第２ゲート酸化膜５、
第１多結晶シリコン膜１４を順次連続してエッチングす
る（図２（ｄ））。ここで、レジスト１６を用いた異方
性エッチングにより、図に示すようにほぼ垂直な形状と
する。
【００１６】次に、レジスト１６を除去した後、１００
０℃のドライ酸素雰囲気で約１５分間熱酸化を行い、酸
化膜７で覆われた構造とし、さらにイオン注入によりソ
ース・ドレイン領域９、１０を形成する（図２
（ｅ））。なお、その酸化工程において、図３に示すよ
うに、フローティングゲート４の側壁には約５０ｎｍの
酸化膜７ａが形成され、コントロールゲート６の側壁に
は約８０ｎｍの酸化膜７ｂが形成される。
０℃のドライ酸素雰囲気で約１５分間熱酸化を行い、酸
化膜７で覆われた構造とし、さらにイオン注入によりソ
ース・ドレイン領域９、１０を形成する（図２
（ｅ））。なお、その酸化工程において、図３に示すよ
うに、フローティングゲート４の側壁には約５０ｎｍの
酸化膜７ａが形成され、コントロールゲート６の側壁に
は約８０ｎｍの酸化膜７ｂが形成される。
【００１７】その後、リン濃度４．５％、ボロン濃度
３．０％、膜厚約６７０ｎｍのＢＰＳＧ膜８を形成し、
９５０℃で約２０分熱処理を行って平坦化する。そし
て、コンタクト穴を形成し、Ａｌ電極配線１２を形成
し、最後に保護膜１３を形成して図１に示すＥＰＲＯＭ
を構成する。上記のようにして製造されるＥＰＲＯＭに
おいて、電荷保持の特性はフローティングゲート４を取
り囲む絶縁膜の絶縁性で決まる。フローティングゲート
４を取り囲む絶縁膜としては３方向あり、本実施形態で
はそれぞれ以下のような対策を施している。 （１）フローティングゲート４とコントロールゲート６
との絶縁性 これは、第１多結晶シリコン膜１４のリン濃度、粒径を
制御することにより、第２ゲート酸化膜５の絶縁耐圧を
良好にしている。すなわち、第１多結晶シリコン膜１４
からの過剰なリンが第２ゲート酸化膜５に局所的に取り
込まれると、第２ゲート酸化膜の絶縁耐圧が低下する
が、第１多結晶シリコン膜１４中のリン濃度を約３．１
×１０20ｃｍ-3、粒径を約８５ｎｍとすることにより、
第１多結晶シリコン膜１４中の過剰なリンが粒界に分散
し、過剰なリンが第２ゲート酸化膜５に局所的に取り込
まれるのが防止される。従って、第２ゲート酸化膜５の
絶縁耐圧を良好なものとすることができる。 （２）フローティングゲート４とＳｉ基板（Ｐウェル１
ａ）との絶縁性 これは、（１）と同様、第１多結晶シリコン膜１４のリ
ン濃度、粒径を制御することにより、良好な絶縁耐圧を
確保することができる。 （３）フローティングゲート４とＢＰＳＧ膜８との絶縁
性 これは、フローティングゲート４側壁の酸化膜７ａの膜
厚を５０ｎｍとすることにより、良好な絶縁性を得るこ
とができる（図４参照）。
３．０％、膜厚約６７０ｎｍのＢＰＳＧ膜８を形成し、
９５０℃で約２０分熱処理を行って平坦化する。そし
て、コンタクト穴を形成し、Ａｌ電極配線１２を形成
し、最後に保護膜１３を形成して図１に示すＥＰＲＯＭ
を構成する。上記のようにして製造されるＥＰＲＯＭに
おいて、電荷保持の特性はフローティングゲート４を取
り囲む絶縁膜の絶縁性で決まる。フローティングゲート
４を取り囲む絶縁膜としては３方向あり、本実施形態で
はそれぞれ以下のような対策を施している。 （１）フローティングゲート４とコントロールゲート６
との絶縁性 これは、第１多結晶シリコン膜１４のリン濃度、粒径を
制御することにより、第２ゲート酸化膜５の絶縁耐圧を
良好にしている。すなわち、第１多結晶シリコン膜１４
からの過剰なリンが第２ゲート酸化膜５に局所的に取り
込まれると、第２ゲート酸化膜の絶縁耐圧が低下する
が、第１多結晶シリコン膜１４中のリン濃度を約３．１
×１０20ｃｍ-3、粒径を約８５ｎｍとすることにより、
第１多結晶シリコン膜１４中の過剰なリンが粒界に分散
し、過剰なリンが第２ゲート酸化膜５に局所的に取り込
まれるのが防止される。従って、第２ゲート酸化膜５の
絶縁耐圧を良好なものとすることができる。 （２）フローティングゲート４とＳｉ基板（Ｐウェル１
ａ）との絶縁性 これは、（１）と同様、第１多結晶シリコン膜１４のリ
ン濃度、粒径を制御することにより、良好な絶縁耐圧を
確保することができる。 （３）フローティングゲート４とＢＰＳＧ膜８との絶縁
性 これは、フローティングゲート４側壁の酸化膜７ａの膜
厚を５０ｎｍとすることにより、良好な絶縁性を得るこ
とができる（図４参照）。
【００１８】この場合、酸化条件（例えば１０００℃以
上の高温酸化や、酸素濃度を１０％以下に薄め、酸化速
度を遅くする方法等）を最適化し、酸化膜７ａを薄くし
て３８ｎｍ程度に設定するようにしてもよい。なお、そ
の酸化において、スチーム酸化ではフローティングゲー
トのエッジに突起が発生し電界集中しやすいため、ドラ
イ酸化とする必要がある。
上の高温酸化や、酸素濃度を１０％以下に薄め、酸化速
度を遅くする方法等）を最適化し、酸化膜７ａを薄くし
て３８ｎｍ程度に設定するようにしてもよい。なお、そ
の酸化において、スチーム酸化ではフローティングゲー
トのエッジに突起が発生し電界集中しやすいため、ドラ
イ酸化とする必要がある。
【００１９】また、上記した実施形態において、第１多
結晶シリコン膜１４のリン濃度を第２多結晶シリコン膜
１５のリン濃度より低くしているため、酸化膜７を形成
する際に、コントロールゲート６とフローティングゲー
ト４の側壁酸化速度が異なり、図３に示すように、フロ
ーティングゲート４のエッジがコントロールゲート６の
エッジより突出する。この突出した距離を図３中でＸで
示してある。
結晶シリコン膜１４のリン濃度を第２多結晶シリコン膜
１５のリン濃度より低くしているため、酸化膜７を形成
する際に、コントロールゲート６とフローティングゲー
ト４の側壁酸化速度が異なり、図３に示すように、フロ
ーティングゲート４のエッジがコントロールゲート６の
エッジより突出する。この突出した距離を図３中でＸで
示してある。
【００２０】フローティングゲート４とコントロールゲ
ート６のエッジの相対位置関係は、不揮発性半導体記憶
装置の書き込みディスターブ不良（ドレインディスター
ブ不良）の発生率に関係がある。このドレインディスタ
ーブ不良とは、データ書き込み時にドレインに高電圧が
かかることで、書き込み済のビットからデータが抜けて
しまう現象をいう。
ート６のエッジの相対位置関係は、不揮発性半導体記憶
装置の書き込みディスターブ不良（ドレインディスター
ブ不良）の発生率に関係がある。このドレインディスタ
ーブ不良とは、データ書き込み時にドレインに高電圧が
かかることで、書き込み済のビットからデータが抜けて
しまう現象をいう。
【００２１】図５に、フローティングゲート４が突出し
た距離Ｘとドレインディスターブ不良率との関係を示
す。この図から分かるように、フローティングゲート４
のエッジをコントロールゲート６のエッジより突出させ
る（すなわち、上記距離Ｘを正とする）ことにより、デ
ィスターブ不良率を抑え、安定した歩留りを得ることが
できる。
た距離Ｘとドレインディスターブ不良率との関係を示
す。この図から分かるように、フローティングゲート４
のエッジをコントロールゲート６のエッジより突出させ
る（すなわち、上記距離Ｘを正とする）ことにより、デ
ィスターブ不良率を抑え、安定した歩留りを得ることが
できる。
【００２２】なお、上記した実施形態に対し、以下のよ
うな構成とすることができる。第１ゲート絶縁膜３とし
ては、酸化膜以外に、酸化膜と窒化膜の積層構造の絶縁
膜あるいはオキシナイトライド系の絶縁膜としてもよ
い。また、第２ゲート絶縁膜５についても、酸化膜以外
に、酸化膜と窒化膜の積層構造の絶縁膜又は酸化膜と窒
化膜と酸化膜の積層構造の絶縁膜、あるいはオキシナイ
トライド系の絶縁膜としてもよい。また、層間絶縁膜８
としてはＢＰＳＧ膜以外にＰＳＧ膜としてもよい。
うな構成とすることができる。第１ゲート絶縁膜３とし
ては、酸化膜以外に、酸化膜と窒化膜の積層構造の絶縁
膜あるいはオキシナイトライド系の絶縁膜としてもよ
い。また、第２ゲート絶縁膜５についても、酸化膜以外
に、酸化膜と窒化膜の積層構造の絶縁膜又は酸化膜と窒
化膜と酸化膜の積層構造の絶縁膜、あるいはオキシナイ
トライド系の絶縁膜としてもよい。また、層間絶縁膜８
としてはＢＰＳＧ膜以外にＰＳＧ膜としてもよい。
【００２３】また、フローティングゲート４、コントロ
ールゲート６にドープする不純物としては、リン以外に
砒素等の他の不純物を用いてもよい。さらに、本発明
は、ＥＰＲＯＭ以外に、ＥＥＰＲＯＭ、ＦＬＡＳＨメモ
リ等の２層電極構造の半導体装置に適用することができ
る。
ールゲート６にドープする不純物としては、リン以外に
砒素等の他の不純物を用いてもよい。さらに、本発明
は、ＥＰＲＯＭ以外に、ＥＥＰＲＯＭ、ＦＬＡＳＨメモ
リ等の２層電極構造の半導体装置に適用することができ
る。
【図１】本発明の一実施形態を示すＥＰＲＯＭの断面図
である。
である。
【図２】図１に示すＥＰＲＯＭの製造工程を示す工程図
である。
である。
【図３】ＥＰＲＯＭ構造部分の拡大図である。
【図４】フローティングゲート側壁の酸化膜厚に対する
データ保持不良率の関係を示す図である。
データ保持不良率の関係を示す図である。
【図５】コントロールゲートエッジからフローティング
ゲートエッジまでの距離に対するドレインディスターブ
不良率の関係を示す図である。
ゲートエッジまでの距離に対するドレインディスターブ
不良率の関係を示す図である。
１…半導体基板、２…フィールド酸化膜、３…第１ゲー
ト酸化膜、４…フローティングゲート、５…第２ゲート
酸化膜、６…コントロールゲート、７…酸化膜、８…Ｂ
ＰＳＧ膜、９…ソース領域、１０…ドレイン領域、１１
…チャネル領域、１４…第１多結晶シリコン膜、１５…
第２多結晶シリコン膜。
ト酸化膜、４…フローティングゲート、５…第２ゲート
酸化膜、６…コントロールゲート、７…酸化膜、８…Ｂ
ＰＳＧ膜、９…ソース領域、１０…ドレイン領域、１１
…チャネル領域、１４…第１多結晶シリコン膜、１５…
第２多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−47672（ＪＰ，Ａ) 特開 昭63−273336（ＪＰ，Ａ) 特開 平８−264666（ＪＰ，Ａ) 特開 平７−249697（ＪＰ，Ａ) 特開 平５−175508（ＪＰ，Ａ) 特開 平５−102490（ＪＰ，Ａ) 特開 平４−87374（ＪＰ，Ａ) 特開 平２−110977（ＪＰ，Ａ) 特開 平１−283880（ＪＰ，Ａ) 特開 昭63−244685（ＪＰ，Ａ) 特開 昭63−211768（ＪＰ，Ａ) 特開 昭60−245253（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板（１）上に第１、第２多結晶
シリコン電極（４、６）が形成された２層電極構造を有
する不揮発性半導体記憶装置の製造方法において、 前記半導体基板（１）上に、不純物がドープされた第１
多結晶シリコン膜（１４）を形成するとともに、この第
１多結晶シリコン膜（１４）上に、不純物がドープされ
た第２多結晶シリコン膜（１５）を絶縁膜（５）を介し
て形成する工程と、 前記第１多結晶シリコン膜（１４）、絶縁膜（５）、お
よび第２多結晶シリコン膜（１５）をパターニングして
前記第１、第２多結晶シリコン電極（４、６）を形成す
るとともに、１回の熱酸化によりそれらを酸化膜（７）
で覆い、かつ前記第１多結晶シリコン膜（１４）のエッ
ジが前記第２多結晶シリコン膜（１５）のエッジより突
出した構造とする工程とを有し、 この酸化膜（７）を、前記第１多結晶シリコン電極
（４）側壁での膜厚が３８ｎｍ以上となるように形成す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２】 前記第１多結晶シリコン膜（１４）の不
純物濃度を、前記第２多結晶シリコン膜（１５）の不純
物濃度より低く設定することを特徴とする請求項１に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記熱酸化をドライ酸化雰囲気で行うこ
とを特徴とする請求項１又は２に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項４】 半導体基板（１）上に第１、第２多結晶
シリコン電極（４、６）が形成された２層電極構造を有
する不揮発性半導体記憶装置の製造方法において、 前記半導体基板（１）上に、不純物がドープされた第１
多結晶シリコン膜（１４）を形成するとともに、この第
１多結晶シリコン膜（１４）上に、不純物がドープされ
た第２多結晶シリコン膜（１５）を絶縁膜（５）を介し
て形成する工程を有し、この工程において、前記第１多
結晶シリコン膜（１４）の不純物濃度を、前記第２多結
晶シリコン膜（１５）の不純物濃度より低く設定し、 さらに、前記第１多結晶シリコン膜（１４）、絶縁膜
（５）、および第２多結晶シリコン膜（１５）をパター
ニングして前記第１、第２多結晶シリコン電極（４、
６）を形成するとともに、１回の熱酸化によりそれらを
酸化膜（７）で覆った構造とする工程を有し、 この酸化膜（７）を、前記第１多結晶シリコン電極
（４）側壁での膜厚が３８ｎｍ以上となるように形成す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07280592A JP3139345B2 (ja) | 1995-10-27 | 1995-10-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07280592A JP3139345B2 (ja) | 1995-10-27 | 1995-10-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129756A JPH09129756A (ja) | 1997-05-16 |
| JP3139345B2 true JP3139345B2 (ja) | 2001-02-26 |
Family
ID=17627184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07280592A Expired - Fee Related JP3139345B2 (ja) | 1995-10-27 | 1995-10-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139345B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101928585B1 (ko) * | 2013-07-26 | 2018-12-12 | 현대중공업 주식회사 | Tig 용접 장치의 토치 구조 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5041839B2 (ja) * | 1997-08-29 | 2012-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
-
1995
- 1995-10-27 JP JP07280592A patent/JP3139345B2/ja not_active Expired - Fee Related
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| KR101928585B1 (ko) * | 2013-07-26 | 2018-12-12 | 현대중공업 주식회사 | Tig 용접 장치의 토치 구조 |
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|---|---|
| JPH09129756A (ja) | 1997-05-16 |
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